JP3743284B2 - 半導体装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、ゲートアレイ、エンベッデドアレイ、スタンダードセル等の半導体装置に関し、特に、内部回路の電源と別の電源で動作する出力ドライバを有する半導体装置に関する。
【0002】
【従来の技術】
一般に、プリンタ等の機器は、様々な電源電圧で動作する何種類かのインターフェースに接続される場合がある。このような機器に使用される半導体装置の出力回路の例を図4に示す。
【0003】
図4に示すように、内部回路と、プリドライバ10とは、低電位側の電源電位LVDDが供給されて動作する。一方、レベルシフタ回路21及び22と、インバータ回路31及び32と、Pチャネルトランジスタ41及びNチャネルトランジスタ42で構成される出力ドライバ40とは、高電位側の電源電位HVDDが供給されて動作する。
【0004】
内部回路からプリドライバ10を経て出力された信号のレベルは、レベルシフタ回路21及び22において、高電位側の電源電位HVDDにおける動作に適した振幅となるようにシフトされる。レベルシフタ回路21及び22の出力は、それぞれ、インバータ回路31及び32を介してトランジスタ41のゲート及びトランジスタ42のゲートに供給され、これらのトランジスタのドレインから端子Pに出力される。端子Pは、インターフェースに接続されている。
【0005】
レベルシフタ回路21及び22の各々は、図5に示すような回路構成となっている。即ち、PチャネルトランジスタQP1及びNチャネルトランジスタQN1によって構成される第1のインバータと直列にPチャネルトランジスタQP3が接続され、PチャネルトランジスタQP2及びNチャネルトランジスタQN2によって構成される第2のインバータと直列にPチャネルトランジスタQP4が接続されている。第2のインバータの出力は、トランジスタQP3のゲートに供給される。また、第1のインバータの出力は、トランジスタQP4のゲートに供給されると共に、レベルシフタ回路の出力となる。なお、プリドライバの出力とレベルシフタ回路の一方の入力との間には、低電位側の電源電位LVDDが供給されて動作するインバータ回路INV0が挿入されている。
【0006】
このような半導体装置において、低電位側の電源電位LVDDが供給されないときでも、端子Pに接続されているインターフェースが使用されている等の理由により、高電位側の電源電位HVDDが供給される場合がある。そのような場合においては、プリドライバ10及びインバータ回路INV0の出力がハイインピーダンス状態(電位不定)となるため、レベルシフタ回路21と22の出力が不定状態となり、その電位によっては出力ドライバを構成するPチャネルトランジスタ41とNチャネルトランジスタ42の両方が共にオンして貫通電流Iが流れてしまうおそれがある。また、端子Pが双方向の入出力端子である場合には、出力ドライバが出力しているデータと反対の状態のデータが入力されると大電流が流れてしまうという問題があった。
【0007】
ところで、日本国特許出願公開(特開)昭64−41313号公報には、電圧変換回路及び信号回路等への給電がどのようになされても、電圧変換回路の出力トランジスタ対を貫通する短絡電流が発生するおそれのない電圧変換回路が掲載されている。この電圧変換回路においては、入力側の回路に電源電位が供給されないときに、出力トランジスタ対を構成するPチャネルトランジスタとNチャネルトランジスタとの内のPチャネルトランジスタが強制的にカットオフされる。しかしながら、Nチャネルトランジスタはオン状態であるから、電圧変換回路の出力はローレベルとなり、データを双方向に伝送する場合には大電流が流れてしまう可能性がある。
【0008】
また、特開平6−19412号公報には、多電源系をもつ半導体集積回路の電源電圧オフ時のICの出力を安定させるために、制御電圧検出回路を出力電源系で構成し、その出力をレベルホールド回路の出力に接続される出力固定回路へ入力した半導体集積回路が掲載されている。しかしながら、出力回路の出力信号はハイレベルとなるかローレベルとなるかのいずれかであり、データを双方向に伝送する場合には、やはり大電流が流れてしまう可能性がある。
【0009】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明の目的は、使用形態に応じて単一又は複数の電源電位が供給される半導体装置において、プリドライバに電源電位が供給されない場合に、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる半導体装置を提供することである。
【0010】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、使用形態に応じて単一又は複数の電源電位が供給される半導体装置であって、第1の電源電位が供給されたときに入力信号に基づいて出力信号を出力し、第1の電源電位が供給されないときに出力をハイインピーダンス状態にする第1の回路と、コンプリメンタリ接続されたPチャネルトランジスタ及びNチャネルトランジスタを含む出力ドライバを有し、第2の電源電位が供給されたときに第1の回路の出力信号に基づいて動作する第2の回路と、第1の回路に第1の電源電位が供給されているか否かを検出する第3の回路と、第1の回路に第1の電源電位が供給されていないことを第3の回路が検出したときに、Pチャネルトランジスタ及びNチャネルトランジスタの両方をカットオフさせる第4の回路とを具備する。
【0011】
この半導体装置において、第2の電源電位が第1の電源電位よりも高く、第2の回路が、第1の回路の出力信号に基づいてPチャネルトランジスタに供給するレベルシフト信号を生成する第1のレベルシフタと、第1の回路の出力信号に基づいてNチャネルトランジスタに供給するレベルシフト信号を生成する第2のレベルシフタとを含むようにしても良い。
【0012】
また、この半導体装置は、第1の回路に第1の電源電位が供給されていないことを第3の回路が検出したときに第1及び第2のレベルシフタの動作を制御する第5の回路をさらに具備しても良い。
【0013】
以上において、第3の回路が、第1の電源電位が供給されるゲートと接地電位に接続されたソースとを有する第2のNチャネルトランジスタと、第2の電源電位と第2のNチャネルトランジスタのドレインとの間に接続されたプルアップ抵抗とを含むようにしても良い。
【0014】
あるいは、第3の回路が、第1の電源電位が供給されるゲートと、接地電位に接続されたソースとを有する第2のNチャネルトランジスタと、一端が第2の電源電位に接続され各ゲートが各ドレインに接続された直列トランジスタ群と、直列トランジスタ群の他端と第2のNチャネルトランジスタのドレインとの間に接続されたソース・ドレインと第1の電源電位が供給されるゲートとを有する第2のPチャネルトランジスタとを含むプルアップ回路と、第2の電源電位と第2のNチャネルトランジスタのドレインとの間に接続されたソース・ドレインと第2のNチャネルトランジスタのドレインレベルが反転されて供給されるゲートとを有する第3のPチャネルトランジスタとを含むようにしても良い。
【0015】
以上の様に構成した本発明に係る半導体装置によれば、第1の回路に第1の電源電位が供給されていないことを第3の回路が検出したときに、第4の回路によって出力ドライバのPチャネルトランジスタとNチャネルトランジスタとの両方をカットオフさせるので、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【0016】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図1に、本発明の第1の実施形態に係る半導体装置の回路構成を示す。この半導体装置においては、インターフェースに接続されるプリンタ等の機器において使用することが考慮されている。
【0017】
図1において、内部回路と、プリドライバ10とは、第1の電源電位(低電位側の電源電位LVDD)が供給されて動作する。一方、レベルシフタ回路21及び22と、インバータ回路31及び32と、Pチャネルトランジスタ41及びNチャネルトランジスタ42によって構成された出力ドライバ40とは、第2の電源電位(高電位側の電源電位HVDD)が供給されて動作する。出力ドライバ40の出力は、端子Pを介してインターフェースに接続される。このインターフェースは、本実施形態に係る半導体装置が使用される機器とPC(パーソナルコンピュータ)等の外部機器との間で、第2の電源電位で動作する回路同士を接続する。
【0018】
低電位側の電源電位LVDDで動作する内部回路からプリドライバ10を介して出力された信号のレベルは、レベルシフタ回路21及び22において、高電位側の電源電位HVDDにおける動作に適した振幅となるようにシフトされる。レベルシフタ回路21及び22の出力は、それぞれ、インバータ回路31及び32を介して、トランジスタ41のゲート及びトランジスタ42のゲートに供給され、これらのトランジスタのドレインから端子Pに出力される。レベルシフタ回路21及び22の各々の回路構成は、図5に示すものと同様である。
【0019】
このような半導体装置において、第1の電源電位が供給されないときでも、出力端子に接続されているインターフェースが使用されている等の理由により、第2の電源電位が供給される場合がある。そのような場合において、プリドライバ10及びインバータ回路INV0(図5)の出力がハイインピーダンス状態(電位不定)となると、レベルシフタ回路21及び22の出力が不定状態となり、その電位によっては出力ドライバを構成するPチャネルトランジスタ41及びNチャネルトランジスタ42の両方が共にオンして貫通電流Iが流れてしまうおそれがある。また、端子Pが双方向の入出力端子である場合には、出力ドライバが出力しているデータと反対の状態のデータが入力されると大電流が流れてしまう。そこで、本実施形態においては、電源電位検出回路50を設けて第1の電源電位を検出し、電源電位LVDDが供給されていない場合には、トランジスタ61及び62を駆動してトランジスタ41及び42をカットオフさせる。
【0020】
電源電位検出回路50は、第1の電源電位が供給されるゲートと接地電位に接続されたソースとを有するNチャネルトランジスタQN10を含んでいる。第2の電源電位とトランジスタQN10のドレインとの間には、プルアップ抵抗R2が接続されている。また、トランジスタQN10のドレイン電位は、第1のインバータ回路INV1に供給され、第1のインバータ回路INV1の出力電位は、第2のインバータ回路INV2に供給される。
【0021】
図1における抵抗R1は、第1の電源電位と接地電位との間において直流電流が流れる経路を示している。即ち、第1の電源電位には、多数のトランジスタや抵抗素子や容量素子が接続されており、これらの素子の実数成分のインピーダンスにより直流電流が流れる。従って、電源電位HVDDが供給されなくなってから所定の時間が経過すれば、第1の電源電位は自然にローレベルとなる。あるいは、第1の電源電位がローレベルとなるタイミングが遅い場合には、実際に抵抗素子を形成しても良い。
【0022】
第1の電源電位として電源電位LVDDが供給されていないときには、トランジスタQN10がオフして、プルアップ抵抗R2によってトランジスタQN10のドレイン電位がハイレベルとなるので、第1のインバータ回路INV1の出力電位はローレベルとなり、第2のインバータ回路INV2の出力電位はハイレベルとなる。これにより、トランジスタ61及び62がオン状態となって、インバータ回路31の入力電位がローレベルとなり、インバータ回路32の入力電位がハイレベルとなる。従って、インバータ回路31の出力電位がハイレベルとなり、インバータ回路32の出力電位がローレベルとなって、出力ドライバ40のトランジスタ41及び42の両方がカットオフする。
【0023】
その結果、電源電位LVDDが供給されていないときにプリドライバ10及びインバータ回路INV0(図5)の出力が不定になったとしても、出力ドライバ40に貫通電流が流れることはなく、また、出力ドライバ40の出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【0024】
図2に、電源電位検出回路50の別の構成例を示す。図2に示す電源電位検出回路は、図1に示す電源電位検出回路のプルアップ抵抗R2の替わりに、直列接続されたn段(nは自然数)のNチャネルトランジスタとPチャネルトランジスタQP10とを含むプルアップ回路と、電源電位HVDDとトランジスタQN10のドレインとの間に接続されたPチャネルトランジスタQP9とを備えている。ここでは、プルアップ回路において、ゲートがドレインに接続されたn段のNチャネルトランジスタを用いているが、その替りにn段のPチャネルトランジスタを用いることも可能である。
【0025】
トランジスタQP10のゲートに第1の電位として電源電位LVDDが供給されているときには、トランジスタQN10がオンとなって、プルアップ回路における所定の電圧降下によりトランジスタQN10のドレイン電位がローレベルとなるので、第1のインバータ回路INV1の出力電位はハイレベルとなり、第2のインバータ回路INV2の出力電位はローレベルとなる。
【0026】
一方、電源電位LVDDが供給されずに第1の電位がローレベルになると、トランジスタQN10がオフし、プルアップ回路及びトランジスタQP9によって電源電位検出回路が動作してトランジスタQN10のドレイン電位がハイレベルとなるので、第1のインバータ回路INV1の出力電位はローレベルとなり、第2のインバータ回路INV2の出力電位はハイレベルとなる。これにより、図1に示すトランジスタ61及び62がオン状態となって、出力ドライバ40のトランジスタ41及び42の両方がカットオフし、出力をハイインピーダンス状態とする。従って、端子Pが双方向伝送に用いられる場合に外部から何らかの入力が印加されても、データのコンテンションやショートは起こらない。また、出力ドライバ40において、Pチャネルトランジスタ41とNチャネルトランジスタ42との双方がオンすることによる貫通電流を防ぐこともできる。
【0027】
図2に示す電源電位検出回路によれば、第1の電位として電源電位LVDDが供給されているときに、トランジスタQP9及びトランジスタQP10がカットオフするので、図1に示す電源電位検出回路のプルアップ抵抗R2を介してトランジスタQN10に流れていた電流をゼロにすることができる。また、電源電位LVDDが供給されなくなったときに、電源電位検出回路の検出速度を高速にすることができる。
【0028】
次に、本発明の第2の実施形態について説明する。第2の実施形態は、レベルシフタ回路においても貫通電流を防止したものである。
図3に、本発明の第2の実施形態に係る半導体装置の回路構成を示す。図3に示すように、レベルシフタ回路71は、図5に示すレベルシフタ回路にNチャネルトランジスタQN13及びQN14を追加したものである。電源電位LVDDが供給されない場合には、電源電位検出回路50の第1のインバータ回路INV1の出力電位がローレベルとなり、第2のインバータ回路INV2の出力電位がハイレベルとなる。従って、レベルシフタ回路71の出力に接続されたトランジスタ61がオン状態となって、レベルシフタ回路71の出力をローレベルに保っている。
【0029】
ここで、追加したトランジスタQN13及びQN14がオンしてトランジスタQN21及びQN22がオフするので、トランジスタQN21及びQN22を介する貫通電流が流れることがない。また、トランジスタQP11のゲートに接地電位が印加されるので、トランジスタQP11からトランジスタ61へ貫通電流が流れることがない。
【0030】
また、レベルシフタ回路72は、図5に示すレベルシフタ回路にNチャネルトランジスタQN23及びQN24を追加したものである。電源電位LVDDが供給されない場合には、レベルシフタ回路72の出力に接続されたトランジスタ62がオン状態となって、レベルシフタ回路72の出力をハイレベルに保っている。ここで、追加したトランジスタQN23及びQN24がオンしてトランジスタQN21及びQN22がオフするので、トランジスタQN21及びQN22を介する貫通電流が流れることがない。
従って、本実施形態によれば、出力ドライバ40の貫通電流を防止するのみならず、レベルシフタ回路71及び72における貫通電流も防止することができる。
【0031】
【発明の効果】
以上述べた様に、本発明によれば、使用形態に応じて単一又は複数の電源電位が供給される半導体装置において、プリドライバに電源電位が供給されない場合に、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の回路構成を示す図である。
【図2】図1における電源電位検出回路の別の構成例を示す図である。
【図3】本発明の第2の実施形態に係る半導体装置の回路構成を示す図である。
【図4】従来の半導体装置の回路構成を示す図である。
【図5】レベルシフタ回路の構成例を示す図である。
【符号の説明】
10 プリドライバ
21、22、71、72 レベルシフタ回路
40 出力ドライバ
50 電源電位検出回路
P 端子
41、62、QP1〜QP24 Pチャネルトランジスタ
42、61、QN1〜QN24 Nチャネルトランジスタ
31、32、INV0〜INV2 インバータ回路

Claims (4)

  1. 使用形態に応じて単一又は複数の電源電位が供給される半導体装置であって、
    第1の電源電位が供給されたときに入力信号に基づいて出力信号を出力し、第1の電源電位が供給されないときに出力をハイインピーダンス状態にする第1の回路と、
    コンプリメンタリ接続されたPチャネルトランジスタ及びNチャネルトランジスタを含む出力ドライバを有し、第2の電源電位が供給されたときに前記第1の回路の出力信号に基づいて動作する第2の回路と、
    前記第1の回路に第1の電源電位が供給されているか否かを検出する第3の回路と、
    前記第1の回路に第1の電源電位が供給されていないことを前記第3の回路が検出したときに、前記Pチャネルトランジスタ及び前記Nチャネルトランジスタの両方をカットオフさせる第4の回路と、を含み、
    前記第2の電源電位が前記第1の電源電位よりも高く、前記第2の回路が、
    前記第1の回路の出力信号に基づいて、前記Pチャネルトランジスタに供給するレベルシフト信号を生成する第1のレベルシフタと、
    前記第1の回路の出力信号に基づいて、前記Nチャネルトランジスタに供給するレベルシフト信号を生成する第2のレベルシフタと、
    を含むことを特徴とする半導体装置。
  2. 前記第1の回路に第1の電源電位が供給されていないことを前記第3の回路が検出したときに、前記第1及び第2のレベルシフタの動作を制御する第5の回路をさらに具備する請求項1記載の半導体装置。
  3. 前記第3の回路が、
    第1の電源電位が供給されるゲートと、接地電位に接続されたソースとを有する第2のNチャネルトランジスタと、
    第2の電源電位と前記第2のNチャネルトランジスタのドレインとの間に接続されたプルアップ抵抗と、
    を含むことを特徴とする請求項1〜2のいずれか1項記載の半導体装置。
  4. 前記第3の回路が、
    第1の電源電位が供給されるゲートと、接地電位に接続されたソースとを有する第2のNチャネルトランジスタと、
    一端が第2の電源電位に接続され各ゲートが各ドレインに接続された直列トランジスタ群と、前記直列トランジスタ群の他端と前記第2のNチャネルトランジスタのドレインとの間に接続されたソース・ドレインと第1の電源電位が供給されるゲートとを有する第2のPチャネルトランジスタとを含むプルアップ回路と、
    第2の電源電位と前記第2のNチャネルトランジスタのドレインとの間に接続されたソース・ドレインと前記第2のNチャネルトランジスタのドレインレベルが反転されて供給されるゲートとを有する第3のPチャネルトランジスタと、
    を含むことを特徴とする請求項1〜2のいずれか1項記載の半導体装置。
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