JP3743284B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ゲートアレイ、エンベッデドアレイ、スタンダードセル等の半導体装置に関し、特に、内部回路の電源と別の電源で動作する出力ドライバを有する半導体装置に関する。
【０００２】
【従来の技術】
一般に、プリンタ等の機器は、様々な電源電圧で動作する何種類かのインターフェースに接続される場合がある。このような機器に使用される半導体装置の出力回路の例を図４に示す。
【０００３】
図４に示すように、内部回路と、プリドライバ１０とは、低電位側の電源電位ＬＶＤＤが供給されて動作する。一方、レベルシフタ回路２１及び２２と、インバータ回路３１及び３２と、Ｐチャネルトランジスタ４１及びＮチャネルトランジスタ４２で構成される出力ドライバ４０とは、高電位側の電源電位ＨＶＤＤが供給されて動作する。
【０００４】
内部回路からプリドライバ１０を経て出力された信号のレベルは、レベルシフタ回路２１及び２２において、高電位側の電源電位ＨＶＤＤにおける動作に適した振幅となるようにシフトされる。レベルシフタ回路２１及び２２の出力は、それぞれ、インバータ回路３１及び３２を介してトランジスタ４１のゲート及びトランジスタ４２のゲートに供給され、これらのトランジスタのドレインから端子Ｐに出力される。端子Ｐは、インターフェースに接続されている。
【０００５】
レベルシフタ回路２１及び２２の各々は、図５に示すような回路構成となっている。即ち、ＰチャネルトランジスタＱＰ１及びＮチャネルトランジスタＱＮ１によって構成される第１のインバータと直列にＰチャネルトランジスタＱＰ３が接続され、ＰチャネルトランジスタＱＰ２及びＮチャネルトランジスタＱＮ２によって構成される第２のインバータと直列にＰチャネルトランジスタＱＰ４が接続されている。第２のインバータの出力は、トランジスタＱＰ３のゲートに供給される。また、第１のインバータの出力は、トランジスタＱＰ４のゲートに供給されると共に、レベルシフタ回路の出力となる。なお、プリドライバの出力とレベルシフタ回路の一方の入力との間には、低電位側の電源電位ＬＶＤＤが供給されて動作するインバータ回路ＩＮＶ０が挿入されている。
【０００６】
このような半導体装置において、低電位側の電源電位ＬＶＤＤが供給されないときでも、端子Ｐに接続されているインターフェースが使用されている等の理由により、高電位側の電源電位ＨＶＤＤが供給される場合がある。そのような場合においては、プリドライバ１０及びインバータ回路ＩＮＶ０の出力がハイインピーダンス状態（電位不定）となるため、レベルシフタ回路２１と２２の出力が不定状態となり、その電位によっては出力ドライバを構成するＰチャネルトランジスタ４１とＮチャネルトランジスタ４２の両方が共にオンして貫通電流Ｉ０が流れてしまうおそれがある。また、端子Ｐが双方向の入出力端子である場合には、出力ドライバが出力しているデータと反対の状態のデータが入力されると大電流が流れてしまうという問題があった。
【０００７】
ところで、日本国特許出願公開（特開）昭６４−４１３１３号公報には、電圧変換回路及び信号回路等への給電がどのようになされても、電圧変換回路の出力トランジスタ対を貫通する短絡電流が発生するおそれのない電圧変換回路が掲載されている。この電圧変換回路においては、入力側の回路に電源電位が供給されないときに、出力トランジスタ対を構成するＰチャネルトランジスタとＮチャネルトランジスタとの内のＰチャネルトランジスタが強制的にカットオフされる。しかしながら、Ｎチャネルトランジスタはオン状態であるから、電圧変換回路の出力はローレベルとなり、データを双方向に伝送する場合には大電流が流れてしまう可能性がある。
【０００８】
また、特開平６−１９４１２号公報には、多電源系をもつ半導体集積回路の電源電圧オフ時のＩＣの出力を安定させるために、制御電圧検出回路を出力電源系で構成し、その出力をレベルホールド回路の出力に接続される出力固定回路へ入力した半導体集積回路が掲載されている。しかしながら、出力回路の出力信号はハイレベルとなるかローレベルとなるかのいずれかであり、データを双方向に伝送する場合には、やはり大電流が流れてしまう可能性がある。
【０００９】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明の目的は、使用形態に応じて単一又は複数の電源電位が供給される半導体装置において、プリドライバに電源電位が供給されない場合に、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、使用形態に応じて単一又は複数の電源電位が供給される半導体装置であって、第１の電源電位が供給されたときに入力信号に基づいて出力信号を出力し、第１の電源電位が供給されないときに出力をハイインピーダンス状態にする第１の回路と、コンプリメンタリ接続されたＰチャネルトランジスタ及びＮチャネルトランジスタを含む出力ドライバを有し、第２の電源電位が供給されたときに第１の回路の出力信号に基づいて動作する第２の回路と、第１の回路に第１の電源電位が供給されているか否かを検出する第３の回路と、第１の回路に第１の電源電位が供給されていないことを第３の回路が検出したときに、Ｐチャネルトランジスタ及びＮチャネルトランジスタの両方をカットオフさせる第４の回路とを具備する。
【００１１】
この半導体装置において、第２の電源電位が第１の電源電位よりも高く、第２の回路が、第１の回路の出力信号に基づいてＰチャネルトランジスタに供給するレベルシフト信号を生成する第１のレベルシフタと、第１の回路の出力信号に基づいてＮチャネルトランジスタに供給するレベルシフト信号を生成する第２のレベルシフタとを含むようにしても良い。
【００１２】
また、この半導体装置は、第１の回路に第１の電源電位が供給されていないことを第３の回路が検出したときに第１及び第２のレベルシフタの動作を制御する第５の回路をさらに具備しても良い。
【００１３】
以上において、第３の回路が、第１の電源電位が供給されるゲートと接地電位に接続されたソースとを有する第２のＮチャネルトランジスタと、第２の電源電位と第２のＮチャネルトランジスタのドレインとの間に接続されたプルアップ抵抗とを含むようにしても良い。
【００１４】
あるいは、第３の回路が、第１の電源電位が供給されるゲートと、接地電位に接続されたソースとを有する第２のＮチャネルトランジスタと、一端が第２の電源電位に接続され各ゲートが各ドレインに接続された直列トランジスタ群と、直列トランジスタ群の他端と第２のＮチャネルトランジスタのドレインとの間に接続されたソース・ドレインと第１の電源電位が供給されるゲートとを有する第２のＰチャネルトランジスタとを含むプルアップ回路と、第２の電源電位と第２のＮチャネルトランジスタのドレインとの間に接続されたソース・ドレインと第２のＮチャネルトランジスタのドレインレベルが反転されて供給されるゲートとを有する第３のＰチャネルトランジスタとを含むようにしても良い。
【００１５】
以上の様に構成した本発明に係る半導体装置によれば、第１の回路に第１の電源電位が供給されていないことを第３の回路が検出したときに、第４の回路によって出力ドライバのＰチャネルトランジスタとＮチャネルトランジスタとの両方をカットオフさせるので、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【００１６】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図１に、本発明の第１の実施形態に係る半導体装置の回路構成を示す。この半導体装置においては、インターフェースに接続されるプリンタ等の機器において使用することが考慮されている。
【００１７】
図１において、内部回路と、プリドライバ１０とは、第１の電源電位（低電位側の電源電位ＬＶＤＤ）が供給されて動作する。一方、レベルシフタ回路２１及び２２と、インバータ回路３１及び３２と、Ｐチャネルトランジスタ４１及びＮチャネルトランジスタ４２によって構成された出力ドライバ４０とは、第２の電源電位（高電位側の電源電位ＨＶＤＤ）が供給されて動作する。出力ドライバ４０の出力は、端子Ｐを介してインターフェースに接続される。このインターフェースは、本実施形態に係る半導体装置が使用される機器とＰＣ（パーソナルコンピュータ）等の外部機器との間で、第２の電源電位で動作する回路同士を接続する。
【００１８】
低電位側の電源電位ＬＶＤＤで動作する内部回路からプリドライバ１０を介して出力された信号のレベルは、レベルシフタ回路２１及び２２において、高電位側の電源電位ＨＶＤＤにおける動作に適した振幅となるようにシフトされる。レベルシフタ回路２１及び２２の出力は、それぞれ、インバータ回路３１及び３２を介して、トランジスタ４１のゲート及びトランジスタ４２のゲートに供給され、これらのトランジスタのドレインから端子Ｐに出力される。レベルシフタ回路２１及び２２の各々の回路構成は、図５に示すものと同様である。
【００１９】
このような半導体装置において、第１の電源電位が供給されないときでも、出力端子に接続されているインターフェースが使用されている等の理由により、第２の電源電位が供給される場合がある。そのような場合において、プリドライバ１０及びインバータ回路ＩＮＶ０（図５）の出力がハイインピーダンス状態（電位不定）となると、レベルシフタ回路２１及び２２の出力が不定状態となり、その電位によっては出力ドライバを構成するＰチャネルトランジスタ４１及びＮチャネルトランジスタ４２の両方が共にオンして貫通電流Ｉ０が流れてしまうおそれがある。また、端子Ｐが双方向の入出力端子である場合には、出力ドライバが出力しているデータと反対の状態のデータが入力されると大電流が流れてしまう。そこで、本実施形態においては、電源電位検出回路５０を設けて第１の電源電位を検出し、電源電位ＬＶＤＤが供給されていない場合には、トランジスタ６１及び６２を駆動してトランジスタ４１及び４２をカットオフさせる。
【００２０】
電源電位検出回路５０は、第１の電源電位が供給されるゲートと接地電位に接続されたソースとを有するＮチャネルトランジスタＱＮ１０を含んでいる。第２の電源電位とトランジスタＱＮ１０のドレインとの間には、プルアップ抵抗Ｒ２が接続されている。また、トランジスタＱＮ１０のドレイン電位は、第１のインバータ回路ＩＮＶ１に供給され、第１のインバータ回路ＩＮＶ１の出力電位は、第２のインバータ回路ＩＮＶ２に供給される。
【００２１】
図１における抵抗Ｒ１は、第１の電源電位と接地電位との間において直流電流が流れる経路を示している。即ち、第１の電源電位には、多数のトランジスタや抵抗素子や容量素子が接続されており、これらの素子の実数成分のインピーダンスにより直流電流が流れる。従って、電源電位ＨＶＤＤが供給されなくなってから所定の時間が経過すれば、第１の電源電位は自然にローレベルとなる。あるいは、第１の電源電位がローレベルとなるタイミングが遅い場合には、実際に抵抗素子を形成しても良い。
【００２２】
第１の電源電位として電源電位ＬＶＤＤが供給されていないときには、トランジスタＱＮ１０がオフして、プルアップ抵抗Ｒ２によってトランジスタＱＮ１０のドレイン電位がハイレベルとなるので、第１のインバータ回路ＩＮＶ１の出力電位はローレベルとなり、第２のインバータ回路ＩＮＶ２の出力電位はハイレベルとなる。これにより、トランジスタ６１及び６２がオン状態となって、インバータ回路３１の入力電位がローレベルとなり、インバータ回路３２の入力電位がハイレベルとなる。従って、インバータ回路３１の出力電位がハイレベルとなり、インバータ回路３２の出力電位がローレベルとなって、出力ドライバ４０のトランジスタ４１及び４２の両方がカットオフする。
【００２３】
その結果、電源電位ＬＶＤＤが供給されていないときにプリドライバ１０及びインバータ回路ＩＮＶ０（図５）の出力が不定になったとしても、出力ドライバ４０に貫通電流が流れることはなく、また、出力ドライバ４０の出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【００２４】
図２に、電源電位検出回路５０の別の構成例を示す。図２に示す電源電位検出回路は、図１に示す電源電位検出回路のプルアップ抵抗Ｒ２の替わりに、直列接続されたｎ段（ｎは自然数）のＮチャネルトランジスタとＰチャネルトランジスタＱＰ１０とを含むプルアップ回路と、電源電位ＨＶＤＤとトランジスタＱＮ１０のドレインとの間に接続されたＰチャネルトランジスタＱＰ９とを備えている。ここでは、プルアップ回路において、ゲートがドレインに接続されたｎ段のＮチャネルトランジスタを用いているが、その替りにｎ段のＰチャネルトランジスタを用いることも可能である。
【００２５】
トランジスタＱＰ１０のゲートに第１の電位として電源電位ＬＶＤＤが供給されているときには、トランジスタＱＮ１０がオンとなって、プルアップ回路における所定の電圧降下によりトランジスタＱＮ１０のドレイン電位がローレベルとなるので、第１のインバータ回路ＩＮＶ１の出力電位はハイレベルとなり、第２のインバータ回路ＩＮＶ２の出力電位はローレベルとなる。
【００２６】
一方、電源電位ＬＶＤＤが供給されずに第１の電位がローレベルになると、トランジスタＱＮ１０がオフし、プルアップ回路及びトランジスタＱＰ９によって電源電位検出回路が動作してトランジスタＱＮ１０のドレイン電位がハイレベルとなるので、第１のインバータ回路ＩＮＶ１の出力電位はローレベルとなり、第２のインバータ回路ＩＮＶ２の出力電位はハイレベルとなる。これにより、図１に示すトランジスタ６１及び６２がオン状態となって、出力ドライバ４０のトランジスタ４１及び４２の両方がカットオフし、出力をハイインピーダンス状態とする。従って、端子Ｐが双方向伝送に用いられる場合に外部から何らかの入力が印加されても、データのコンテンションやショートは起こらない。また、出力ドライバ４０において、Ｐチャネルトランジスタ４１とＮチャネルトランジスタ４２との双方がオンすることによる貫通電流を防ぐこともできる。
【００２７】
図２に示す電源電位検出回路によれば、第１の電位として電源電位ＬＶＤＤが供給されているときに、トランジスタＱＰ９及びトランジスタＱＰ１０がカットオフするので、図１に示す電源電位検出回路のプルアップ抵抗Ｒ２を介してトランジスタＱＮ１０に流れていた電流をゼロにすることができる。また、電源電位ＬＶＤＤが供給されなくなったときに、電源電位検出回路の検出速度を高速にすることができる。
【００２８】
次に、本発明の第２の実施形態について説明する。第２の実施形態は、レベルシフタ回路においても貫通電流を防止したものである。
図３に、本発明の第２の実施形態に係る半導体装置の回路構成を示す。図３に示すように、レベルシフタ回路７１は、図５に示すレベルシフタ回路にＮチャネルトランジスタＱＮ１３及びＱＮ１４を追加したものである。電源電位ＬＶＤＤが供給されない場合には、電源電位検出回路５０の第１のインバータ回路ＩＮＶ１の出力電位がローレベルとなり、第２のインバータ回路ＩＮＶ２の出力電位がハイレベルとなる。従って、レベルシフタ回路７１の出力に接続されたトランジスタ６１がオン状態となって、レベルシフタ回路７１の出力をローレベルに保っている。
【００２９】
ここで、追加したトランジスタＱＮ１３及びＱＮ１４がオンしてトランジスタＱＮ２１及びＱＮ２２がオフするので、トランジスタＱＮ２１及びＱＮ２２を介する貫通電流が流れることがない。また、トランジスタＱＰ１１のゲートに接地電位が印加されるので、トランジスタＱＰ１１からトランジスタ６１へ貫通電流が流れることがない。
【００３０】
また、レベルシフタ回路７２は、図５に示すレベルシフタ回路にＮチャネルトランジスタＱＮ２３及びＱＮ２４を追加したものである。電源電位ＬＶＤＤが供給されない場合には、レベルシフタ回路７２の出力に接続されたトランジスタ６２がオン状態となって、レベルシフタ回路７２の出力をハイレベルに保っている。ここで、追加したトランジスタＱＮ２３及びＱＮ２４がオンしてトランジスタＱＮ２１及びＱＮ２２がオフするので、トランジスタＱＮ２１及びＱＮ２２を介する貫通電流が流れることがない。
従って、本実施形態によれば、出力ドライバ４０の貫通電流を防止するのみならず、レベルシフタ回路７１及び７２における貫通電流も防止することができる。
【００３１】
【発明の効果】
以上述べた様に、本発明によれば、使用形態に応じて単一又は複数の電源電位が供給される半導体装置において、プリドライバに電源電位が供給されない場合に、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の回路構成を示す図である。
【図２】図１における電源電位検出回路の別の構成例を示す図である。
【図３】本発明の第２の実施形態に係る半導体装置の回路構成を示す図である。
【図４】従来の半導体装置の回路構成を示す図である。
【図５】レベルシフタ回路の構成例を示す図である。
【符号の説明】
１０ プリドライバ
２１、２２、７１、７２ レベルシフタ回路
４０ 出力ドライバ
５０ 電源電位検出回路
Ｐ 端子
４１、６２、ＱＰ１〜ＱＰ２４ Ｐチャネルトランジスタ
４２、６１、ＱＮ１〜ＱＮ２４ Ｎチャネルトランジスタ
３１、３２、ＩＮＶ０〜ＩＮＶ２ インバータ回路
【発明の属する技術分野】
本発明は、ゲートアレイ、エンベッデドアレイ、スタンダードセル等の半導体装置に関し、特に、内部回路の電源と別の電源で動作する出力ドライバを有する半導体装置に関する。
【０００２】
【従来の技術】
一般に、プリンタ等の機器は、様々な電源電圧で動作する何種類かのインターフェースに接続される場合がある。このような機器に使用される半導体装置の出力回路の例を図４に示す。
【０００３】
図４に示すように、内部回路と、プリドライバ１０とは、低電位側の電源電位ＬＶＤＤが供給されて動作する。一方、レベルシフタ回路２１及び２２と、インバータ回路３１及び３２と、Ｐチャネルトランジスタ４１及びＮチャネルトランジスタ４２で構成される出力ドライバ４０とは、高電位側の電源電位ＨＶＤＤが供給されて動作する。
【０００４】
内部回路からプリドライバ１０を経て出力された信号のレベルは、レベルシフタ回路２１及び２２において、高電位側の電源電位ＨＶＤＤにおける動作に適した振幅となるようにシフトされる。レベルシフタ回路２１及び２２の出力は、それぞれ、インバータ回路３１及び３２を介してトランジスタ４１のゲート及びトランジスタ４２のゲートに供給され、これらのトランジスタのドレインから端子Ｐに出力される。端子Ｐは、インターフェースに接続されている。
【０００５】
レベルシフタ回路２１及び２２の各々は、図５に示すような回路構成となっている。即ち、ＰチャネルトランジスタＱＰ１及びＮチャネルトランジスタＱＮ１によって構成される第１のインバータと直列にＰチャネルトランジスタＱＰ３が接続され、ＰチャネルトランジスタＱＰ２及びＮチャネルトランジスタＱＮ２によって構成される第２のインバータと直列にＰチャネルトランジスタＱＰ４が接続されている。第２のインバータの出力は、トランジスタＱＰ３のゲートに供給される。また、第１のインバータの出力は、トランジスタＱＰ４のゲートに供給されると共に、レベルシフタ回路の出力となる。なお、プリドライバの出力とレベルシフタ回路の一方の入力との間には、低電位側の電源電位ＬＶＤＤが供給されて動作するインバータ回路ＩＮＶ０が挿入されている。
【０００６】
このような半導体装置において、低電位側の電源電位ＬＶＤＤが供給されないときでも、端子Ｐに接続されているインターフェースが使用されている等の理由により、高電位側の電源電位ＨＶＤＤが供給される場合がある。そのような場合においては、プリドライバ１０及びインバータ回路ＩＮＶ０の出力がハイインピーダンス状態（電位不定）となるため、レベルシフタ回路２１と２２の出力が不定状態となり、その電位によっては出力ドライバを構成するＰチャネルトランジスタ４１とＮチャネルトランジスタ４２の両方が共にオンして貫通電流Ｉ０が流れてしまうおそれがある。また、端子Ｐが双方向の入出力端子である場合には、出力ドライバが出力しているデータと反対の状態のデータが入力されると大電流が流れてしまうという問題があった。
【０００７】
ところで、日本国特許出願公開（特開）昭６４−４１３１３号公報には、電圧変換回路及び信号回路等への給電がどのようになされても、電圧変換回路の出力トランジスタ対を貫通する短絡電流が発生するおそれのない電圧変換回路が掲載されている。この電圧変換回路においては、入力側の回路に電源電位が供給されないときに、出力トランジスタ対を構成するＰチャネルトランジスタとＮチャネルトランジスタとの内のＰチャネルトランジスタが強制的にカットオフされる。しかしながら、Ｎチャネルトランジスタはオン状態であるから、電圧変換回路の出力はローレベルとなり、データを双方向に伝送する場合には大電流が流れてしまう可能性がある。
【０００８】
また、特開平６−１９４１２号公報には、多電源系をもつ半導体集積回路の電源電圧オフ時のＩＣの出力を安定させるために、制御電圧検出回路を出力電源系で構成し、その出力をレベルホールド回路の出力に接続される出力固定回路へ入力した半導体集積回路が掲載されている。しかしながら、出力回路の出力信号はハイレベルとなるかローレベルとなるかのいずれかであり、データを双方向に伝送する場合には、やはり大電流が流れてしまう可能性がある。
【０００９】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明の目的は、使用形態に応じて単一又は複数の電源電位が供給される半導体装置において、プリドライバに電源電位が供給されない場合に、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、使用形態に応じて単一又は複数の電源電位が供給される半導体装置であって、第１の電源電位が供給されたときに入力信号に基づいて出力信号を出力し、第１の電源電位が供給されないときに出力をハイインピーダンス状態にする第１の回路と、コンプリメンタリ接続されたＰチャネルトランジスタ及びＮチャネルトランジスタを含む出力ドライバを有し、第２の電源電位が供給されたときに第１の回路の出力信号に基づいて動作する第２の回路と、第１の回路に第１の電源電位が供給されているか否かを検出する第３の回路と、第１の回路に第１の電源電位が供給されていないことを第３の回路が検出したときに、Ｐチャネルトランジスタ及びＮチャネルトランジスタの両方をカットオフさせる第４の回路とを具備する。
【００１１】
この半導体装置において、第２の電源電位が第１の電源電位よりも高く、第２の回路が、第１の回路の出力信号に基づいてＰチャネルトランジスタに供給するレベルシフト信号を生成する第１のレベルシフタと、第１の回路の出力信号に基づいてＮチャネルトランジスタに供給するレベルシフト信号を生成する第２のレベルシフタとを含むようにしても良い。
【００１２】
また、この半導体装置は、第１の回路に第１の電源電位が供給されていないことを第３の回路が検出したときに第１及び第２のレベルシフタの動作を制御する第５の回路をさらに具備しても良い。
【００１３】
以上において、第３の回路が、第１の電源電位が供給されるゲートと接地電位に接続されたソースとを有する第２のＮチャネルトランジスタと、第２の電源電位と第２のＮチャネルトランジスタのドレインとの間に接続されたプルアップ抵抗とを含むようにしても良い。
【００１４】
あるいは、第３の回路が、第１の電源電位が供給されるゲートと、接地電位に接続されたソースとを有する第２のＮチャネルトランジスタと、一端が第２の電源電位に接続され各ゲートが各ドレインに接続された直列トランジスタ群と、直列トランジスタ群の他端と第２のＮチャネルトランジスタのドレインとの間に接続されたソース・ドレインと第１の電源電位が供給されるゲートとを有する第２のＰチャネルトランジスタとを含むプルアップ回路と、第２の電源電位と第２のＮチャネルトランジスタのドレインとの間に接続されたソース・ドレインと第２のＮチャネルトランジスタのドレインレベルが反転されて供給されるゲートとを有する第３のＰチャネルトランジスタとを含むようにしても良い。
【００１５】
以上の様に構成した本発明に係る半導体装置によれば、第１の回路に第１の電源電位が供給されていないことを第３の回路が検出したときに、第４の回路によって出力ドライバのＰチャネルトランジスタとＮチャネルトランジスタとの両方をカットオフさせるので、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【００１６】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図１に、本発明の第１の実施形態に係る半導体装置の回路構成を示す。この半導体装置においては、インターフェースに接続されるプリンタ等の機器において使用することが考慮されている。
【００１７】
図１において、内部回路と、プリドライバ１０とは、第１の電源電位（低電位側の電源電位ＬＶＤＤ）が供給されて動作する。一方、レベルシフタ回路２１及び２２と、インバータ回路３１及び３２と、Ｐチャネルトランジスタ４１及びＮチャネルトランジスタ４２によって構成された出力ドライバ４０とは、第２の電源電位（高電位側の電源電位ＨＶＤＤ）が供給されて動作する。出力ドライバ４０の出力は、端子Ｐを介してインターフェースに接続される。このインターフェースは、本実施形態に係る半導体装置が使用される機器とＰＣ（パーソナルコンピュータ）等の外部機器との間で、第２の電源電位で動作する回路同士を接続する。
【００１８】
低電位側の電源電位ＬＶＤＤで動作する内部回路からプリドライバ１０を介して出力された信号のレベルは、レベルシフタ回路２１及び２２において、高電位側の電源電位ＨＶＤＤにおける動作に適した振幅となるようにシフトされる。レベルシフタ回路２１及び２２の出力は、それぞれ、インバータ回路３１及び３２を介して、トランジスタ４１のゲート及びトランジスタ４２のゲートに供給され、これらのトランジスタのドレインから端子Ｐに出力される。レベルシフタ回路２１及び２２の各々の回路構成は、図５に示すものと同様である。
【００１９】
このような半導体装置において、第１の電源電位が供給されないときでも、出力端子に接続されているインターフェースが使用されている等の理由により、第２の電源電位が供給される場合がある。そのような場合において、プリドライバ１０及びインバータ回路ＩＮＶ０（図５）の出力がハイインピーダンス状態（電位不定）となると、レベルシフタ回路２１及び２２の出力が不定状態となり、その電位によっては出力ドライバを構成するＰチャネルトランジスタ４１及びＮチャネルトランジスタ４２の両方が共にオンして貫通電流Ｉ０が流れてしまうおそれがある。また、端子Ｐが双方向の入出力端子である場合には、出力ドライバが出力しているデータと反対の状態のデータが入力されると大電流が流れてしまう。そこで、本実施形態においては、電源電位検出回路５０を設けて第１の電源電位を検出し、電源電位ＬＶＤＤが供給されていない場合には、トランジスタ６１及び６２を駆動してトランジスタ４１及び４２をカットオフさせる。
【００２０】
電源電位検出回路５０は、第１の電源電位が供給されるゲートと接地電位に接続されたソースとを有するＮチャネルトランジスタＱＮ１０を含んでいる。第２の電源電位とトランジスタＱＮ１０のドレインとの間には、プルアップ抵抗Ｒ２が接続されている。また、トランジスタＱＮ１０のドレイン電位は、第１のインバータ回路ＩＮＶ１に供給され、第１のインバータ回路ＩＮＶ１の出力電位は、第２のインバータ回路ＩＮＶ２に供給される。
【００２１】
図１における抵抗Ｒ１は、第１の電源電位と接地電位との間において直流電流が流れる経路を示している。即ち、第１の電源電位には、多数のトランジスタや抵抗素子や容量素子が接続されており、これらの素子の実数成分のインピーダンスにより直流電流が流れる。従って、電源電位ＨＶＤＤが供給されなくなってから所定の時間が経過すれば、第１の電源電位は自然にローレベルとなる。あるいは、第１の電源電位がローレベルとなるタイミングが遅い場合には、実際に抵抗素子を形成しても良い。
【００２２】
第１の電源電位として電源電位ＬＶＤＤが供給されていないときには、トランジスタＱＮ１０がオフして、プルアップ抵抗Ｒ２によってトランジスタＱＮ１０のドレイン電位がハイレベルとなるので、第１のインバータ回路ＩＮＶ１の出力電位はローレベルとなり、第２のインバータ回路ＩＮＶ２の出力電位はハイレベルとなる。これにより、トランジスタ６１及び６２がオン状態となって、インバータ回路３１の入力電位がローレベルとなり、インバータ回路３２の入力電位がハイレベルとなる。従って、インバータ回路３１の出力電位がハイレベルとなり、インバータ回路３２の出力電位がローレベルとなって、出力ドライバ４０のトランジスタ４１及び４２の両方がカットオフする。
【００２３】
その結果、電源電位ＬＶＤＤが供給されていないときにプリドライバ１０及びインバータ回路ＩＮＶ０（図５）の出力が不定になったとしても、出力ドライバ４０に貫通電流が流れることはなく、また、出力ドライバ４０の出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【００２４】
図２に、電源電位検出回路５０の別の構成例を示す。図２に示す電源電位検出回路は、図１に示す電源電位検出回路のプルアップ抵抗Ｒ２の替わりに、直列接続されたｎ段（ｎは自然数）のＮチャネルトランジスタとＰチャネルトランジスタＱＰ１０とを含むプルアップ回路と、電源電位ＨＶＤＤとトランジスタＱＮ１０のドレインとの間に接続されたＰチャネルトランジスタＱＰ９とを備えている。ここでは、プルアップ回路において、ゲートがドレインに接続されたｎ段のＮチャネルトランジスタを用いているが、その替りにｎ段のＰチャネルトランジスタを用いることも可能である。
【００２５】
トランジスタＱＰ１０のゲートに第１の電位として電源電位ＬＶＤＤが供給されているときには、トランジスタＱＮ１０がオンとなって、プルアップ回路における所定の電圧降下によりトランジスタＱＮ１０のドレイン電位がローレベルとなるので、第１のインバータ回路ＩＮＶ１の出力電位はハイレベルとなり、第２のインバータ回路ＩＮＶ２の出力電位はローレベルとなる。
【００２６】
一方、電源電位ＬＶＤＤが供給されずに第１の電位がローレベルになると、トランジスタＱＮ１０がオフし、プルアップ回路及びトランジスタＱＰ９によって電源電位検出回路が動作してトランジスタＱＮ１０のドレイン電位がハイレベルとなるので、第１のインバータ回路ＩＮＶ１の出力電位はローレベルとなり、第２のインバータ回路ＩＮＶ２の出力電位はハイレベルとなる。これにより、図１に示すトランジスタ６１及び６２がオン状態となって、出力ドライバ４０のトランジスタ４１及び４２の両方がカットオフし、出力をハイインピーダンス状態とする。従って、端子Ｐが双方向伝送に用いられる場合に外部から何らかの入力が印加されても、データのコンテンションやショートは起こらない。また、出力ドライバ４０において、Ｐチャネルトランジスタ４１とＮチャネルトランジスタ４２との双方がオンすることによる貫通電流を防ぐこともできる。
【００２７】
図２に示す電源電位検出回路によれば、第１の電位として電源電位ＬＶＤＤが供給されているときに、トランジスタＱＰ９及びトランジスタＱＰ１０がカットオフするので、図１に示す電源電位検出回路のプルアップ抵抗Ｒ２を介してトランジスタＱＮ１０に流れていた電流をゼロにすることができる。また、電源電位ＬＶＤＤが供給されなくなったときに、電源電位検出回路の検出速度を高速にすることができる。
【００２８】
次に、本発明の第２の実施形態について説明する。第２の実施形態は、レベルシフタ回路においても貫通電流を防止したものである。
図３に、本発明の第２の実施形態に係る半導体装置の回路構成を示す。図３に示すように、レベルシフタ回路７１は、図５に示すレベルシフタ回路にＮチャネルトランジスタＱＮ１３及びＱＮ１４を追加したものである。電源電位ＬＶＤＤが供給されない場合には、電源電位検出回路５０の第１のインバータ回路ＩＮＶ１の出力電位がローレベルとなり、第２のインバータ回路ＩＮＶ２の出力電位がハイレベルとなる。従って、レベルシフタ回路７１の出力に接続されたトランジスタ６１がオン状態となって、レベルシフタ回路７１の出力をローレベルに保っている。
【００２９】
ここで、追加したトランジスタＱＮ１３及びＱＮ１４がオンしてトランジスタＱＮ２１及びＱＮ２２がオフするので、トランジスタＱＮ２１及びＱＮ２２を介する貫通電流が流れることがない。また、トランジスタＱＰ１１のゲートに接地電位が印加されるので、トランジスタＱＰ１１からトランジスタ６１へ貫通電流が流れることがない。
【００３０】
また、レベルシフタ回路７２は、図５に示すレベルシフタ回路にＮチャネルトランジスタＱＮ２３及びＱＮ２４を追加したものである。電源電位ＬＶＤＤが供給されない場合には、レベルシフタ回路７２の出力に接続されたトランジスタ６２がオン状態となって、レベルシフタ回路７２の出力をハイレベルに保っている。ここで、追加したトランジスタＱＮ２３及びＱＮ２４がオンしてトランジスタＱＮ２１及びＱＮ２２がオフするので、トランジスタＱＮ２１及びＱＮ２２を介する貫通電流が流れることがない。
従って、本実施形態によれば、出力ドライバ４０の貫通電流を防止するのみならず、レベルシフタ回路７１及び７２における貫通電流も防止することができる。
【００３１】
【発明の効果】
以上述べた様に、本発明によれば、使用形態に応じて単一又は複数の電源電位が供給される半導体装置において、プリドライバに電源電位が供給されない場合に、出力ドライバに貫通電流が流れないようにして低消費電力化を図ると共に、出力ドライバの出力インピーダンスを大きくして他の回路との干渉を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の回路構成を示す図である。
【図２】図１における電源電位検出回路の別の構成例を示す図である。
【図３】本発明の第２の実施形態に係る半導体装置の回路構成を示す図である。
【図４】従来の半導体装置の回路構成を示す図である。
【図５】レベルシフタ回路の構成例を示す図である。
【符号の説明】
１０ プリドライバ
２１、２２、７１、７２ レベルシフタ回路
４０ 出力ドライバ
５０ 電源電位検出回路
Ｐ 端子
４１、６２、ＱＰ１〜ＱＰ２４ Ｐチャネルトランジスタ
４２、６１、ＱＮ１〜ＱＮ２４ Ｎチャネルトランジスタ
３１、３２、ＩＮＶ０〜ＩＮＶ２ インバータ回路
Claims (4)
- 使用形態に応じて単一又は複数の電源電位が供給される半導体装置であって、
第１の電源電位が供給されたときに入力信号に基づいて出力信号を出力し、第１の電源電位が供給されないときに出力をハイインピーダンス状態にする第１の回路と、
コンプリメンタリ接続されたＰチャネルトランジスタ及びＮチャネルトランジスタを含む出力ドライバを有し、第２の電源電位が供給されたときに前記第１の回路の出力信号に基づいて動作する第２の回路と、
前記第１の回路に第１の電源電位が供給されているか否かを検出する第３の回路と、
前記第１の回路に第１の電源電位が供給されていないことを前記第３の回路が検出したときに、前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタの両方をカットオフさせる第４の回路と、を含み、
前記第２の電源電位が前記第１の電源電位よりも高く、前記第２の回路が、
前記第１の回路の出力信号に基づいて、前記Ｐチャネルトランジスタに供給するレベルシフト信号を生成する第１のレベルシフタと、
前記第１の回路の出力信号に基づいて、前記Ｎチャネルトランジスタに供給するレベルシフト信号を生成する第２のレベルシフタと、
を含むことを特徴とする半導体装置。 - 前記第１の回路に第１の電源電位が供給されていないことを前記第３の回路が検出したときに、前記第１及び第２のレベルシフタの動作を制御する第５の回路をさらに具備する請求項１記載の半導体装置。
- 前記第３の回路が、
第１の電源電位が供給されるゲートと、接地電位に接続されたソースとを有する第２のＮチャネルトランジスタと、
第２の電源電位と前記第２のＮチャネルトランジスタのドレインとの間に接続されたプルアップ抵抗と、
を含むことを特徴とする請求項１〜２のいずれか１項記載の半導体装置。 - 前記第３の回路が、
第１の電源電位が供給されるゲートと、接地電位に接続されたソースとを有する第２のＮチャネルトランジスタと、
一端が第２の電源電位に接続され各ゲートが各ドレインに接続された直列トランジスタ群と、前記直列トランジスタ群の他端と前記第２のＮチャネルトランジスタのドレインとの間に接続されたソース・ドレインと第１の電源電位が供給されるゲートとを有する第２のＰチャネルトランジスタとを含むプルアップ回路と、
第２の電源電位と前記第２のＮチャネルトランジスタのドレインとの間に接続されたソース・ドレインと前記第２のＮチャネルトランジスタのドレインレベルが反転されて供給されるゲートとを有する第３のＰチャネルトランジスタと、
を含むことを特徴とする請求項１〜２のいずれか１項記載の半導体装置。
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