JP2013074339A - レベルコンバータ及びプロセッサ - Google Patents
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Abstract
【解決手段】本実施例の一側面におけるレベルコンバータは、第1電圧レベルより低い第2電圧レベルを第1論理レベルとし、基準電圧レベルを第2論理レベルとする入力信号を、第1電圧レベルを第1論理レベルとし、基準電圧レベルを第2論理レベルとする信号に変換するレベル変換回路と、第2電圧レベルを出力する第2電源がオフのとき基準電圧レベルを有し、第2電源がオンのとき第1電圧レベルを有する制御信号を出力する制御信号生成回路と、第1電圧レベルを出力する第1電源に接続された第1電源線とレベル変換回路の出力ノードの間に設けられ、制御信号に応じて、第2電源がオフのとき第1電源線と出力ノードを電気的に接続し、第2電源がオンのとき第1電源線と出力ノードを電気的に分離する接続回路を含む。
【選択図】図3
Description
以下、第1実施例に係るレベルコンバータ及びプロセッサについて説明する。
まず、第1実施例に係るレベルコンバータの構成について説明する。図3は、第1実施例に係るレベルコンバータの回路構成の一例を示す図である。
まず、第1実施例に係るプロセッサの構成について説明する。図6は、第1実施例に係るプロセッサの構成例を示す図である。
次に、第2実施例に係るレベルコンバータ及びプロセッサについて説明する。
第2実施例に係るレベルコンバータは、図3に示したレベルコンバータ300と、制御信号生成回路の回路構成が異なるが、それ以外の部分は同様である。よって、レベルコンバータ300の全体構成の図示は省略する。また、制御信号生成回路以外の部分の動作や機能は、図3において説明したとおりであるので、詳細な説明は省略する。
第2の実施例に係るプロセッサ850は、図6及び図7に示したプロセッサ600において、制御信号生成回路716として、図8に示した制御信号生成回路816を用いたものである。
以下、第3実施例に係るレベルコンバータ及びプロセッサについて説明する。
図9は、第3実施例に係るレベルコンバータの回路構成の一例を示す図である。
第2の実施例に係るプロセッサ950は、図6及び図7に示したプロセッサ600において、レベル変換処理部718‐1〜nとして、図9に示したレベル変換処理部918を用い、制御信号生成回路716として、図10に示した制御信号生成回路916を用いたものである。
以下、第4実施例に係るプロセッサについて説明する。図11は、第4実施例に係るプロセッサの内部構成の一例を示す図である。
また、制御信号生成回路316は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線LVDDの電圧レベルが接地レベルGVLであるとき、接地レベルGVL(Lレベル)を有する制御信号CON_Aを生成するとともに、電源電圧レベルHVL(Hレベル)を有する制御信号CON_Bを生成する。
(付記1)
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、
前記第2電圧レベルを出力する第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
(付記2)
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記偶数段の中の1段目のインバータの入力ノードは、前記第2電源に接続された第2電源線と接続され、
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記1記載のレベルコンバータ。
(付記3)
前記1段目のインバータは、前記入力ノードの電圧レベルが前記第2電圧レベルであるとき、前記第1論理レベルの入力と認識し、前記偶数段の中の2段目のインバータが前記第2論理レベルの入力と認識することが可能な電圧レベルを有する出力信号を生成することを特徴する付記2記載のレベルコンバータ。
(付記4)
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのゲート長は、前記Nチャネル型トランジスタのゲート長よりも長いことを特徴とする付記2記載のレベルコンバータ。
(付記5)
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのゲート幅は、前記Nチャネル型トランジスタのゲート幅よりも狭いことを特徴とする付記2記載のレベルコンバータ。
(付記6)
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段の中の1段目のインバータは、前記第1電源線と前記基準電源線の間に直列に接続された抵抗素子とNチャネル型トランジスタを含み、
前記1段目のインバータに含まれる前記Nチャネル型トランジスタのゲートは、前記第2電源に接続された第2電源線と接続され、
前記偶数段の中の2段目以降のインバータは、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記1段目のインバータにおいて、前記抵抗素子の抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記1記載のレベルコンバータ。
(付記7)
前記接続回路は、前記制御信号をゲートに受けるPチャネル型トランジスタであることを特徴とする付記1記載のレベルコンバータ。
(付記8)
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、
前記第2電圧レベルを出力する第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記基準電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記基準電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
(付記9)
前記制御信号生成回路は、奇数段のインバータを含み、
前記奇数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記奇数段の中の1段目のインバータの入力ノードは、前記第2電源に接続された第2電源線と接続され、
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きい
ことを特徴とする付記8記載のレベルコンバータ。
(付記10)
前記1段目のインバータは、前記入力ノードの電圧レベルが前記第2電圧レベルであるとき、前記第1論理レベルの入力と認識し、前記偶数段の中の2段目のインバータが前記第2論理レベルの入力と認識することが可能な電圧レベルを有する出力信号を生成することを特徴する付記9記載のレベルコンバータ。
(付記11)
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのゲート長は、前記Nチャネル型トランジスタのゲート長よりも長いことを特徴とする付記9記載のレベルコンバータ。
(付記12)
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのゲート幅は、前記Nチャネル型トランジスタのゲート幅よりも狭いことを特徴とする付記9記載のレベルコンバータ。
(付記13)
前記制御信号生成回路は、奇数段のインバータを含み、
前記偶数段の中の1段目のインバータは、前記第1電源線と前記基準電源線の間に直列に接続された抵抗素子とNチャネル型トランジスタを含み、
前記1段目のインバータに含まれる前記Nチャネル型トランジスタのゲートは、前記第2電源に接続された第2電源線と接続され
前記偶数段の中の2段目以降のインバータは、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記1段目のインバータにおいて、前記抵抗素子の抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記8記載のレベルコンバータ。
(付記14)
前記接続回路は、前記制御信号をゲートに受けるNチャネル型トランジスタであることを特徴とする付記8記載のレベルコンバータ。
(付記15)
レベル変換回路は、
ソースが前記第1電源線に接続された第1Pチャネル型トランジスタと、
ソースが前記第1電源線に接続され、ドレインが前記第1Pチャネル型トランジスタのゲートに接続され、ゲートが前記第1Pチャネル型トランジスタのドレインに接続された第2Pチャネル型トランジスタと、
ソースが前記基準電源線に接続され、ドレインが前記第1Pチャネル型トランジスタのドレインに接続された第1Nチャネル型トランジスタと、
ソースが前記基準電源線に接続され、ドレインが前記第2Pチャネル型トランジスタのドレインに接続された第2Nチャネル型トランジスタと
を含み、前記第1Nチャネル型トランジスタと前記第2Nチャネル型トランジスタのゲートには、前記入力信号の非反転信号と反転信号が差動入力されていることを特徴とする付記1又は8記載のレベルコンバータ。
(付記16)
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数のレベル変換回路と、
前記第2電圧レベルを出力する第2電源に接続された第2電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記入力信号を前記複数のレベル変換回路に出力する処理回路と、
前記複数のレベル変換回路に共通に設けられ、前記第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記複数のレベル変換回路ごとに、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する複数の接続回路と、
を有するプロセッサ。
(付記17)
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数のレベル変換回路と、
前記第2電圧レベルを出力する第2電源に接続された第2電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記入力信号を前記複数のレベル変換回路に出力する処理回路と、
前記複数のレベル変換回路に共通に設けられ、前記第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記複数のレベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第2電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第2電源線と前記出力ノードを電気的に分離する複数の接続回路と、
を有するプロセッサ。
(付記18)
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、第1グループに属し、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする第1入力信号を受け、前記第1入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数の第1レベル変換回路と、
前記基準電源線と、前記第1電源線との間に設けられ、第2グループに属し、前記第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする第2入力信号を受け、前記第2入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数の第2レベル変換回路と、
前記第2電圧レベルを出力する第2電源に接続された第2電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記第1入力信号を前記複数の第1レベル変換回路に出力し、複数の前記第2入力信号を前記複数の第2レベル変換回路に出力する処理回路と、
前記第1グループと前記第2グループに共通に設けられ、前記第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する第1制御信号と、前記第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する第2制御信号を出力する制御信号生成回路と、
前記複数の第1レベル変換回路ごとに、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第1制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する複数の第1接続回路と、
前記複数の第2レベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第2制御信号に応じて、前記第2電源がオフのとき前記第2電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第2電源線と前記出力ノードを電気的に分離する複数の第2接続回路と、
を有するプロセッサ。
(付記19)
前記制御信号生成回路は、複数段のインバータを含み、
前記複数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記複数段の中の1段目のインバータの入力ノードは、前記第2電源線と接続され、
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きく、
前記制御信号生成回路は、前記複数段の中の偶数段目のインバータから前記第1制御信号を出力し、前記複数段の中の奇数段目のインバータから前記第2制御信号を出力することを特徴とする付記18記載のプロセッサ。
102 レベル変換回路、
104、106、108 インバータ、
110 電源シーケンス制御用トランジスタ、
112 トランジスタ、
300 レベルコンバータ、
302 レベル変換回路、
304、306、308 インバータ、
310 トランジスタ、
312 Nチャネル型トランジスタ、
314 接続回路、
316 制御信号生成回路、
318 レベル変換処理部、
322 Pチャネル型トランジスタ、
324 Pチャネル型トランジスタ、
326 Nチャネル型トランジスタ、
402、404 インバータ、
406 Pチャネル型トランジスタ、
408 Nチャネル型トランジスタ、
600 プロセッサ、
602 処理回路、
604 レベルコンバータ、
606 I/Oインターフェース回路
612 メモリモジュール、
614 DRAMチップ
718‐1〜n レベル変換処理部、
716 制御信号生成回路、
802 インバータ、
806 抵抗素子、
900 レベルコンバータ、
910 Nチャネル型トランジスタ、
914 接続回路、
916 制御信号生成回路、
918 レベル変換処理部、
1012 インバータ、
1104 レベルコンバータ、
1116 制御信号生成回路、
1132‐1〜m レベル変換処理部(A)、
1134‐1〜k レベル変換処理部(B)
Claims (9)
- 基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、
前記第2電圧レベルを出力する第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。 - 前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記偶数段の中の1段目のインバータの入力ノードは、前記第2電源に接続された第2電源線と接続され、
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項1記載のレベルコンバータ。 - 前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段の中の1段目のインバータは、前記第1電源線と前記基準電源線の間に直列に接続された抵抗素子とNチャネル型トランジスタを含み、
前記1段目のインバータに含まれる前記Nチャネル型トランジスタのゲートは、前記第2電源に接続された第2電源線と接続され、
前記偶数段の中の2段目以降のインバータは、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記1段目のインバータにおいて、前記抵抗素子の抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項1記載のレベルコンバータ。 - 前記接続回路は、前記制御信号をゲートに受けるPチャネル型トランジスタであることを特徴とする請求項1記載のレベルコンバータ。
- 基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、
前記第2電圧レベルを出力する第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記基準電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記基準電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。 - 前記制御信号生成回路は、奇数段のインバータを含み、
前記奇数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記奇数段の中の1段目のインバータの入力ノードは、前記第2電源に接続された第2電源線と接続され、
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項5記載のレベルコンバータ。 - 前記接続回路は、前記制御信号をゲートに受けるNチャネル型トランジスタであることを特徴とする請求項5記載のレベルコンバータ。
- 基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、第1グループに属し、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする第1入力信号を受け、前記第1入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数の第1レベル変換回路と、
前記基準電源線と、前記第1電源線との間に設けられ、第2グループに属し、前記第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする第2入力信号を受け、前記第2入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数の第2レベル変換回路と、
前記第2電圧レベルを出力する第2電源に接続された第2電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記第1入力信号を前記複数の第1レベル変換回路に出力し、複数の前記第2入力信号を前記複数の第2レベル変換回路に出力する処理回路と、
前記第1グループと前記第2グループに共通に設けられ、前記第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する第1制御信号と、前記第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する第2制御信号を出力する制御信号生成回路と、
前記複数の第1レベル変換回路ごとに、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第1制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する複数の第1接続回路と、
前記複数の第2レベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第2制御信号に応じて、前記第2電源がオフのとき前記第2電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第2電源線と前記出力ノードを電気的に分離する複数の第2接続回路と、
を有するプロセッサ。 - 前記制御信号生成回路は、複数段のインバータを含み、
前記複数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、
前記複数段の中の1段目のインバータの入力ノードは、前記第2電源線と接続され、
前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きく、
前記制御信号生成回路は、前記複数段の中の偶数段目のインバータから前記第1制御信号を出力し、前記複数段の中の奇数段目のインバータから前記第2制御信号を出力することを特徴とする請求項8記載のプロセッサ。
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