JP2008131256A

JP2008131256A - フリップフロップ回路

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Publication number: JP2008131256A
Application number: JP2006313007A
Authority: JP
Inventors: Akio Hirata; 昭夫平田; Hiroyuki Shinpo; 宏幸新保
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-11-20
Filing date: 2006-11-20
Publication date: 2008-06-05
Also published as: US20080116953A1

Abstract

【課題】従来のフリップフロップ回路は高いクロック周波数での使用と、製造ばらつきや電源電圧などの環境変化に対して安定的に動作することの両立が困難だった。
【解決手段】ラッチ回路とパルス発生回路から構成する。ラッチ回路は内部クロック信号ＩＣＫがローの期間に内部ノードＸ１，Ｘ２をプリチャージし、クロック信号ＣＫが立ち上がるときにデータ信号Ｄの状態に応じてＸ１またはＸ２のどちらか一方をディスチャージすることによりデータを取り込む。パルス発生回路は、クロック信号ＣＫが立ち上がるときに内部クロック信号ＩＣＫに立ち上がり信号を出力し、内部ノードＸ１，Ｘ２の出力のどちらか一方が立ち下がった後に内部クロックＩＣＫを立ち下げる。従来回路に比べ内部ノードＸ１，Ｘ２をプリチャージする期間を長くすることができ、トランジスタサイズを小さくできる。また、内部ノードの動作に応じて内部クロック信号のパルス幅が変化するため製造ばらつきや電源電圧などの環境変化に強い。
【選択図】図１

Description

本発明は、パルスラッチ回路と呼ばれるフリップフロップ回路に関する。

半導体集積回路のロジック回路における面積、消費電力、クリティカルパス遅延の中でフリップフロップ回路の占める割合は大きく、フリップフロップ回路の小面積化、低消費電力化、高速化への要望が増している。

従来、高速用途向けにクロック周期と比較して短いパルス幅の期間にデータ取り込みを行うラッチ回路を用いたフリップフロップ回路が提案されている。以下、このような構成のフリップフロップ回路の従来例について説明する。

図１６は、パルスラッチ回路と呼ばれるフリップフロップの一般的な構成例を示す。１０００はパルスラッチ回路、１１００はパルス発生回路、１２００はラッチ回路である。ＣＫはクロック信号、Ｄはデータ信号、Ｑは出力信号、ＩＣＫは内部クロック信号、Ｐ１，Ｐ２はｐ型ＭＯＳ(Metal Oxide semiconductor)トランジスタ、Ｎ１〜Ｎ４はｎ型ＭＯＳトランジスタ、ＩＮＶ１〜ＩＮＶ７はインバータ回路、ＮＤ１はＮＡＮＤ回路である。

ラッチ回路１２００は、内部クロック信号ＩＣＫがローレベルのときに出力信号Ｑを保持し、内部クロック信号ＩＣＫがハイレベルのときにデータ信号Ｄに従って出力信号Ｑを変化させる。

パルス発生回路１１００は、クロック信号ＣＫが立ち上がるときに内部クロック信号ＩＣＫに短い幅のパルス信号を発生させる。クロック信号ＣＫがローレベルのとき内部クロック信号ＩＣＫはローレベルであり、クロック信号ＣＫがローレベルからハイレベルに遷移したとき、ＮＡＮＤ回路ＮＤ１には、クロック信号ＣＫと、クロック信号ＣＫをインバータ回路ＩＮＶ４，ＩＮＶ５，ＩＮＶ６の遅延時間分遅らせて反転させた信号が入力される。これによりインバータ回路ＩＮＶ４，ＩＮＶ５，ＩＮＶ６の遅延時間に依存した幅のパルス信号を生成する。

この様に、パルスラッチ回路１０００においては、パルス信号の幅がラッチ回路１２００の動作によらず、インバータ回路ＩＮＶ４，ＩＮＶ５，ＩＮＶ６の遅延時間によって決まる。そのため、パルス信号の幅がラッチ回路１２００の動作時間に比べて短すぎるとデータ取り込みに失敗する。そのため製造ばらつき、電源電圧や周囲温度によりパルス信号幅が変化したとき、パルス信号幅が短すぎてラッチ回路１２００にデータを取り込めず誤動作したり、逆にパルス信号幅が大き過ぎてホールドエラーを起こす可能性がある。特許文献２に示すパルスジェネレーション回路は、パルスジェネレーション回路が駆動する負荷の重さによってパルスの幅を変えるものであるが、ラッチのデータ取り込みが確実に行われることを保証するものではない。

図１７は、非特許文献１および特許文献１に開示されているフリップフロップ回路である。図１７において、２０００はフリップフロップ回路、Ｄはデータ信号、ＣＫはクロック信号、Ｑは出力信号、ＩＱは内部出力端子、ＮＱは出力信号、Ｘ１，Ｘ２はノードである。フリップフロップ回路２０００は、ｎ型ＭＯＳトランジスタＮ１〜Ｎ５、ｐ型ＭＯＳトランジスタＰ１〜Ｐ４、インバータ回路ＩＮＶ１〜ＩＮＶ６を含んで構成される。

この回路においては、クロック信号ＣＫがローレベルの期間にノードＸ１，Ｘ２をハイレベルにプリチャージを行う。クロック信号ＣＫがローレベルからハイレベルに遷移するとき、データ信号Ｄがローレベルのとき、ノードＸ２がハイレベルからローレベルに遷移し、出力信号ＮＱがハイレベルになる。クロック信号ＣＫがローレベルからハイレベルに遷移するとき、データ信号Ｄがハイレベルのとき、ノードＸ１がハイレベルからローレベルに遷移し、出力信号ＮＱがローレベルになる。

しかしクロック周波数が高くなると、クロック信号ＣＫがローレベルの期間が短くなるため、ノードＸ１，Ｘ２のプリチャージを短期間で終わらせるためにｐ型ＭＯＳトランジスタＰ１およびＰ３のゲートサイズを大きくする必要があった。そのためクロック信号ＣＫが入力される端子の容量（キャパシタンス）が大きくなり、消費電力の増加に繋がっていた。また、クロック信号ＣＫを出力する前段のクロックバッファのサイズを大きくする必要があり、さらに消費電力の増加に繋がっていた。一般にクロック信号はＰＬＬで生成され、クロックツリーを経て、フリップフロップ回路に入力される。フリップフロップ回路に入力されるクロック信号ＣＫがローレベルの期間は、ＰＬＬやクロックツリーの構造、製造ばらつき、経年劣化、電源電圧や周囲温度の変動に対して変化する。よって、これらの変動を考慮しワースト条件でも動作する様にするためには、プリチャージを行うｐ型ＭＯＳトランジスタＰ１およびＰ３のゲートサイズをさらに大きく設定する必要があった。

また、特許文献３や特許文献４に開示されている回路では、データ信号と出力信号の信号レベルを比較し、両者が異なるときのみパルスを生成する。パルスの幅はラッチへのデータ取り込みが完了したことを検知して行うので、データの取り込みに失敗することがない。しかしデータ信号と出力信号の比較には遅延時間が発生するので、クロック信号の遷移よりもデータ信号が早く到着しておかなければならずセットアップ制約時間が大きくなり、高速動作させることが難しいという問題があった。

以上説明したとおり、従来のフリップフロップ回路では、製造ばらつき、経年劣化、電源電圧、周囲温度の変化に対して誤動作することなく安定的に動作することと、高速で低消費電力に動作することの両立が困難だった。
特開２００４−１５９３１５号公報米国特許第６６６１１２１号明細書特開平１０−２９０１４２号公報特開２０００−２３２３３９号公報 AKIO HIRATA et al."The Cross Charge-control Flip-Flop: a Low-Power and High-Speed Flip-Flop Suitable for Mobile Application SoCs", 2005 SYMPOSIUM ON VLSI CIRCUITS, pp.306-307.

以上説明したとおり、従来のフリップフロップ回路は高いクロック周波数での使用が困難であるか、製造ばらつき、経年劣化、電源電圧、周囲温度の変化に対しても誤動作することなく安定的に動作することが難しかった。

本発明では、製造ばらつき、経年劣化、電源電圧、周囲温度の変化に対しても誤動作することなく安定的に動作し、かつ高いクロック周波数で動作し、低消費電力なフリップフロップ回路を提供することを目的とする。

本発明によるフリップフロップ回路は、ラッチ回路とパルス生成回路とを備える。前記ラッチ回路は、入力部と制御部と出力部とから構成される。

前記入力部は１つもしくは複数のデータ信号、内部クロック信号を受け、前記内部クロック信号が第１の論理レベルのとき第１のノードに第２の論理レベルの信号を出力し、前記内部クロック信号が第１の論理レベルから第２の論理レベルに遷移した後に前記第１のノードにデータ信号に依存した論理の信号を出力する。

前記制御部は前記内部クロック信号が第１の論理レベルのとき第２のノードに第２の論理レベルの信号を出力し、前記内部クロック信号が第２の論理レベルのとき前記第１のノードに依存した信号を前記第２のノードに出力する。

前記出力部は前記第１のノードの信号および／または前記第２のノードの信号に依存した信号群を出力する。

前記パルス生成回路は、クロック信号が第３の論理レベルから第４の論理レベルに遷移するときに前記内部クロック信号に第１の論理レベルから第２の論理レベルに遷移する信号を出力し、前記第１のノードの信号もしくは前記第３のノードの信号が第２の論理レベルから第１の論理レベルに遷移するときに前記内部クロック信号に第２の論理レベルから第１の論理レベルに遷移する信号を出力する。

本構成により、内部クロック信号はクロック信号の周期に対して幅が短いパルス信号となり、第１のノードおよび第２のノードをプリチャージする期間を長くすることができ、高いクロック周波数での動作が可能になる。もしくは第１のノードおよび第２のノードをプリチャージするＭＯＳトランジスタのサイズを小さくでき、低消費電力化することができる。また、パルスの幅は、第１のノードおよび第２のノードの動作に応じて整合的に変化するので、製造ばらつきや経年劣化、電源電圧、周囲温度の変化に対して誤動作することなく安定的に動作する。

さらに、パルス生成回路において、クロック信号が第３の論理レベルから第４の論理レベルに遷移するときに前記内部クロック信号に第１の論理レベルから第２の論理レベルに遷移する信号を出力し、前記第１のノードの信号もしくは前記第３のノードの信号が第２の論理レベルから第１の論理レベルに遷移するときに前記内部クロック信号に第２の論理レベルから第１の論理レベルに遷移する信号を出力した後に、前記クロック信号が第４の論理レベルの期間に再び前記第１のノードの信号もしくは前記第３のノードの信号が第１の論理レベルから第２の論理レベルに遷移しても前記内部クロック信号を第１の論理レベルに保つレーシング防止機構を備える。これにより、さらに誤動作を防ぐことができる。

さらに、前記第１および第２のノードのプリチャージを行う第１導電型ＭＯＳトランジスタの閾値電圧の絶対値を他のＭＯＳトランジスタの閾値電圧の絶対値に比べて相対的に小さくする。

これにより、さらに高いクロック周波数での動作を可能にする。もしくはＭＯＳトランジスタのゲートサイズを小さくすることで低消費電力化できる。本発明の構成においては前記第１および第２のノードのプリチャージを行う第１導電型ＭＯＳトランジスタがオフになるのは内部クロック信号のパルス幅の期間であるため短い。そのため閾値電圧の絶対値を小さくしてもフリップフロップ回路のリーク電流の増加がわずかであるため問題にならない。

本発明によるもう１つのフリップフロップ回路は、複数のラッチ回路とそれぞれのラッチ回路に入力される複数のデータ信号と複数の出力信号と、パルス生成回路とを備える。

前記ラッチ回路は、１つもしくは複数のデータ信号、内部クロック信号を受け、前記内部クロック信号が第１の論理レベルのとき第１のノードに第２の論理レベルの信号を出力し、前記内部クロック信号が第１の論理レベルから第２の論理レベルに遷移した後に前記第１のノードにデータ信号に依存した論理の信号を出力する入力部と、
前記内部クロック信号が第１の論理レベルのとき第２のノードに第２の論理レベルの信号を出力し、前記内部クロック信号が第２の論理レベルのとき前記第１のノードに依存した信号を前記第２のノードに出力する制御部と、
前記第１のノードの信号および／または前記第２のノードの信号に依存した信号群を出力する出力部を含んで構成される。

前記パルス生成回路は、
クロック信号が第３の論理レベルから第４の論理レベルに遷移するときに前記内部クロック信号に第１の論理レベルから第２の論理レベルに遷移する信号を出力し、前記第１のノードの信号もしくは前記第２のノードの信号が第２の論理レベルから第１の論理レベルに遷移することが前記複数のラッチ回路すべてについて完了した後に前記内部クロック信号に第２の論理レベルから第１の論理レベルに遷移する信号を出力する。

本発明によれば、より高いクロック周波数での動作、もしくは低消費電力化を行うことができると同時に、パルス発生回路を共用することでトランジスタ数を削減でき、半導体集積回路のチップ面積を削減できる。

さらに、前記１つもしくは複数のラッチ回路とパルス発生回路を隣接して配置する。本発明によれば、ラッチ回路とパルス発生回路間の遅延時間を短くすることができ、パルス幅を適正化できるためより安定的に動作させることができる。

本発明のフリップフロップ回路によれば、製造ばらつき、電源電圧、周囲温度の変化に対しても誤動作することなく安定的に動作し、かつ高いクロック周波数での動作が可能で低い消費電力で動作する。

以下、本発明の実施形態について図面を参照しつつ説明する。

（第１の実施形態）
図１は第１の実施形態によるフリップフロップ回路を示す回路図であり、図２はその動作を示すタイミングチャートである。

１００はパルス発生回路、２００はラッチ回路、３００は入力部、４００は制御部、５００は出力部、１１０はレーシング防止機構、ＩＮＶ１〜ＩＮＶ４はインバータ回路、ＮＤ１，ＮＤ２はＮＡＮＤ回路、Ｐ１〜Ｐ４はｐ型ＭＯＳトランジスタ、Ｎ１〜Ｎ４はｎ型ＭＯＳトランジスタである。Ｘ１〜Ｘ５，Ｘ１１はノードである。ＣＫはクロック端子に入力されるクロック信号、ＩＣＫは内部クロック信号、Ｄはデータ入力端子に入力されるデータ信号、ＮＱは出力端子に出力される出力信号である。

入力部３００は、内部クロック信号ＩＣＫがローレベルのときデータ信号Ｄの値に関わらずノードＸ１にハイレベルの信号を出力する。内部クロック信号ＩＣＫがハイレベルのときデータ信号ＤがハイレベルであればノードＸ１にローレベルを出力し、データ信号ＤがローレベルであればノードＸ１の信号レベルを保持する。

制御部４００は、ノードＸ１の信号を反転した信号をノードＸ１１に出力する。内部クロック信号ＩＣＫがローレベルのときノードＸ２にハイレベルを出力し、内部クロック信号ＩＣＫがハイレベルのときノードＸ２にノードＸ１１と同じレベルの信号を出力する。

出力部５００は、ノードＸ１１がローレベルであり、ノードＸ２がハイレベルのとき出力信号ＮＱの値を保持する。ノードＸ１１がハイレベルであり、ノードＸ２がハイレベルのとき出力信号ＮＱにローレベルを出力し、ノードＸ１１がローレベルであり、ノードＸ２がローレベルのとき出力信号ＮＱにハイレベルを出力する。

パルス発生回路１００は、クロック信号ＣＫがローレベルのとき、ノードＸ４，Ｘ５にハイレベルを出力し、内部クロック信号ＩＣＫにローレベルを出力する。このとき、内部ノードＸ１，Ｘ２は両方ともハイレベルとなるため、ノードＸ３はローレベルとなる。クロック信号ＣＫがローレベルからハイレベルに遷移するとき、ノードＸ５はローレベルとなり、内部クロック信号ＩＣＫはローレベルからハイレベルに遷移する。このとき、データ信号ＤがハイレベルであればノードＸ１の信号がハイレベルからローレベルに遷移し、データ信号ＤがローレベルであればノードＸ２の信号がハイレベルからローレベルに遷移する。これによりＮＡＮＤ回路ＮＤ１は、入力であるノードＸ１，Ｘ２のいずれかにローレベルが加わるため、ノードＸ３にハイレベルを出力する。このときＮＡＮＤ回路ＮＤ２は、入力であるノードＸ３およびクロック信号ＣＫの両方がハイレベルとなるため、ノードＸ４にローレベルを出力する。ノードＸ３がハイレベルに遷移した後、ＮＯＲ回路ＮＲ１の出力である内部クロック信号ＩＣＫはハイレベルからローレベルに遷移する。これにより、ノードＸ１，Ｘ２は再びハイレベルに遷移する。このときノードＸ４がローレベルであるため、ノードＸ３はハイレベルのままである。この様に、ＮＡＮＤ回路ＮＤ１とＮＤ２を組み合わせて用いることで、内部クロック信号ＩＣＫのレーシングを防止する機構を構成する。

次に、図２を用いて図１のフリップフロップ回路の動作を説明する。

まずクロック信号ＣＫがローレベルのときを考える（図２のｔ１の期間）。このとき内部クロック信号ＩＣＫはローレベルであり、ｐ型ＭＯＳトランジスタＰ１，Ｐ３がオンとなるため、ノードＸ１，Ｘ２はハイレベルとなる。ノードＸ４はハイレベルとなり、ノードＸ３はローレベルとなる。

クロック信号ＣＫがローレベルからハイレベルに遷移するとき、入力信号Ｄがハイレベルのときを考える（図２のｔ２の期間）。内部クロック信号ＩＣＫはローレベルからハイレベルに遷移し、ｐ型ＭＯＳトランジスタＰ１がオフ、ｎ型ＭＯＳトランジスタＮ１，Ｎ２が両方ともオンになるため、ノードＸ１はハイレベルからローレベルに遷移する。これによりノードＮＱはハイレベルからローレベルに遷移し、ノードＸ３はローレベルからハイレベルに遷移し、内部クロック信号ＩＣＫはハイレベルから再びローレベルに遷移する。これによりｐ型ＭＯＳトランジスタＰ１がオン、ｎ型ＭＯＳトランジスタＮ１がオフとなるので、ノードＸ１は再びハイレベルに遷移する。

次にクロック信号ＣＫがハイレベルからローレベルに遷移するとき（図２のｔ３の期間）ノードＸ４がローレベルからハイレベルに遷移し、ノードＸ４とノードＸ１の両方がハイレベルに遷移した後、ノードＸ３がハイレベルからローレベルに遷移する。

クロック信号ＣＫがローレベルからハイレベルに遷移するとき、入力信号Ｄがローレベルのときを考える（図２のｔ４の期間）。内部クロック信号ＩＣＫはローレベルからハイレベルに遷移する。ノードＸ１はハイレベルのままであり、その反転出力が繋がるノードＸ１１はローレベルである。ｐ型ＭＯＳトランジスタＰ３がオフ、ｎ型ＭＯＳトランジスタＮ４がオン、ノードＸ１１がローレベルのため、ノードＸ２はハイレベルからローレベルに遷移する。これによりノードＮＱはローレベルからハイレベルに遷移し、ノードＸ３はローレベルからハイレベルに遷移し、内部クロック信号ＩＣＫはハイレベルから再びローレベルに遷移する。これによりｐ型ＭＯＳトランジスタＰ２がオン、ｎ型ＭＯＳトランジスタＮ４がオフとなるので、ノードＸ２は再びハイレベルに遷移する。

次にクロック信号ＣＫがハイレベルからローレベルに遷移するとき（図２のｔ５の期間）ノードＸ４がローレベルからハイレベルに遷移し、ノードＸ４とノードＸ２の両方がハイレベルに遷移した後、ノードＸ３がハイレベルからローレベルに遷移する。

なお、図２では便宜上信号の遷移時間を無視（ゼロとして）して表したが、実際にはなだらかに変化する。ノードＸ１，Ｘ２は内部クロック信号ＩＣＫが立ち下がってから再び立ち上がるまでに十分な電源電圧レベル（例えば電源電圧の９５％以上）まで充電されていなければ誤動作の原因となる。このノードＸ１，Ｘ２を充電する期間は本実施の形態では内部クロック信号ＩＣＫがローレベルの期間であり、図１６に示す従来回路ではクロック信号ＣＫがローレベルの期間（ｔ１，ｔ２，ｔ３）である。図２より明らかな通り、内部クロック信号ＩＣＫがローレベルの期間はクロック信号ＣＫがローレベルの期間より長いため、本実施の形態によると、図１６に示す従来回路に比べ内部ノードＸ１，Ｘ２を充電する時間を長くとることができる。よってノードＸ１，Ｘ２を充電するｐ型ＭＯＳトランジスタ（図１および図１６のＰ１，Ｐ３）のサイズが本実施の形態と従来回路でそれぞれ同じ場合、本実施の形態の方がより高いクロック周波数（＝クロックサイクルタイムの逆数）での動作が可能になる。また、同じクロック周波数の動作においては、本実施の形態の回路の方がノードＸ１，Ｘ２を充電するｐ型ＭＯＳトランジスタＰ１，Ｐ３のサイズを小さくすることができ、より低電力化することができる。

また、ノードＸ１，Ｘ２の動作に応じて内部クロック信号ＩＣＫのパルス幅が変化するため、製造ばらつきや経年劣化、電源電圧、周囲温度が変化しても誤動作することなく安定的に動作する。

以上説明したとおり、本発明の第１の実施形態によれば、製造ばらつき、経年劣化、電源電圧、周囲温度の変化に対しても誤動作することなく安定的に動作し、かつ高いクロック周波数で動作し、低消費電力なフリップフロップ回路が実現できる。

なお、ここではＭＯＳトランジスタでの構成例について説明したが、酸化膜以外の絶縁膜を用いたトランジスタであっても良い。以下の実施の形態においても同様である。

（パルス発生回路１００の別の構成例）
図３から図６にパルス発生回路１００の別の構成例を示す。ＮＤ１〜ＮＤ３はＮＡＮＤ回路、ＮＲ１〜ＮＲ２はＮＯＲ回路、ＩＮＶ１１〜ＩＮＶ１４はインバータ回路である。Ｘ１〜Ｘ９はノードである。ＣＫはクロック端子に入力されるクロック信号、ＩＣＫは内部クロック信号である。内部の回路構成は異なるが、入力信号であるクロック信号ＣＫ、ノードＸ１，Ｘ２の動作に対し、出力する内部クロック信号ＩＣＫの動作は図１に示すパルス発生回路１００のそれと同じである。

図７から図９にパルス発生回路１００のさらに別の構成例を示す。ＮＤ１〜ＮＤ２はＮＡＮＤ回路、ＮＲ１〜ＮＲ３はＮＯＲ回路、ＩＮＶ１１〜ＩＮＶ１３はインバータ回路である。Ｘ１〜Ｘ４，Ｘ６，Ｘ７，Ｘ９，Ｘ１０はノードである。ＣＫＢはクロック端子に入力されるクロック信号、ＩＣＫは内部クロック信号である。図７から図９に示すパルス発生回路１００では、図１、図３から図６に示すパルス発生回路１００に対し、クロック信号の極性が反転している。すなわち、図７から図９に示すパルス発生回路１００を用いた場合、クロック信号ＣＫＢが立ち下がるときに、フリップフロップ回路１０はデータ信号Ｄを取り込む。その動作を図１０のタイミングチャートに示す。図２のクロック信号ＣＫと図１０のクロック信号ＣＫＢが反転している以外の動作は全く同じである。図３から図６に記載のパルス発生回路では内部クロック信号ＩＣＫの生成に、クロック信号ＣＫとの間に２つの論理回路が必要であるが、図７から図９記載のパルス発生回路では１つの論理回路で良いため、クロック信号ＣＫＢが変化してから出力信号ＮＱが変化するまでの遅延時間を小さくすることができる。

（ラッチ回路２００の別の構成例）
図１１と図１２にラッチ回路２００の別の構成例を示す。２００はラッチ回路、３００は入力部、４００は制御部、５００は出力部、ＩＮＶ１〜ＩＮＶ３はインバータ回路、ＮＤ２１，ＮＤ２２はＮＡＮＤ回路、Ｐ１〜Ｐ３はｐ型ＭＯＳトランジスタ、Ｎ１〜Ｎ５はｎ型ＭＯＳトランジスタである。Ｘ１〜Ｘ２はノードである。ＩＣＫは内部クロック信号、Ｄはデータ入力端子に入力されるデータ信号、Ｑ，ＮＱは出力端子に出力される出力信号である。

図１１に示すラッチ回路２００は、図１に示すラッチ回路２００と内部の回路構成は異なるが、入力信号である内部クロック信号ＩＣＫ、データ入力信号Ｄの動作に対し、出力する出力信号ＮＱ、ノードＸ１，Ｘ２の動作は図１に示すラッチ回路２００のそれと同じである。

また図１２に示すラッチ回路２００は、図１に示すラッチ回路２００と内部の回路構成は異なるが、入力信号である内部クロック信号ＩＣＫ、データ入力信号Ｄの動作に対し、出力する出力信号ＮＱ、ノードＸ１，Ｘ２の動作は図１に示すラッチ回路２００のそれと同じである。出力信号Ｑは出力信号ＮＱの反転である。

なお、図３から図９に示したパルス発生回路１００のいずれか１つを図１のフリップフロップ回路１０に適用した場合、図１１および図１２に示したラッチ回路２００のいずれか１つを図１のフリップフロップ回路１０に適用した場合、図３から図９に示したパルス発生回路１００のいずれか１つおよび図１１から図１２に示したラッチ回路２００のいずれか１つを図１のフリップフロップ回路１０に適用した場合、のいずれの場合も上述と同様に、従来技術に比べてより高いクロック周波数での動作、もしくは低消費電力化を行うことができる。

（第２の実施形態）
図１３は第２の実施形態によるフリップフロップ回路を示す回路図である。

１００はパルス発生回路、２００はラッチ回路、３００は入力部、４００は制御部、５００は出力部、ＩＮＶ１〜ＩＮＶ４はインバータ回路、ＮＤ１，ＮＤ２はＮＡＮＤ回路、Ｐ１〜Ｐ４はｐ型ＭＯＳトランジスタ、Ｎ１〜Ｎ４，Ｎ２２〜Ｎ２４はｎ型ＭＯＳトランジスタである。Ｘ１〜Ｘ５，Ｘ１１はノードである。ＣＫはクロック端子に入力されるクロック信号、ＩＣＫは内部クロック信号、Ｄはデータ入力端子に入力されるデータ信号、ＳＤはスキャンデータ入力端子に入力されるスキャンデータ信号、ＳＣＡＮはスキャン選択端子に入力されるスキャン選択信号、ＮＱは出力端子に出力される出力信号である。

フリップフロップ回路１０は、スキャン選択信号ＳＣＡＮがローレベルのときはクロック信号ＣＫが立ち上がるときにデータ信号Ｄに依存した信号を出力信号ＮＱに出力し、スキャン選択信号ＳＣＡＮがハイレベルのときはクロック信号ＣＫが立ち上がるときにスキャンデータ信号ＳＤに依存した信号を出力信号ＮＱに出力する。また、図１に示す第１の実施形態のフリップフロップ回路１０に比べてスキャン構成にするためにｎ型ＭＯＳトランジスタＮ２２，Ｎ２３，Ｎ２４とインバータ回路ＩＮＶ５が追加され、さらにｐ型ＭＯＳトランジスタＰ３，Ｐ６、ｎ型ＭＯＳトランジスタＮ６が追加されている。

次に、図１３に示したフリップフロップ回路の動作を説明する。

入力部３００は、内部クロック信号ＩＣＫがローレベルのときデータ信号Ｄ、スキャンデータ信号ＳＤの値に関わらずノードＸ１にハイレベルの信号を出力する。内部クロック信号ＩＣＫがハイレベルかつスキャン選択信号ＳＣＡＮがローレベルのとき、データ信号ＤがハイレベルであればノードＸ１にローレベルを出力し、データ信号ＤがローレベルであればノードＸ１の信号レベルを保持する。内部クロック信号ＩＣＫがハイレベルかつスキャン選択信号ＳＣＡＮがハイレベルのとき、スキャンデータ信号ＳＤがハイレベルであればノードＸ１にローレベルを出力し、スキャンデータ信号ＳＤがローレベルであればノードＸ１の信号レベルを保持する。ｐ型ＭＯＳトランジスタＰ３は、内部クロック信号ＩＣＫがローレベルからハイレベルに変化する際に、ｎ型ＭＯＳトランジスタＮ１がオンになる際にソース端子の容量とのチャージシェアリング効果によりノードＸ１の電位が下がることを防ぎ、誤動作の発生を抑制する。

出力部５００は、ノードＸ１１がローレベルであり、ノードＸ２がハイレベルのとき出力信号ＮＱの値を保持する。ノードＸ２がハイレベルであり、ノードＸ１１がハイレベルのとき出力信号ＮＱにローレベルを出力する。ノードＸ２がハイレベルであり、ノードＸ１１がローレベルからハイレベルに変化するとき、ｐ型ＭＯＳトランジスタＰ６はオフとなるため、出力信号ＮＱがハイレベルからローレベルに変化する際に余計な貫通電流が流れることを防ぐ。ノードＸ１１がローレベルであり、ノードＸ２がローレベルのとき出力信号ＮＱにハイレベルを出力する。ノードＸ１１がローレベルであり、ノードＸ２がハイレベルからローレベルに変化するとき、ｎ型ＭＯＳトランジスタＮ６はオフとなるため、出力信号ＮＱがローレベルからハイレベルに変化する際に余計な貫通電流が流れることを防ぐ。

以上説明したとおり、第２の実施形態によるフリップフロップ回路は、スキャン構成においても従来技術に比べてより高いクロック周波数での動作、もしくは低消費電力化を行うことができる。さらに、ｐ型ＭＯＳトランジスタＰ３を加えることで誤動作の発生を抑制することができる。またｐ型ＭＯＳトランジスタＰ６，ｎ型ＭＯＳトランジスタＮ６を加えることで余計な貫通電流が流れることを防ぎ、低消費電力化できる。

なお、第１および第２の実施形態によるフリップフロップ回路において、ノードＸ１，Ｘ２をローレベルからハイレベルに遷移させるｐ型ＭＯＳトランジスタ（図１のＰ１，Ｐ３、図１１および図１２のＰ１，Ｐ２、図１３のＰ１，Ｐ４）は、他のＭＯＳトランジスタよりも閾値電圧の低いＭＯＳトランジスタで構成することにより、より高いクロック周波数で動作させることが可能となる。一般に、閾値電圧の低いＭＯＳトランジスタを使用するとＭＯＳトランジスタがオフ時に流れるリーク電流の増加により消費電力が増加するが、上記ｐ型ＭＯＳトランジスタがオフしている期間である内部クロック信号ＩＣＫがハイレベルの期間はクロックＣＫのサイクルタイム（図２中のｔ２＋ｔ３の期間）に比べ十分短いため消費電力の増加は小さい。

なお、本発明のラッチ回路は、上記第１および第２の実施形態に示した構成に限らず、２つのプリチャージノードを備え、クロック信号の遷移時にどちらか一方のプリチャージノードがディスチャージされる構成であれば良い。例えばセンスアンプの構成をしたものでも良い。
（第３の実施形態）
図１４は本発明の第５の実施形態によるフリップフロップ回路を示す回路図である。

１０２はパルス発生回路、２０１，２０２はラッチ回路、ＩＮＶ１１はインバータ回路、ＡＮ１，ＡＮ２はＡＮＤ回路、ＮＤ１はＮＡＮＤ回路、ＮＲ１，ＮＲ２はＮＯＲ回路、ＣＫはクロック端子に入力されるクロック信号、ＩＣＫは内部クロック信号、Ｄ１，Ｄ２はデータ入力端子に入力されるデータ信号、ＮＱ１，ＮＱ２は出力端子に出力される出力信号、Ｘ１ａ，Ｘ１ｂ，Ｘ２ａ，Ｘ２ｂはノードである。

ラッチ回路２０１およびラッチ回路２０２の内部構成は第１および第２の実施形態に示したもののいずれかと同じでよい。内部クロック信号ＩＣＫが立ち上がった後、ノードＸ１ａかＸ２ａのいずれかがハイレベルからローレベルに遷移し、かつ、ノードＸ１ｂかＸ２ｂのいずれかがハイレベルからローレベルに遷移する。

パルス発生回路１０２は、内部クロック信号ＩＣＫが立ち上がった後、ノードＸ１ａかＸ２ａのいずれかがハイレベルからローレベルに遷移し、かつ、ノードＸ１ｂかＸ２ｂのいずれかがハイレベルからローレベルに遷移した後に、内部クロック信号ＩＣＫを立ち下げる。

図１５（ａ）（ｂ）に本実施形態のフリップフロップ回路のレイアウト図を示す。１０２はパルス発生回路、２０１〜２０４はラッチ回路、ＶＤＤは電源線、ＶＳＳはグランド線である。図１５（ａ）では２つのラッチ回路２０１、２０２に対し、１つのパルス発生回路１０２を共用した例を示す。ラッチ回路２０１、２０２への内部クロック信号ＩＣＫの到達時間が均等になる様にパルス発生回路１０２をラッチ回路２０１、２０２の中間に配置する。同様に図１５（ｂ）では４つのラッチ回路２０１〜２０４に対し、１つのパルス発生回路１０２を共用した例を示す。なお、この例ではパルス発生回路１０２をダブルハイト（通常のスタンダードセルロジックのセル高の倍）で構成しているが、通常のセル高で構成しても良い。その場合、ラッチ回路２０１〜２０４を横一列に並べて構成しても良い。また、ここでは複数のラッチ回路に対し１つのパルス発生回路を共用する例を示したが、ラッチ回路とパルス発生回路が１つずつの場合でも、内部クロック信号の遅延時間を小さくするために隣接配置することが望ましい。

本実施形態によれば、第１および第２の実施形態と同様に従来技術に比べてより高いクロック周波数での動作、もしくは低消費電力化を行うことができると同時に、パルス発生回路１０２を共用することでトランジスタ数を削減でき、半導体集積回路のチップ面積を削減できる。

本発明にかかるフリップフロップ回路は、製造ばらつき、経年劣化、電源電圧、周囲温度の変化に対しても誤動作することなく安定的に動作し、高速で低消費電力に動作し、高機能を有し低消費電力化が必要で大規模な半導体集積回路への適用が有用である。

本発明の第１の実施形態によるフリップフロップ回路の回路図である。図１のフリップフロップ回路の動作を示すタイミングチャートである。パルス発生回路の１構成例である。パルス発生回路の１構成例である。パルス発生回路の１構成例である。パルス発生回路の１構成例である。パルス発生回路の１構成例である。パルス発生回路の１構成例である。パルス発生回路の１構成例である。図７から図９に示すパルス発生回路を用いたフリップフロップ回路の動作を示すタイミングチャートである。ラッチ回路の１構成例である。ラッチ回路の１構成例である。本発明の第２の実施形態によるフリップフロップ回路の回路図である。本発明の第３の実施形態によるフリップフロップ回路の回路図である。本発明の第３の実施形態によるフリップフロップ回路のレイアウト図である。従来のパルスラッチ回路の回路図である。従来のフリップフロップ回路の回路図である。

符号の説明

１０フリップフロップ回路
１００〜１０２パルス発生回路
２００〜２０４ラッチ回路
３００入力部
４００制御部
５００出力部
１０００従来のフリップフロップ回路
１１００パルス発生回路
１２００ラッチ回路
１３００入力部
１４００出力部
２０００従来のフリップフロップ回路
Ｐｐ型ＭＯＳトランジスタ
Ｎｎ型ＭＯＳトランジスタ
Ｘノード
Ｄデータ信号
ＣＫクロック信号
ＩＣＫ内部クロック信号
ＮＱ出力信号
Ｑ出力信号
ＳＤテスト入力信号
ＳＣＡＮテスト選択信号
ＩＮＶインバータ回路
ＮＲＮＯＲ回路
ＮＤＮＡＮＤ回路

Claims

クロック信号を受け、内部クロック信号を出力するパルス生成回路と、
ラッチ回路とを備え、
前記ラッチ回路は、
データ信号および前記内部クロック信号を受け、前記内部クロック信号が第１の論理レベルのとき第１のノードに第２の論理レベルの信号を出力し、前記内部クロック信号が前記第１の論理レベルから前記第２の論理レベルに遷移した後に前記第１のノードに前記データ信号の論理レベルに依存した論理の信号を出力する入力部と、
前記内部クロック信号が前記第１の論理レベルのとき前記第２のノードに前記第２の論理レベルの信号を出力し、前記内部クロック信号が前記第２の論理レベルのとき前記第１のノードの論理レベルに依存した論理の信号を前記第２のノードに出力する制御部と、
前記第１のノードの論理レベルおよび／または前記第２のノードの論理レベルに依存した論理の信号を出力する出力部とを備え、
前記パルス生成回路は、
前記クロック信号が第３の論理レベルから第４の論理レベルに遷移するのに応答して前記内部クロック信号を前記第１の論理レベルから前記第２の論理レベルに遷移させ、前記第１のノードもしくは前記第２のノードが前記第２の論理レベルから前記第１の論理レベルに遷移するのに応答して前記内部クロック信号を前記第２の論理レベルから前記第１の論理レベルに遷移させる、
ことを特徴とするフリップフロップ回路。
請求項１において、
前記パルス生成回路は、
前記内部クロック信号を前記第２の論理レベルから前記第１の論理レベルに遷移させた後、前記クロック信号が前記第４の論理レベルの期間に前記第１のノードもしくは前記第２のノードが前記第１の論理レベルから前記第２の論理レベルに遷移しても前記内部クロック信号を前記第１の論理レベルに保つレーシング防止機構を備える、
ことを特徴とするフリップフロップ回路。
請求項１または２において、
前記第１の論理レベルと前記第３の論理レベルが等しく、前記第２の論理レベルと前記第４の論理レベルが等しい、
ことを特徴とするフリップフロップ回路。
請求項３において、
前記パルス発生回路は、
前記第１のノードの論理レベルと前記第２のノードの論理レベルと第４のノードの論理レベルとの反転論理積を第３のノードに出力する第１の反転論理積回路と、
前記第３のノードの論理レベルと前記クロック信号との反転論理積を前記第４のノードに出力する第２の反転論理積回路と、
前記クロック信号の論理を反転して第５のノードに出力するインバータ回路と、
前記第３のノードの論理レベルと前記第５のノードの論理レベルとの反転論理和を前記内部クロック信号として出力する反転論理和回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項３において、
前記パルス発生回路は、
前記第１のノードの論理レベルと前記第２のノードの論理レベルと第４のノードの論理レベルとの反転論理積を第３のノードに出力する第１の反転論理積回路と、
前記第３のノードの論理レベルと前記クロック信号との反転論理積を前記第４のノードに出力する第２の反転論理積回路と、
前記第３のノードの論理を反転して第５のノードに出力するインバータ回路と、
前記クロック信号と前記第５のノードの論理レベルとの論理和を前記内部クロック信号として出力する論理積回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項３において、
前記パルス発生回路は、
前記第１のノードの論理を反転して第５のノードに出力する第１のインバータ回路と、
前記第２のノードの論理を反転して第６のノードに出力する第２のインバータ回路と、
前記第５のノードの論理レベルと前記第６のノードの論理レベルと第４のノードの論理レベルとの反転論理和を第３のノードに出力する第１の反転論理和回路と、
前記クロック信号の論理を反転して第７のノードに出力する第３のインバータ回路と、
前記第３のノードの論理レベルと前記第７のノードの論理レベルとの反転論理和を前記第４のノードに出力する第２の反転論理和回路と、
前記第３のノードの論理レベルと前記クロック信号との論理積を前記内部クロック信号として出力する論理積回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項３において、
前記パルス発生回路は、
前記第１のノードの論理を反転して第５のノードに出力する第１のインバータ回路と、
前記第２のノードの論理を反転して第６のノードに出力する第２のインバータ回路と、
前記第５のノードの論理レベルと前記第６のノードの論理レベルと第４のノードの論理レベルとの反転論理和を第３のノードに出力する第１の反転論理和回路と、
前記クロック信号の論理を反転して第７のノードに出力する第３のインバータ回路と、
前記第３のノードの論理レベルと前記第７のノードの論理レベルとの反転論理和を前記第４のノードに出力する第２の反転論理和回路と、
前記第３のノードの論理を反転して第８のノードに出力する第４のインバータ回路と、
前記第７のノードの論理レベルと前記第８のノードの論理レベルとの反転論理積を前記内部クロック信号として出力する反転論理積回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項３において、
前記パルス発生回路は、
前記クロック信号と前記第１のノードの論理レベルと前記第２のノードの論理レベルと第３のノードの論理レベルとの反転論理積を第４のノードに出力する第１の反転論理積回路と、
前記クロック信号と前記第４のノードの論理レベルとの反転論理積を前記第３のノードに出力する第２の反転論理積回路と、
前記第４のノードの論理を反転して前記内部クロック信号として出力するインバータ回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項１または２において、
前記第１の論理レベルと前記第４の論理レベルが等しく、前記第２の論理レベルと前記第３の論理レベルが等しい、
ことを特徴とするフリップフロップ回路。
請求項９において、
前記パルス発生回路は、
前記第１のノードの論理レベルと前記第２のノードの論理レベルと第４のノードの論理レベルとの反転論理積を第３のノードに出力する第１の反転論理積回路と、
前記クロック信号の論理を反転して第５のノードに出力するインバータ回路と、
前記第３のノードの論理レベルと前記第５のノードの論理レベルとの反転論理積を前記第４のノードに出力する第２の反転論理積回路と、
前記クロック信号と前記第３のノードの論理レベルとの反転論理和を前記内部クロック信号として出力する反転論理和回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項９において、
前記パルス発生回路は、
前記第１のノードの論理を反転して第５のノードに出力する第１のインバータ回路と、
前記第２のノードの論理を反転して第６のノードに出力する第２のインバータ回路と、
前記第５のノードの論理レベルと前記第６のノードの論理レベルと第４のノードの論理レベルとの反転論理和を第３のノードに出力する第１の反転論理和回路と、
前記第３のノードの論理レベルと前記クロック信号との反転論理和を前記第４のノードに出力する第２の反転論理和回路と、
前記第３のノードの論理を反転して第７のノードに出力するインバータ回路と、
前記第７のノードの論理レベルと前記クロック信号との反転論理和を前記内部クロック信号として出力する第３の反転論理和回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項９において、
前記パルス発生回路は、
前記第１のノードの論理を反転して第４のノードに出力する第１のインバータ回路と、
前記第２のノードの論理を反転して第５のノードに出力する第２のインバータ回路と、
前記クロック信号と前記第４のノードの論理レベルと前記第５のノードの論理レベルと第３のノードの論理レベルとの反転論理和を前記内部クロック信号として出力する第１の反転論理和回路と、
前記内部クロック信号と前記クロック信号との反転論理和を前記第３のノードに出力する第２の反転論理和回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項１において、
前記入力部は、
第１の電位を供給する第１の電源線と前記第１のノードとの間に接続され、前記内部クロック信号をゲート端子に受ける第１の第１導電型トランジスタと、
前記第１のノードと第２の電位を供給する第２の電源線との間に接続され、前記内部クロック信号をゲート端子に受ける第１の第２導電型トランジスタと、
前記第１のノードと前記第２の電源線との間に前記第１の第２導電型トランジスタと直列に接続され、前記データ信号をゲートに受ける第２の第２導電型トランジスタとを備える、
ことを特徴とするフリップフロップ回路。
請求項１において、
前記制御部は、
前記第１のノードの論理を反転して第１の制御ノードに出力するインバータ回路と、
前記第２のノードと前記第１の制御ノードとの間に接続され、前記内部クロック信号をゲート端子に受ける第１の第２導電型トランジスタと、
第１の電位を供給する第１の電源線と前記第２のノードとの間に接続され、前記内部クロック信号をゲート端子に受ける第１の第１導電型トランジスタとを備える、
ことを特徴とするフリップフロップ回路。
請求項１において、
前記制御部は、
第１の電位を供給する第１の電源線と前記第２のノードとの間に接続され、前記内部クロック信号をゲート端子に受ける第１の第１導電型トランジスタと、
前記第２のノードと第２の電位を供給する第２の電源線との間に接続され、前記内部クロック信号をゲート端子に受ける第１の第２導電型トランジスタと、
前記第２のノードと前記第２の電源線との間に前記第１の第２導電型トランジスタと直列に接続され、前記第１のノードにゲート端子が接続された第２の第２導電型トランジスタとを備える、
ことを特徴とするフリップフロップ回路。
請求項１５において、
前記制御部は、
前記第１のノードの論理を反転して第１の制御ノードに出力するインバータ回路をさらに備える、
ことを特徴とするフリップフロップ回路。
請求項１４、１５、１６のいずれか１つにおいて、
前記制御部は、
前記第１の電源線と前記第２のノードとの間に接続され、前記第１のノードにゲート端子が接続された第２の第１導電型トランジスタをさらに備える、
ことを特徴とするフリップフロップ回路。
請求項１において、
前記出力部は、
第１の電位を供給する第１の電源線と出力信号を出力する出力ノードとの間に接続され、前記第２のノードにゲート端子が接続された第１の第１導電型トランジスタと、
前記出力ノードと第２の電位を供給する第２の電源線との間に接続され、前記第１のノードの論理レベルに依存した信号をゲート端子に受ける第１の第２導電型トランジスタとを備える、
ことを特徴とするフリップフロップ回路。
請求項１８において、
前記第１の第２導電型トランジスタのゲート端子に入力する信号は、前記第１のノードの論理レベルの反転信号である、
ことを特徴とするフリップフロップ回路。
請求項１において、
前記出力部は、
前記第１のノードの論理レベルに依存した信号と第１の出力信号との反転論理積を第２の出力信号として出力する第１の反転論理積回路と、
前記第２のノードの論理レベルに依存した信号と前記第２の出力信号との反転論理積を前記第１の出力信号として出力する第２の反転論理積回路とを備える、
ことを特徴とするフリップフロップ回路。
請求項１３において、
前記第１の第１導電型トランジスタの閾値電圧の絶対値は、前記フリップフロップ回路を構成する他の少なくとも１個以上の第１導電型トランジスタの閾値電圧の絶対値に比べて小さい、
ことを特徴とするフリップフロップ回路。
請求項１４〜１７のいずれか１つにおいて、
前記第１の第１導電型トランジスタの閾値電圧の絶対値は、前記フリップフロップ回路を構成する他の少なくとも１個以上の第１導電型トランジスタの閾値電圧の絶対値に比べて小さい、
ことを特徴とするフリップフロップ回路。
クロック信号を受け、内部クロック信号を出力するパルス生成回路と、
複数のラッチ回路とを備え、
前記複数のラッチ回路の各々は、
データ信号および前記内部クロック信号を受け、前記内部クロック信号が第１の論理レベルのとき第１のノードに第２の論理レベルの信号を出力し、前記内部クロック信号が前記第１の論理レベルから前記第２の論理レベルに遷移した後に前記第１のノードに前記データ信号の論理レベルに依存した論理の信号を出力する入力部と、
前記内部クロック信号が前記第１の論理レベルのとき前記第２のノードに前記第２の論理レベルの信号を出力し、前記内部クロック信号が前記第２の論理レベルのとき前記第１のノードの論理レベルに依存した論理の信号を前記第２のノードに出力する制御部と、
前記第１のノードの論理レベルおよび／または前記第２のノードの論理レベルに依存した論理の信号を出力する出力部とを備え、
前記パルス生成回路は、
前記クロック信号が第３の論理レベルから第４の論理レベルに遷移するのに応答して前記内部クロック信号を前記第１の論理レベルから前記第２の論理レベルに遷移させ、前記複数のラッチ回路すべてにおいて前記第１のノードもしくは前記第２のノードが前記第２の論理レベルから前記第１の論理レベルに遷移した後に前記内部クロック信号を前記第２の論理レベルから前記第１の論理レベルに遷移させる、
ことを特徴とするフリップフロップ回路。
請求項１〜２３のいずれか１つにおいて、
前記１つもしくは複数のラッチ回路と前記パルス発生回路を隣接して配置する、
ことを特徴とするフリップフロップ回路。