KR20190041052A - 공통 클럭을 사용하는 플립플롭을 포함하는 전자 회로 - Google Patents

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KR20190041052A
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Abstract

본 발명의 전자회로는 제 1 플립플롭, 제 2 플립플롭, 및 클럭 생성기를 포함한다. 제 1 플립플롭은 제 1 방향을 따라 순서대로 배치되는 제 1 마스터 래치 및 제 1 슬레이브 래치를 포함한다. 제 2 플립플롭은 제 1 방향과 반대 방향인 제 2 방향을 따라 순서대로 배치되는 제 2 마스터 래치 및 제 2 슬레이브 래치를 포함한다. 클럭 생성기는 클럭을 출력하며, 제 1 마스터 래치 및 제 2 마스터 래치 사이에 배치된다.

Description

공통 클럭을 사용하는 플립플롭을 포함하는 전자 회로{ELECTRONIC CIRCUIT INCLUDING FLIP FLOP USING COMMON CLOCK}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 플립플롭의 배치에 관한 것이다.
최근 모바일 기술의 발전에 따라, 모바일 장치의 크기가 작아지고 있다. 모바일 장치의 크기를 줄이기 위해, 모바일 장치를 설계하는 기술에 대한 연구가 이루어지고 있다. 특히, 모바일 장치에 사용되는 칩의 면적을 줄이는 것이 점점 중요해 지고 있다.
플립플롭(Flip Flop)은 모바일 칩을 구성하는 요소 중 하나로서, 1비트의 데이터를 저장할 수 있다. 예로서, 플립플롭의 종류로는 R-S 플립플롭, D 플립플롭, J-K 플립플롭, 및 T 플립플롭 등이 있다. 설계자는 클럭(Clock)에 기초하여 디지털 데이터를 처리하기 위해 플립플롭들을 사용할 수 있다.
플립플롭은 AP(Application Processor) 등을 구성하기 위해 칩 상에 배치될 수 있다. 플립플롭들이 동일한 구성요소들을 포함하더라도, 플립플롭의 배치에 따라 플립플롭이 차지하는 칩 상의 면적은 달라진다. 따라서, 칩의 면적을 줄이는 데 있어 플립플롭의 배치가 중요하다.
본 발명은 적은 면적에 배치된 플립플롭을 포함하는 전자 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 전자회로는 제 1 플립플롭, 제 2 플립플롭, 및 클럭 생성기를 포함할 수 있다. 제 1 플립플롭은 제 1 방향을 따라 순서대로 배치되는 제 1 마스터 래치 및 제 1 슬레이브 래치를 포함할 수 있다. 제 2 플립플롭은 제 1 방향과 반대 방향인 제 2 방향을 따라 순서대로 배치되는 제 2 마스터 래치 및 제 2 슬레이브 래치를 포함할 수 있다. 클럭 생성기는 제 1 마스터 래치 및 제 2 마스터 래치 사이에 배치되고, 클럭을 출력할 수 있다.
본 발명의 실시 예에 따르면, 플립플롭을 포함하는 전자 회로의 면적이 감소할 수 있다. 따라서, 회로 설계의 효율성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
도 2는 도 1의 제 1 및 제 2 마스터-슬레이브 플립플롭들의 예시적인 구성을 도시한 회로도 이다.
도 3은 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
도 4는 도 3의 플립플롭의 예시적인 동작을 도시한 블록도 이다.
도 5는 도 3의 제 1 내지 제 4 MUX(Multiplexer)들의 예시적인 구성을 도시한 회로도 이다.
도 6은 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
도 7은 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
도 8은 도 7의 롱 스캔 제 1 MUX의 예시적인 구성을 도시한 회로도 이다.
도 9는 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
도 10은 본 발명의 실시 예에 따른 플립플롭을 포함하는 예시적인 전자 장치를 도시한 블록도 이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
도 1을 참조하면, 플립플롭(100)은 공통 클럭 생성기(121), 제 1 마스터-슬레이브 플립플롭(122), 제 2 마스터-슬레이브 플립플롭(124), 제 1 출력부(123), 제 2 출력부(125), 제 1 바이어스 레일(110), 및 제 2 바이어스 레일(130)을 포함할 수 있다. 그러나, 플립플롭(100)은 본 발명의 일 실시 예이며, 본 발명은 하나 이상의 마스터-슬레이브 플립플롭들을 포함하는 모든 예시적인 플립플롭들을 포함할 수 있다.
제 1 마스터-슬레이브 플립플롭(122)은 제 1 마스터 래치(122_1) 및 제 1 슬레이브 래치(122_2)를 포함할 수 있다. 제 2 마스터-슬레이브 플립플롭(124)은 제 2 마스터 래치(124_1) 및 제 2 슬레이브 래치(124_2)를 포함할 수 있다.
제 1 방향(X) 및 제 3 방향(Z)은 서로 교차할 수 있다. 제 2 방향(Y) 및 제 3 방향(Z)은 서로 교차할 수 있다. 예로서, 제 1 방향(X) 및 제 3 방향(Z) 사이의 각은 직각일 수 있다. 제 2 방향(Y) 및 제 3 방향(Z) 사이의 각은 직각일 수 있다. 제 1 방향(X) 및 제 2 방향(Y)은 상이한 방향일 수 있다. 예로서, 제 1 방향(X) 및 제 2 방향(Y)은 서로 반대 방향일 수 있다.
도 1의 예에서, 제 1 마스터-슬레이브 플립플롭(122), 공통 클럭 생성기(121) 및 제 2 마스터-슬레이브 플립플롭(124)은 제 2 방향(Y)을 따라 순서대로 배치될 수 있다. 그러나, 도 1에 도시된 배치방법은 본 발명의 일 실시 예일 뿐이며, 본 발명은 서로 이웃하는 제 1 마스터-슬레이브 플립플롭(122)과 공통 클럭 생성기(121), 및 서로 이웃하는 공통 클럭 생성기(121)와 제 2 마스터-슬레이브 플립플롭(124)의 모든 예시적인 배치들을 포함할 수 있다.
제 1 마스터-슬레이브 플립플롭(122) 및 제 2 마스터-슬레이브 플립플롭(124)의 구성요소들은 신호의 흐름을 고려하여 배치될 수 있다. 예로서, 제 1 방향(X)을 따라, 제 1 마스터 래치(122_1), 제 1 슬레이브 래치(122_2), 및 제 1 출력부(123)가 순서대로 배치될 수 있다. 또한, 제 2 방향(Y)을 따라, 제 2 마스터 래치(124_1), 제 2 슬레이브 래치(124_2), 및 제 2 출력부(125)가 순서대로 배치될 수 있다. 플립플롭(100)에서의 구체적인 신호 흐름은 도 2를 참조하여 설명될 것이다.
즉, 플립플롭(100)의 구성요소들의 구체적인 배치는 아래와 같다. 제 1 마스터 래치(122_1)는 공통 클럭 생성기(121) 및 제 1 출력부(123) 사이에 배치되고, 제 1 슬레이브 래치(122_2)는 제 1 마스터 래치(122_1) 및 제 1 출력부(123) 사이에 배치될 수 있다. 제 2 마스터 래치(124_1)는 공통 클럭 생성기(121) 및 제 2 출력부(125) 사이에 배치되고, 제 2 슬레이브 래치(124_2)는 제 2 마스터 래치(124_1) 및 제 2 출력부(125) 사이에 배치될 수 있다. 제 1 출력부(123), 제 1 슬레이브 래치(122_2), 제 1 마스터 래치(122_1), 공통 클럭 생성기(121), 제 2 마스터 래치(124_1), 제 2 슬레이브 래치(124_2), 및 제 2 출력부(125)는 한 방향(예로서, 제 2 방향(Y))을 따라 순서대로 배치될 수 있다.
제 3 방향(Z)을 따라 제 1 바이어스 레일(110), 제 1 및 제 2 마스터-슬레이브 플립플롭(122 및 124), 및 제 2 바이어스 레일(130)이 배치될 수 있다. 또한, 제 3 방향(Z)을 따라 제 1 바이어스 레일(110), 공통 클럭 생성기(121), 및 제 2 바이어스 레일(130)이 배치될 수 있다. 즉, 공통 클럭 생성기(121), 제 1 마스터 래치(122_1), 제 1 슬레이브 래치(122_2), 제 1 출력부(123), 제 2 마스터 래치(124_1), 제 2 슬레이브 래치(124_2), 및 제 2 출력부(125)는 제 1 바이어스 레일(110) 및 제 2 바이어스 레일(130) 사이에 배치될 수 있다.
제 1 바이어스 레일(110)은 바이어스 전압(VDD)을 공급할 수 있다. 제 2 바이어스 레일(130)은 바이어스 전압(VSS)을 공급할 수 있다. 예로서, 바이어스 전압(VDD) 또는 바이어스 전압(VSS)은 전압 생성기 등과 같은 장치로부터 공급될 수 있다. 예로서, 바이어스 전압(VDD) 및 바이어스 전압(VSS)은 고정된 레벨을 가질 수 있다. 또는, 바이어스 전압(VDD) 및 바이어스 전압(VSS)은 가변적인 레벨을 가질 수 있다.
플립플롭(100)의 구성요소들은 메탈 라우팅(Metal Routing)에 의해 서로 연결될 수 있다. 예로서, 플립플롭(100)의 구성요소들은 메탈을 포함하는 라인들에 의해 연결될 수 있다. 공통 클럭 생성기(121)는 제 1 마스터 래치(122_1) 및 제 1 슬레이브 래치(122_2)와 연결될 수 있다. 제 1 마스터 래치(122_1)는 제 1 슬레이브 래치(122_2)와 연결될 수 있다. 제 1 슬레이브 래치(122_2)는 제 1 출력부(123)와 연결될 수 있다.
공통 클럭 생성기(121)는 제 2 마스터 래치(124_1) 및 제 2 슬레이브 래치(124_2)와 연결될 수 있다. 제 2 마스터 래치(124_1)는 제 2 슬레이브 래치(124_2)와 연결될 수 있다. 제 2 슬레이브 래치(124_2)는 제 2 출력부(125)와 연결될 수 있다.
제 1 바이어스 레일(110) 및 제 2 바이어스 레일(130)은 공통 클럭 생성기(121), 제 1 마스터 래치(122_1), 제 1 슬레이브 래치(122_2), 제 1 출력부(123), 제 2 마스터 래치(124_1), 제 2 슬레이브 래치(124_2), 및 제 2 출력부(125)와 각각 연결될 수 있다. 공통 클럭 생성기(121), 제 1 마스터 래치(122_1), 제 1 슬레이브 래치(122_2), 제 1 출력부(123), 제 2 마스터 래치(124_1), 제 2 슬레이브 래치(124_2), 및 제 2 출력부(125)는 제 1 바이어스 레일(110) 및 제 2 바이어스 레일(130)을 통해 바이어스 전압(VDD) 및 바이어스 전압(VSS)을 공급 받을 수 있다.
공통 클럭 생성기(121)는 클럭들을 출력할 수 있다. 공통 클럭 생성기(121)에 의해 출력되는 클럭들은 클럭 및 반전 클럭을 포함할 수 있다(도 2 참조). 제 1 마스터 래치(122_1), 제 1 슬레이브 래치(122_2), 제 2 마스터 래치(124_1), 및 제 2 슬레이브 래치(124_2)는 공통 클럭 생성기(121)에서 출력되는 클럭들에 응답하여 동작할 수 있다.
도 1의 예에서, 플립플롭(100)은 하나의 공통 클럭 생성기(121)만을 포함할 수 있다. 플립플롭(100)은 두 개 이상의 공통 클럭 생성기들을 포함하는 플립플롭 보다 공통 클럭 생성기(121) 및 다른 구성요소들 사이를 연결하기 위한 라우팅 메탈을 적게 포함할 수 있다.
도 1의 예에서, 공통 클럭 생성기(121)는 제 1 마스터-슬레이브 플립플롭(122) 및 제 2 마스터-슬레이브 플립플롭(124) 사이에 배치될 수 있다. 공통 클럭 생성기(121)가 제 1 마스터-슬레이브 플립플롭(122) 및 제 2 마스터-슬레이브 플립플롭(124) 사이에 배치되는 경우, 공통 클럭 생성기(121)로부터 제 1 마스터-슬레이브 플립플롭(122)까지의 거리 및 공통 클럭 생성기(121)로부터 제 2 마스터-슬레이브 플립플롭(124)까지의 거리의 합은 최소가 될 수 있다. 공통 클럭 생성기(121) 및 마스터-슬레이브 플립플롭들(122 및 124) 사이의 거리의 합이 작을수록, 공통 클럭 생성기(121) 및 마스터-슬레이브 플립플롭들(122 및 124)을 연결하기 위한 라우팅 메탈은 감소할 수 있다. 따라서, 플립플롭(100)은 마스터-슬레이브 플립플롭들(122 및 124) 사이에 배치되지 않은 공통 클럭 생성기(121)를 포함하는 플립플롭들 보다 라우팅 메탈을 적게 포함할 수 있다.
라우팅 메탈이 감소 할수록, 구성요소들 사이의 신호 전달에 소모되는 전력은 감소할 수 있다. 따라서, 도 1의 플립플롭(100)은 적은 전력을 소비할 수 있다. 또한, 라우팅 메탈이 감소 할수록 라우팅 메탈이 배치되는 면적이 감소하기 때문에, 플립플롭(100)의 배치 면적이 감소 할 수 있다. 따라서, 설계자는 플립플롭(100)을 이용하여 작은 전자 칩 등을 효율적으로 설계할 수 있다.
도 2는 도 1의 제 1 및 제 2 마스터-슬레이브 플립플롭들의 예시적인 구성을 도시한 회로도 이다. 도 1의 제 1 마스터-슬레이브 플립플롭(122) 및 제 2 마스터-슬레이브 플립플롭(124)은 도 2의 마스터-슬레이브 플립플롭(200)을 포함할 수 있다.
도 2를 참조하면, 마스터-슬레이브 플립플롭(200)은 제 1 인버터(INV1), 제 2 인버터(INV2), 마스터 래치(210), 슬레이브 래치(220), 및 공통 클럭 생성기(230)를 포함할 수 있다. 도 1의 제 1 및 제 2 마스터 래치들(122_1 및 124_1) 각각은 도 2의 마스터 래치(210)를 포함할 수 있다. 도 1의 제 1 및 제 2 슬레이브 래치들(122_2 및 124_2) 각각은 도 2의 슬레이브 래치(220)를 포함할 수 있다. 도 1의 공통 클럭 생성기(121)는 도 2의 공통 클럭 생성기(230)를 포함할 수 있다. 도 1의 제 1 및 제 2 출력부들(123 및 125) 각각은 도 2의 제 2 인버터(INV2)를 포함할 수 있다.
제 1 인버터(INV1)는 입력 신호(D)를 수신할 수 있다. 제 1 인버터(INV1)는 입력 신호(D)를 반전시킬 수 있다. 제 1 인버터(INV1)는 신호(D')를 출력할 수 있다. 제 2 인버터(INV2)는 신호(Q')를 수신할 수 있다. 제 2 인버터(INV2)는 신호(Q')를 반전시킬 수 있다. 제 2 인버터(INV2)는 신호(Q)를 출력 신호로서 출력할 수 있다. 제 1 인버터(INV1) 및 제 2 인버터(INV2)는 버퍼 역할을 수행할 수 있다.
도 2는 제 1 및 제 2 인버터들(INV1 및 INV2)을 포함하는 마스터-슬레이브 플립플롭(200)을 도시하고 있으나, 본 발명은 하나 이상의 인버터들을 버퍼로서 포함할 수 있다. 예로서, 추가적인 버퍼 인버터가 제 2 인버터(INV2)와 연결될 수 있다. 버퍼 인버터는 신호(Q)를 제 2 인버터(INV2)로부터 수신할 수 있다. 버퍼 인버터는 신호(Q)를 반전 시킬 수 있다. 버퍼 인버터는 신호(Q')를 출력 신호로서 출력할 수 있다. 신호(Q')는 신호(Q)의 논리 값에 대해 상보적인 논리 값을 가질 수 있다. 이하 설명의 편의를 위하여, 제 1 및 제 2 인버터들(INV1 및 INV2)을 포함하고, 신호(Q)를 출력 신호로서 출력하는 마스터-슬레이브 플립플롭(200)이 설명된다.
입력 신호(D), 신호(D'), 신호(Q'), 및 신호(Q) 각각은 각각 논리 값을 가질 수 있다. 입력 신호(D) 및 신호(D')의 논리 값들은 상보적일 수 있다. 신호(Q') 및 출력 신호(Q')의 논리 값들은 상보적일 수 있다. 신호들의 논리 값들은 특정 데이터와 관련될 수 있다. 예로서, 플립플롭(100)이 프로세서에 포함되는 경우, 논리 값들은 프로세서에 의해 처리되는 또는 처리될 데이터와 관련될 수 있다(도 10 참조).
마스터 래치(210)는 제 1 스위치(SW1), 제 2 스위치(SW2), 및 제 3 인버터(INV3)를 포함할 수 있다. 제 1 스위치(SW1)는 신호(D')를 수신할 수 있다. 제 1 스위치(SW1)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 신호(D')에 대응하는 신호를 제 1 노드(N1)로 출력할 수 있다. 예로서, 제 1 스위치(SW1)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 신호(D')와 동일한 논리 값을 갖는 신호를 제 1 노드(N1)로 출력할 수 있다. 예로서, 제 1 스위치(SW1)는 적어도 하나의 트랜스미션 게이트를 포함할 수 있다.
제 2 스위치(SW2)는 제 2 노드(N2)로부터 신호를 수신할 수 있다. 제 2 스위치(SW2)는 제 2 노드(N2)로부터 수신되는 신호를 반전 시킬 수 있다. 제 2 스위치(SW2)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 제 2 노드(N2)로부터 수신되는 신호에 대응하는 신호를 제 1 노드(N1)로 출력할 수 있다. 예로서, 제 2 스위치(SW2)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 제 2 노드(N2)로부터 수신되는 신호의 논리 값에 대해 상보적인 논리 값을 갖는 신호를 제 1 노드(N1)로 출력할 수 있다. 예로서, 제 2 스위치(SW2)는 적어도 하나의 인버터를 포함할 수 있다.
제 3 인버터(INV3)는 제 1 노드(N1)로부터 신호를 수신할 수 있다. 제 3 인버터(INV3)는 제 1 노드(N1)로부터 수신되는 신호를 반전시킬 수 있다. 제 3 인버터(INV3)는 제 1 노드(N1)로부터 수신되는 신호의 논리 값에 대해 상보적인 논리 값을 갖는 신호를 제 2 노드(N2)로 출력할 수 있다.
슬레이브 래치(220)는 제 3 스위치(SW3), 제 4 스위치(SW4), 및 제 4 인버터(INV4)를 포함할 수 있다. 슬레이브 래치(220)는 마스터 래치(210)로부터 신호를 수신할 수 있다. 제 3 스위치(SW3)는 제 2 노드(N2)로부터 신호를 수신할 수 있다. 제 3 스위치(SW3)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 제 2 노드(N2)로부터 수신되는 신호에 대응하는 신호를 제 3 노드(N3)로 출력할 수 있다. 예로서, 제 3 스위치(SW3)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 제 2 노드(N2)로부터 수신되는 신호의 논리 값과 동일한 논리 값을 갖는 신호를 제 3 노드(N3)로 출력할 수 있다. 예로서, 제 3 스위치(SW3)는 적어도 하나의 트랜스미션 게이트를 포함할 수 있다.
제 4 스위치(SW4)는 제 4 노드(N4)로부터 신호를 수신할 수 있다. 제 4 스위치(SW4)는 제 4 노드(N4)로부터 수신되는 신호를 반전 시킬 수 있다. 제 4 스위치(SW4)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 제 4 노드(N4)로부터 수신되는 신호에 대응하는 신호를 제 3 노드(N3)로 출력할 수 있다. 제 4 스위치(SW4)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 제 4 노드(N4)로부터 수신되는 신호의 논리 값에 대해 상보적인 논리 값을 갖는 신호를 제 3 노드(N3)로 출력할 수 있다. 예로서, 제 4 스위치(SW4)는 적어도 하나의 인버터를 포함할 수 있다.
제 4 인버터(INV4)는 제 3 노드(N3)로부터 신호를 수신할 수 있다. 제 4 인버터(INV3)는 제 3 노드(N3)로부터 수신되는 신호를 반전시킬 수 있다. 제 4 인버터(INV4)는 제 3 노드(N3)로부터 수신되는 신호의 논리 값에 대해 상보적인 논리 값을 갖는 신호를 제 4 노드(N4)로 신호를 출력할 수 있다.
공통 클럭 생성기(230)는 제 5 인버터(INV5) 및 제 6 인버터(INV6)를 포함할 수 있다. 공통 클럭 생성기(230)는 클럭(CK)을 수신할 수 있다. 예로서, 공통 클럭 생성기(230)는 외부의 클럭 생성기 등으로부터 일정한 주기를 갖는 클럭(CK)을 수신할 수 있다. 제 5 인버터(INV5)는 클럭(CK)을 수신할 수 있다. 제 5 인버터(INV5)은 수신되는 클럭(CK)을 반전시킬 수 있다. 제 5 인버터(INV5)는 반전 클럭(CKB)을 출력할 수 있다. 제 6 인버터(INV6)는 반전 클럭(CKB)을 수신할 수 있다. 제 6 인버터(INV6)는 수신되는 반전 클럭(CKB)을 반전시킬 수 있다. 제 6 인버터(INV6)는 클럭(CKI)을 출력할 수 있다.
도 2는 2개의 인버터들(INV5 및 INV6)을 포함하는 공통 클럭 생성기(230)를 도시하고 있으나, 본 발명은 하나 이상의 인버터들을 포함하는 공통 클럭 생성기(230)를 포함할 수 있다. 예로서, 본 발명은 제 5 인버터(INV5)만을 포함하는 공통 클럭 생성기(230)를 포함할 수 있다. 제 5 인버터(INV5)만을 포함하는 공통 클럭 생성기(230)는 클럭(CK)을 클럭(CKI)으로서 출력할 수 있다. 제 5 인버터(INV5)는 클럭(CK)을 반전시킬 수 있다. 제 5 인버터(INV5)는 반전 클럭(CKB)을 출력할 수 있다. 이하 설명의 편의를 위하여, 제 5 및 제 6 인버터들(INV5 및 INV6)을 포함하는 공통 클럭 생성기(230)가 설명된다.
반전 클럭(CKB) 및 클럭(CKI) 각각은 두 개의 논리 값들을 주기적으로 가질 수 있다. 예로서, 반전 클럭(CKB) 및 클럭(CKI)은 논리 하이 값 및 논리 로우 값을 주기적으로 가질 수 있다. 반전 클럭(CKB) 및 클럭(CKI)은 한 주기 내의 특정 시간 동안 논리 하이 값을 갖고, 한 주기 내의 그 특정 시간 외의 나머지 시간 동안 논리 로우 값을 가질 수 있다. 예로서, 반전 클럭(CKB) 및 클럭(CKI)은 반주기 동안 논리 하이 값을 갖고, 나머지 반 주기 동안 논리 로우 값을 가질 수 있다.
반전 클럭(CKB) 및 클럭(CKI)의 논리 값은 상보적일 수 있다. 예로서, 반전 클럭(CKB)이 논리 하이 값을 갖는 경우, 클럭(CKI)은 제 6 인버터(INV6)에 의해 논리 로우 값을 가질 수 있다. 반전 클럭(CKB)이 논리 로우 값을 갖는 경우, 클럭(CKI)은 제 6 인버터(INV6)에 의해 논리 하이 값을 가질 수 있다. 반전 클럭(CKB) 및 클럭(CKI)은 클럭(CK)의 주기와 실질적으로 동일한 주기들을 각각 가질 수 있다.
마스터 래치(210)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 반전 클럭(CKB) 및 클럭(CKI)의 반 주기 동안 일정한 논리 값을 저장할 수 있다. 예로서, 신호(D')는 논리 하이 값을 가질 수 있다. 제 1 스위치(SW1)는 반전 클럭(CKB)의 논리 하이 값 및 클럭(CKI)의 논리 로우 값에 응답하여 논리 하이 값을 갖는 신호를 제 1 노드(N1)로 출력할 수 있다.
제 3 인버터(INV3)는 제 1 노드(N1)로부터 논리 하이 값을 갖는 신호를 수신할 수 있다. 제 3 인버터(INV3)는 논리 로우 값을 갖는 신호를 제 2 노드(N2)로 출력할 수 있다. 반전 클럭(CKB)이 논리 하이 값을 갖고 클럭(CKI)이 논리 로우 값을 갖는 시간 동안, 제 2 스위치(SW2) 및 제 3 스위치(SW3)는 턴 오프 상태일 수 있다. 따라서, 반전 클럭(CKB)이 논리 하이 값을 갖고 클럭(CKI)이 논리 로우 값을 갖는 시간 동안, 제 1 노드(N1)는 논리 하이 값을 저장하고 제 2 노드(N2)는 논리 로우 값을 저장할 수 있다.
신호(D')가 논리 로우 값을 갖는 경우, 마스터 래치(210)는 신호(D')가 논리 하이 값을 갖는 경우와 유사하게 일정한 논리 값을 저장할 수 있으므로 이하 설명 생략한다.
예로서, 슬레이브 래치(220)는 반전 클럭(CKB) 및 클럭(CKI)에 응답하여, 반전 클럭(CKB) 및 클럭(CKI)의 반 주기 동안 일정한 논리 값을 갖는 신호(Q')를 출력할 수 있다. 예로서, 마스터 래치(210)로부터 수신되는 신호는 논리 하이 값을 가질 수 있다. 제 3 스위치(SW3)는 제 2 노드(N2)로부터 논리 하이 값을 갖는 신호를 수신할 수 있다. 제 3 스위치(SW3)는 반전 클럭(CKB)의 논리 하이 값 및 클럭(CKI)의 논리 로우 값에 응답하여, 논리 하이 값을 갖는 신호를 제 3 노드(N3)로 출력할 수 있다.
제 4 인버터(INV4)는 제 3 노드(N3)로부터 논리 하이 값을 갖는 신호를 수신할 수 있다. 제 4 인버터(INV4)는 논리 로우 값을 갖는 신호를 제 4 노드(N4)로 출력할 수 있다. 반전 클럭(CKB)이 논리 로우 값을 갖고 클럭(CKI)이 논리 하이 값을 갖는 시간 동안, 제 4 스위치(SW4)는 턴 오프 상태일 수 있다. 따라서, 반전 클럭(CKB)이 논리 로우 값을 갖고 클럭(CKI)이 논리 하이 값을 갖는 시간 동안, 슬레이브 래치(220)는 논리 로우 값을 갖는 신호(Q')를 출력할 수 있다. 제 2 인버터(INV2)에 의해, 플립플롭(200)은 논리 하이 값을 갖는 신호(Q)를 출력할 수 있다.
마스터 래치(210)로부터 수신되는 신호가 논리 로우 값을 갖는 경우, 슬레이브 래치(220)는 마스터 래치(210)로부터 수신되는 신호가 논리 하이 값을 갖는 경우와 유사하게 일정한 논리 값을 갖는 신호를 출력할 수 있는 바 이하 설명 생략한다.
도 2를 도 1과 함께 참조하면, 도 1의 제 1 마스터-슬레이브 플립플롭(122) 내에서 전달되는 신호의 흐름은 제 1 방향(X)을 따를 수 있다. 제 1 방향(X)은 공통 클럭 생성기(121)로부터 제 1 출력부(123)를 향하는 방향일 수 있다. 또한, 도 1의 제 2 마스터-슬레이브 플립플롭(124) 내에서 전달되는 신호의 흐름은 제 2 방향(Y)을 따를 수 있다. 제 2 방향(Y)은 공통 클럭 생성기(121)로부터 제 2 출력부(125)를 향하는 방향일 수 있다. 예로서, 입력 신호(D)는 제 1 마스터-슬레이브 플립플롭(122)으로 수신되고, 입력 신호(D)에 대응하는 신호들은 제 1 방향(X)을 따라 제 1 출력부(123)로 전달될 수 있다. 예로서, 입력 신호(D)는 제 2 마스터-슬레이브 플립플롭(124)으로 수신되고, 입력 신호(D)에 대응하는 신호들은 제 2 방향(Y)을 따라 제 2 출력부(125)로 전달될 수 있다. 즉, 제 1 마스터-슬레이브 플립플롭(122), 제 1 출력부(123), 제 2 마스터-슬레이브 플립플롭(124), 제 2 출력부(125), 공통 클럭 생성기(121)는 신호의 흐름을 고려하여 배치될 수 있다.
도 3은 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다. 도 3을 참조하면, 플립플롭(300)은 제 1 로우, 제 2 로우, 제 1 바이어스 레일(310), 제 3 바이어스 레일(350), 및 제 2 바이어스 레일(330)을 포함할 수 있다.
제 1 로우는 제 1 MUX(322), 제 1 마스터-슬레이브 플립플롭(323), 제 1 출력부(324), 제 4 MUX(325), 제 4 마스터-슬레이브 플립플롭(326), 제 4 출력부(327) 및 선택 신호 생성기(321)를 포함할 수 있다. 제 2 로우는 제 2 MUX(342), 제 2 마스터-슬레이브 플립플롭(343), 제 2 출력부(344), 제 3 MUX(345), 제 3 마스터-슬레이브 플립플롭(346), 제 3 출력부(347) 및 공통 클럭 생성기(341)를 포함할 수 있다.
도 3의 플립플롭(300)은 본 발명의 일 실시 예이며, 본 발명은 하나 이상의 마스터-슬레이브 플립플롭들 및 하나 이상의 MUX들을 포함하는 모든 예시적인 플립플롭들을 포함할 수 있다.
제 1 마스터-슬레이브 플립플롭(323)은 제 1 마스터 래치(323_1) 및 제 1 슬레이브 래치(323_2)를 포함할 수 있다. 제 2 마스터-슬레이브 플립플롭(343)은 제 2 마스터 래치(343_1) 및 제 2 슬레이브 래치(343_2)를 포함할 수 있다. 제 3 마스터-슬레이브 플립플롭(346)은 제 3 마스터 래치(346_1) 및 제 3 슬레이브 래치(346_2)를 포함할 수 있다. 제 4 마스터-슬레이브 플립플롭(326)은 제 4 마스터 래치(326_1) 및 제 4 슬레이브 래치(326_2)를 포함할 수 있다.
제 1 방향(X), 제 2 방향(Y), 및 제 3 방향(Z) 사이의 관계는 도 1을 참조하여 설명된 것과 유사하므로 이하 설명 생략 한다.
본 명세서에서는 “대칭”이라는 용어가 사용된다. 대칭은 어느 구성요소를 기준으로 두 개의 구성요소들이 실질적으로 서로 대응하는 공간 상에 배치되는 것을 의미할 수 있다.
도 3의 예에서, 제 1 마스터-슬레이브 플립플롭(323)은 제 2 바이어스 레일(330)을 기준으로 제 2 마스터-슬레이브 플립플롭(343)에 대해 대칭인 위치에 배치될 수 있다. 제 3 마스터-슬레이브 플립플롭(346)은 공통 클럭 생성기(341)를 기준으로 제 2 마스터-슬레이브 플립플롭(343)에 대해 대칭인 위치에 배치될 수 있다. 제 4 마스터-슬레이브 플립플롭(326)은 제 2 바이어스 레일(330)을 기준으로 제 3 마스터-슬레이브 플립플롭(343)에 대해 대칭인 위치에 배치될 수 있다. 제 4 마스터-슬레이브 플립플롭(326)은 선택 신호 생성기(321)를 기준으로 제 1 마스터-슬레이브 플립플롭(323)에 대해 대칭인 위치에 배치될 수 있다.
도 3은 제 1 내지 제 4 마스터-슬레이브 플립플롭들(323, 343, 346, 및 326)이 배치되는 실시 예를 포함하나, 본 발명은 더 많은 수의 마스터-슬레이브 플립플롭들이 도 3의 마스터-슬레이브 플립플롭들(323, 343, 346, 및 326)의 배치 방법과 유사한 방법에 의해 배치되는 모든 실시 예들을 포함할 수 있다.
제 3 바이어스 레일(350), 제 2 로우, 제 2 바이어스 레일(330), 제 1 로우, 및 제 1 바이어스 레일(310)은 제 3 방향(Z)을 따라 순서대로 배치될 수 있다. 즉, 공통 클럭 생성기(341)는 제 2 바이어스 레일(330)을 기준으로 선택 신호 생성기(321)에 대해 대칭인 위치에 배치될 수 있다.
제 1 바이어스 레일(310) 및 제 3 바이어스 레일(350)은 바이어스 전압(VDD)을 공급할 수 있다. 제 2 바이어스 레일(330)은 바이어스 전압(VSS)을 공급할 수 있다. 바이어스 전압(VDD) 또는 바이어스 전압(VSS)은 전압 생성기 등과 같은 장치로부터 공급될 수 있다. 예로서, 바이어스 전압(VDD) 및 바이어스 전압(VSS)은 고정된 레벨을 가질 수 있다. 또는, 바이어스 전압(VDD) 및 바이어스 전압(VSS)은 가변적인 레벨을 가질 수 있다.
선택 신호 생성기(321), 제 1 MUX(322), 제 1 마스터-슬레이브 플립플롭(323), 및 제 1 출력부(324)는 제 1 방향(X)을 따라 순서대로 배치될 수 있다. 선택 신호 생성기(321), 제 4 MUX(325), 제 4 마스터-슬레이브 플립플롭(326), 및 제 4 출력부(327)는 제 2 방향(Y)을 따라 순서대로 배치될 수 있다. 공통 클럭 생성기(341), 제 2 MUX(342), 제 2 마스터-슬레이브 플립플롭(343), 및 제 2 출력부(344)는 제 1 방향(X)을 따라 순서대로 배치될 수 있다. 공통 클럭 생성기(341), 제 3 MUX(345), 제 3 마스터-슬레이브 플립플롭(346), 및 제 3 출력부(347)는 제 2 방향(Y)을 따라 순서대로 배치될 수 있다.
제 1 로우를 도 1의 플립플롭(100)과 비교하면, 공통 클럭 생성기(341) 대신 선택 신호 생성기(321)가 배치될 수 있다. 또한, 제 1 MUX(322)가 제 1 마스터 래치(323_1) 및 공통 클럭 생성기(341) 사이에 배치될 수 있다. 제 2 로우를 도 1의 플립플롭(100)과 비교하면, 제 2 MUX(342)가 제 2 마스터 래치(343_1) 및 공통 클럭 생성기(341) 사이에 배치될 수 있다.
단, 플립플롭(300)에 포함되는 선택 신호 생성기(321) 및 공통 클럭 생성기(341)의 배치는 본 발명의 일 실시 예이며, 선택 신호 생성기(321)는 제 1 로우에 포함되고 제 1 MUX(322) 및 제 4 MUX(325) 사이에 배치되며, 공통 클럭 생성기(341)는 제 2 로우에 포함되고 제 2 MUX(342) 및 제 3 MUX(345) 사이에 배치될 수 있다.
도 3의 제 1 내지 제 4 마스터-슬레이브 플립플롭들(323, 343, 346, 및 326)의 구성요소들의 배치는 도 1의 제 1 및 제 2 마스터-슬레이브 플립플롭들(122 및 124)의 구성요소들의 배치와 유사하므로 이하 설명 생략한다.
플립플롭(300)의 구성요소들은 메탈 라우팅에 의해 서로 연결될 수 있다. 예로서, 플립플롭(300)의 구성 요소들은 메탈을 포함하는 라인들에 의해 연결될 수 있다. 이하 라인들에 의한 플립플롭(300)의 구성요소들 사이의 연결관계가 설명된다.
공통 클럭 생성기(341)는 제 1 내지 제 4 마스터 래치들(323, 343, 346, 및 326)과 연결될 수 있다. 공통 클럭 생성기(341)는 제 1 내지 제 4 슬레이브 래치들(323, 343, 346, 및 326)과 연결될 수 있다. 선택 신호 생성기(321)는 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)과 연결될 수 있다. 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 제 1 내지 제 4 마스터 래치들(323, 343, 346, 및 326)과 각각 연결될 수 있다. 제 1 내지 제 4 마스터-슬레이브 플립플롭들(323, 343, 346, 및 326)은 제 1 내지 제 4 출력부(324, 344, 347, 및 327)들과 각각 연결될 수 있다.
제 1 출력부(324)는 제 2 MUX(342)와 연결될 수 있다. 제 2 출력부(344)는 제 3 MUX(345)와 연결될 수 있다. 제 3 출력부(347)는 제 4 MUX(325)와 연결될 수 있다. 즉, 제 N 출력부는 제 N+1 MUX와 연결될 수 있다(단, N은 1 내지 3의 정수). 도 3에서는 제 N 출력부가 제 N+1 MUX와 연결되는 예시가 도시되었으나, 이는 본 발명의 일 실시 예일 뿐이며, 본 발명은 제 N 마스터-슬레이브 플립플롭 및 제 N+1 MUX가 연결되는 모든 실시 예들을 포함할 수 있다(단, N은 1 내지 3의 정수). 도 3에서는 N이 1 내지 3인 예시가 도시되었으나, 이는 본 발명의 일 실시 예일 뿐이며, 본 발명은 N이 1 이상인 모든 실시 예들을 포함할 수 있다.
제 1 및 제 2 로우들의 구성요소들은 제 1 및 제 3 바이어스 레일들(310 및 350) 중 적어도 하나와 연결될 수 있다. 예로서, 제 1 로우의 구성요소들은 제 1 바이어스 레일(310)과 연결되고, 제 2 로우의 구성요소들은 제 3 바이어스 레일(350)과 연결될 수 있다. 제 1 및 제 2 로우들의 구성요소들은 제 2 바이어스 레일(330)과 연결될 수 있다.
제 1 및 제 2 로우들의 구성요소들은 제 1 및 제 3 바이어스 레일들(310 및 350) 중 적어도 하나로부터 바이어스 전압(VDD)을 공급 받을 수 있다. 예로서, 제 1 로우의 구성요소들은 제 1 바이어스 레일(310)로부터 바이어스 전압(VDD)을 공급 받고, 제 2 로우의 구성요소들은 제 3 바이어스 레일(350)로부터 바이어스 전압(VDD)을 공급 받을 수 있다. 제 1 및 제 2 로우들의 구성요소들은 제 2 바이어스 레일(330)로부터 바이어스 전압(VSS)을 공급 받을 수 있다.
예로서, 바이어스 전압(VDD) 및 바이어스 전압(VSS)은 고정된 레벨을 가질 수 있다. 또는, 바이어스 전압(VDD) 및 바이어스 전압(VSS)은 가변적인 레벨을 가질 수 있다.
도 3의 제 1 내지 제 4 마스터-슬레이브 플립플롭들(323, 343, 346, 및 326)의 구성요소들 및 제 1 내지 제 4 출력부(324, 344, 347, 및 327)들 사이의 연결관계는 도 1의 제 1 및 제 2 마스터-슬레이브 플립플롭들(122 및 124)의 구성요소들 및 제 1 및 제 2 출력부들(123 및 125) 사이의 연결관계와 유사하므로 이하 설명 생략한다.
도 4는 도 3의 플립플롭의 예시적인 동작을 도시한 블록도 이다. 도 3을 참조하여 설명된 바와 같이, 도 4의 신호들은 메탈을 포함하는 라인들에 의해 전달될 수 있다.
도 4를 참조하면, 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 선택 신호 생성기(321)의 제어에 따라, 입력 신호들(D1 내지 D4) 및 스캔 신호들(S1 내지 S4) 각각에 대응하는 신호들 중 하나를 선택적으로 출력할 수 있다. 예로서, 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 선택 신호 생성기(321)의 제어에 따라, 입력 신호들(D1 내지 D4) 및 스캔 신호들(S1 내지 S4) 논리 값들에 각각 대응 하는 논리 값들을 갖는 신호들 중 하나를 선택적으로 출력할 수 있다.
제 1 내지 제 4 입력신호들(D1 내지 D4)은 외부의 전자회로들로부터 수신될 수 있다. 예로서, 제 1 내지 제 4 입력신호들(D1 내지 D4)은 데이터를 처리하기 위한 논리 회로들(예로서, 다른 플립플롭들)로부터 수신될 수 있다. 제 1 내지 제 4 스캔 신호들(S1 내지 S4)은 설계자에 의해 제 1 내지 제 4 마스터-슬레이브 플립플롭들(523, 543, 546, 및 526)에 직접 입력될 수 있다. 예로서, 제 1 내지 제 4 스캔 신호들(S1 내지 S4)은 플립플롭(300)이 정상적으로 동작하는지 여부를 테스트 하기 위한 신호일 수 있다.
선택 신호 생성기(321)는 선택 신호(SE) 및 반전 선택 신호(SEN)를 출력할 수 있다. 선택 신호 생성기(321)는 선택 신호(SE) 및 반전 선택 신호(SEN)에 의해 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)을 제어할 수 있다. 예로서, 선택 신호 생성기(321)는 선택 신호(SE) 및 반전 선택 신호(SEN)를 출력하기 위해 하나 이상의 인버터들을 포함할 수 있다.
제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 선택 신호 생성기(321)로부터 선택 신호(SE) 및 반전 선택 신호(SEN)를 각각 수신할 수 있다. 선택 신호(SE) 및 반전 선택 신호(SEN) 각각은 상보적인 두 개의 논리 값들 중 하나를 가질 수 있다. 또한, 선택 신호(SE) 및 반전 선택 신호(SEN)의 논리 값들은 서로 상보적일 수 있다. 예로서, 선택 신호 생성기(321)의 제어에 따라 선택 신호(SE)는 논리 하이 값을 갖고, 반전 선택 신호(SEN)는 논리 로우 값을 가질 수 있다. 또는, 선택 신호(SE)는 논리 로우 값을 갖고, 반전 선택 신호(SEN)는 논리 하이 값을 가질 수 있다.
제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 선택 신호(SE) 각각의 논리 로우 값 및 반전 선택 신호(SEN)의 논리 하이 값에 응답하여, 입력 신호들(D1 내지 D4) 각각의 논리 값에 대응하는 논리 값들을 각각 갖는 신호들을 출력할 수 있다. 예로서, 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 입력 신호들(D1 내지 D4)의 논리 값에 대해 상보적인 논리 값들을 각각 갖는 신호들을 출력할 수 있다. 예로서, 제 1 입력 신호(D1)가 논리 하이 값을 갖는 경우, 제 1 MUX(322)는 논리 로우 값을 갖는 신호(D1')를 출력할 수 있다. 또는, 제 1 입력 신호(D1)가 논리 로우 값을 갖는 경우, 제 1 MUX(322)는 논리 하이 값을 갖는 신호(D1')를 출력할 수 있다.
도 4의 예에서, 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 제 1 내지 제 4 입력 신호들(D1 내지 D4)을 수신할 수 있다. 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 선택 신호(SE)의 논리 로우 값 및 반전 선택 신호(SEN)의 논리 하이 값에 응답하여, 제 1 내지 제 4 입력 신호들(D1 내지 D4)의 논리 값들에 대응하는 논리 값들을 각각 갖는 신호들(D1' 내지 D4')을 각각 출력할 수 있다. 제 1 내지 제 4 마스터-슬레이브 플립플롭들(323, 343, 346, 326) 및 제 1 내지 제 4 출력부들(324, 344, 347, 327)은 도 2를 참조하여 설명된 것과 유사한 방법에 의해, 제 1 내지 제 4 출력 신호들(Q1 내지 Q4)을 각각 출력할 수 있다.
제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 선택 신호(SE)의 논리 하이 값 및 반전 선택 신호(SEN)의 논리 로우 값에 응답하여, 제 1 내지 제 4 스캔 신호들(S1 내지 S4)의 논리 값들에 대응하는 논리 값들을 각각 갖는 신호들(S1' 내지 S4')을 출력할 수 있다. 이하, 제 1 스캔 신호(S1)의 입력에 따른 플립플롭(300)의 동작이 구체적으로 설명된다.
예로서, 설계자는 플립플롭(300)을 테스트 하기 위해, 제 1 MUX(322)에 논리 하이 값을 갖는 제 1 스캔 신호(S1)를 입력할 수 있다. 제 1 스캔 신호(S1)가 논리 하이 값을 갖는 경우, 제 1 MUX(322)는 논리 로우 값을 갖는 신호(S1')를 출력할 수 있다. 또는, 제 1 스캔 신호(S1)가 논리 로우 값을 갖는 경우, 제 1 MUX(322)는 논리 하이 값을 갖는 신호(S1')를 출력할 수 있다.
선택 신호 생성기(321)는 논리 하이 값을 갖는 선택 신호(SE) 및 논리 로우 값을 갖는 반전 선택 신호(SEN)를 제 1 MUX(322)로 출력할 수 있다. 제 1 MUX(322)는 논리 하이 값을 갖는 선택 신호(SE) 및 논리 로우 값을 갖는 반전 선택 신호(SEN)에 응답하여, 논리 로우 값을 갖는 신호(S1')를 제 1 마스터-슬레이브 플립플롭(323)으로 출력할 수 있다. 제 1 마스터-슬레이브 플립플롭(323)은 도 2를 참조하여 설명된 것과 유사한 방법에 의해 논리 로우 값을 갖는 신호(S2')를 제 1 출력부(324)로 출력할 수 있다. 제 1 출력부(324)는 논리 하이 값을 갖는 신호(S2)를 출력할 수 있다.
제 2 MUX(342)는 제 1 출력부(324)로부터 논리 하이 값을 갖는 신호(S2)를 수신할 수 있다. 선택 신호 생성기(321)는 논리 하이 값을 갖는 선택 신호(SE) 및 논리 로우 값을 갖는 반전 선택 신호(SEN)를 제 2 MUX(342)로 출력할 수 있다. 제 2 MUX(342)는 논리 하이 값을 갖는 선택 신호(SE) 및 논리 로우 값을 갖는 반전 선택 신호(SEN)에 응답하여, 논리 로우 값을 갖는 신호(S2')를 제 2 마스터 플립플롭(343_1)으로 출력할 수 있다. 제 2 마스터-슬레이브 플립플롭(343)은 도 2를 참조하여 설명된 것과 유사한 방법에 의해 제 2 출력부(344)로 논리 로우 값을 갖는 신호(S3')를 출력할 수 있다. 제 2 출력부(344)는 논리 하이 값을 갖는 신호(S3)를 출력할 수 있다.
유사한 방식에 의해, 제 3 MUX(345)는 제 2 출력부(344)로부터 논리 하이 값을 갖는 신호(S3)를 수신하고, 제 3 출력부(347)는 논리 하이 값을 갖는 신호(S4)를 출력할 수 있다. 또한, 제 4 MUX(325)는 제 3 출력부(347)로부터 논리 하이 값을 갖는 신호(S4)를 수신하고, 제 4 출력부(327)는 논리 하이 값을 갖는 신호(S5)를 출력할 수 있다.
이상 도 4를 참조하여 설명된 플립플롭(300)의 동작에 의해 설계자는 제 1 내지 제 4 마스터-슬레이브 플립플롭들(323, 343, 346, 및 326)이 정상적으로 동작하는지 여부를 테스트할 수 있다. 도 4를 참조하여 설명된 테스트가 종료된 이 후, 선택 신호 생성기(321)는 논리 로우 값을 갖는 선택 신호(SE) 및 논리 하이 값을 갖는 반전 선택 신호(SEN)를 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)로 출력할 수 있다. 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)은 논리 로우 값을 갖는 선택 신호(SE) 및 논리 하이 값을 갖는 반전 선택 신호(SEN)에 응답하여, 수신되는 입력신호들에 각각 대응하는 신호들을 출력할 수 있다.
도 5는 도 3의 제 1 내지 제 4 MUX들(322, 342, 345, 및 325)의 예시적인 구성을 도시한 회로도 이다. 도 3의 제 1 내지 제 4 MUX들(322, 342, 345, 및 325) 각각은 도 5의 MUX(400)를 포함할 수 있다. 도 5를 참조하면, MUX(400)는 스캔 신호 입력부(410), 데이터 입력부(420), 및 출력단(430)을 포함할 수 있다.
스캔 신호 입력부(410)는 트랜지스터(N1), 트랜지스터(N2), 트랜지스터(P1), 및 트랜지스터(P2)를 포함할 수 있다. 도 5의 예에서, 트랜지스터(N1) 및 트랜지스터(N2)는 N-MOSFET(N-type Metal Oxide Semiconductor Field Effect transistor)을 포함할 수 있다. 트랜지스터(P1) 및 트랜지스터(P2)는 P-MOSFET(P-type Metal Oxide Semiconductor Field Effect transistor)을 포함할 수 있다. 데이터 입력부(420)는 트랜지스터(N3), 트랜지스터(N4), 트랜지스터(P3), 및 트랜지스터(P4)를 포함할 수 있다. 도 5의 예에서, 트랜지스터(N3) 및 트랜지스터(N4)는 N-MOSFET을 포함할 수 있다. 트랜지스터(P3) 및 트랜지스터(P4)는 P-MOSFET을 포함할 수 있다.
도 5를 참조하면, 스캔 신호 입력부(410)의 트랜지스터들은 직렬로 연결될 수 있다. 좀 더 구체적으로, 트랜지스터(P1)는 일단을 통해 바이어스 전압(VDD)을 공급 받을 수 있다. 예로서, 트랜지스터(P1)는 도 3의 제 1 바이어스 레일(310) 및 제 3 바이어스 레일(350) 중 적어도 하나를 통해 바이어스 전압(VDD)을 공급 받을 수 있다. 트랜지스터(P1)의 타단은 트랜지스터(P2)의 일단과 연결될 수 있다. 트랜지스터(P2)의 타단은 출력단(430) 및 트랜지스터(N1)의 일단과 연결될 수 있다. 트랜지스터(N1)의 타단은 트랜지스터(N2)의 일단과 연결될 수 있다. 트랜지스터(N2)는 타단을 통해 바이어스 전압(VSS)을 공급 받을 수 있다. 예로서, 트랜지스터(N2)는 도 3의 제 2 바이어스 레일(330)을 통해 바이어스 전압(VSS)을 공급 받을 수 있다.
도 5를 참조하면, 데이터 입력부(420)의 트랜지스터들은 직렬로 연결될 수 있다. 트랜지스터(P3), 트랜지스터(P4), 트랜지스터(N3), 및 트랜지스터(N4) 사이의 구체적인 연결관계는 각각 트랜지스터(P1), 트랜지스터(P2), 트랜지스터(N1), 및 트랜지스터(N2)와 유사하므로 이하 설명 생략한다.
스캔 신호 입력부(410)는 선택 신호 생성기(321)의 제어에 의해 제 1 스캔 신호의 논리 값에 대응하는 논리 값을 갖는 신호를 출력하고, 데이터 입력부(420)는 선택 신호 생성기의 제어에 의해 제 1 입력 신호의 논리 값에 대응하는 논리 값을 갖는 신호를 출력할 수 있다. 이하 스캔 신호 입력부(410) 및 데이터 입력부(420)가 신호를 출력하는 구체적인 예시가 설명된다.
스캔 신호 입력부(410)에서, 트랜지스터(P1) 및 트랜지스터(N2)는 게이트 단을 통해 스캔 신호(S)를 수신할 수 있다. 트랜지스터(N1)는 게이트 단을 통해 선택 신호(SE)를 수신할 수 있다. 트랜지스터(P2)는 게이트 단을 통해 반전 선택 신호(SEN)를 수신할 수 있다.
트랜지스터(P1)는 스캔 신호(S)의 논리 로우 값에 응답하여 턴 온 될 수 있다. 트랜지스터(N2)는 스캔 신호(S)의 논리 하이 값에 응답하여 턴 온 될 수 있다. 트랜지스터(P2)는 반전 선택 신호(SEN)의 논리 로우 값에 응답하여 턴 온 될 수 있다. 트랜지스터(N1)는 선택 신호(SE)의 논리 하이 값에 응답하여 턴 온 될 수 있다.
데이터 입력부(420)에서, 트랜지스터(P2) 및 트랜지스터(N4)는 게이트 단을 통해 입력 신호(D)를 수신할 수 있다. 도 5의 입력 신호(D)는 도 2의 입력 신호를 포함할 수 있다. 트랜지스터(P4)는 게이트 단을 통해 선택 신호(SE)를 수신할 수 있다. 트랜지스터(N3)는 게이트 단을 통해 반전 선택 신호(SEN)를 수신할 수 있다.
트랜지스터(P3)는 입력 신호(D)의 논리 로우 값에 응답하여 턴 온 될 수 있다. 트랜지스터(N4)는 입력 신호(D)의 논리 하이 값에 응답하여 턴 온 될 수 있다. 트랜지스터(P4)는 선택 신호(SE)의 논리 로우 값에 응답하여 턴 온 될 수 있다. 트랜지스터(N3)는 반전 선택 신호(SE)의 논리 하이 값에 응답하여 턴 온 될 수 있다.
예로서, 선택 신호(SE)는 논리 하이 값을 갖고, 반전 선택 신호(SEN)는 논리 로우 값을 가질 수 있다. 스캔 신호 입력부(410)의 트랜지스터(P2) 및 트랜지스터(N1)는 턴 온 될 수 있다. 데이터 입력부(420)의 트랜지스터(P4) 및 트랜지스터(N3)는 턴 오프 될 수 있다. 따라서, MUX(400)는 스캔 신호 입력부(410)의 트랜지스터(P1) 및 트랜지스터(N2)의 동작에 따라 출력단(430)을 통해 특정한 논리 값을 갖는 신호를 출력할 수 있다.
스캔 신호(S)가 논리 하이 값을 갖는 경우, 트랜지스터(P1)는 턴 오프 되고 트랜지스터(N2)는 턴 온 될 수 있다. 따라서, 트랜지스터(N1) 및 트랜지스터(N2)를 통해 바이어스 전압(VSS)이 출력단(430)으로 공급될 수 있다. 바이어스 전압(VSS)에 의해 출력단(430)에서 출력되는 신호는 논리 로우 값을 가질 수 있다.
스캔 신호(S)가 논리 로우 값을 갖는 경우, 트랜지스터(P1)는 턴 온 되고 및 트랜지스터(N2)는 턴 오프 될 수 있다. 따라서, 트랜지스터(P1) 및 트랜지스터(P2)를 통해 바이어스 전압(VDD)이 출력단(430)으로 공급될 수 있다. 바이어스 전압(VDD)에 의해 출력단(430)에서 출력되는 신호는 논리 하이 값을 가질 수 있다.
예로서, 선택 신호(SE)는 논리 로우 값을 갖고, 반전 선택 신호(SEN)는 논리 하이 값을 가질 수 있다. 데이터 입력부(420)의 트랜지스터(P4) 및 트랜지스터(N3)는 턴 온 될 수 있다. 스캔 신호 입력부(410)의 트랜지스터(P2) 및 트랜지스터(N1)는 턴 오프 될 수 있다. 따라서, MUX(400)는 데이터 입력부(420)의 트랜지스터(P3) 및 트랜지스터(N4)의 동작에 따라 출력단(430)을 통해 특정한 논리 값을 갖는 신호를 출력할 수 있다. 입력 신호(D)의 논리 값에 따른 데이터 입력부(420)의 동작은 스캔 신호(S)의 논리 값에 따른 스캔 신호 입력부(410)의 동작과 유사하므로 이하 설명 생략한다.
도 5의 MUX(400)는 도 3의 제 1 내지 제 4 MUX들을 설명하기 위한 일 실시 예이며, 본 발명은 스캔 신호(S) 및 입력 신호(D)에 각각 대응하는 신호들을 선택적으로 출력하기 위한 모든 구성의 MUX들을 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
도 6을 도 3과 비교하면, 도 6의 플립플롭(500)은 도 3의 플립플롭(300)의 제 1 MUX(322) 대신 롱 스캔 제 1 MUX(522)를 포함할 수 있다. 도 6의 롱 스캔 제 1 MUX(522)는 도 3의 제 1 MUX(322) 보다 넓은 면적에 배치될 수 있다. 또한, 도 6의 선택 신호 생성기(521)는 도 3의 선택 신호 생성기(321) 보다 좁은 면적에 배치될 수 있다. 예로서, 도 6의 롱 스캔 제 1 MUX(522)는 도 3의 제 1 MUX 보다 많은 수의 트랜지스터들을 포함할 수 있다. 도 6의 선택 신호 생성기(521)는 도 3의 선택 신호 생성기(321) 보다 적은 수의 트랜지스터들을 포함할 수 있다.
따라서, 도 6의 롱 스캔 제 1 MUX(522)는 도 3의 제 1 MUX(322) 보다 신호를 느리게 출력할 수 있다. 롱 스캔 제 1 MUX(522)에 의해 신호가 출력되는 구체적인 과정은 도 8을 참조하여 설명된다.
도 4를 참조하여 설명된 것과 유사하게, 도 6의 플립플롭(500)은 제 1 내지 제 4 마스터-슬레이브 플립플롭들(523, 543, 546, 및 526)을 통해 제 1 내지 제 4 입력 신호들(D1 내지 D4)을 각각 수신할 수 있다. 또한, 도 6의 플립플롭(500)은 제 1 내지 제 4 마스터-슬레이브 플립플롭들(523, 543, 546, 및 526)을 통해 제 1 내지 제 4 스캔 신호들(S1 내지 S4)을 각각 수신할 수 있다.
제 1 내지 제 4 입력신호들(D1 내지 D4)이 플립플롭(500)에 수신되기 전, 제 1 내지 제 4 입력신호들(D1 내지 D4)이 다른 전자회로들에 의해 처리되는 동안 특정 시간이 소요될 수 있다. 그러나, 제 1 내지 제 4 스캔 신호들(S1 내지 S4)은 설계자에 의해 제 1 내지 제 4 마스터-슬레이브 플립플롭들(523, 543, 546, 및 526)에 직접 입력되기 때문에, 플립플롭(500)은 제 1 내지 제 4 스캔 신호들(S1 내지 S4)을 제 1 내지 제 4 입력신호들(D1 내지 D4)보다 빠르게 수신할 수 있다.
설계자는 롱 스캔 제 1 MUX(522)를 이용하여, 플립플롭(500)이 제 1 내지 제 4 스캔 신호들(S1 내지 S4)을 좀 더 느리게 수신하도록 할 수 있다. 설계자는 롱 스캔 제 1 MUX(522)로부터 신호가 출력되기 위해 소요되는 시간을 제 1 내지 제 4 입력신호들(D1 내지 D4)이 다른 전자회로들에 의해 처리되는 시간에 대응시킬 수 있다. 따라서, 설계자는 제 1 MUX(322) 대신 롱 스캔 제 1 MUX(522)를 사용함으로써, 실제 사용환경과 좀 더 유사한 테스트 환경을 얻을 수 있다.
도 6을 참조하여 도 3의 제 1 MUX(322) 대신 롱 스캔 제 1 MUX(522)가 사용되는 예시가 설명되었으나, 본 발명은 도 3의 제 1 내지 제 4 MUX들(322,342,345, 및 325) 중 적어도 하나 대신 롱 스캔 MUX가 사용되는 모든 실시 예들을 포함할 수 있다.
도 7은 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
플립플롭(600)은 제 1 내지 제 4 로우들을 포함할 수 있다. 제 1 로우는 롱 스캔 제 1 MUX(621), 제 1 마스터-슬레이브 플립플롭(622), 제 1 출력부(623), 제 8 MUX(624), 제 8 마스터-슬레이브 플립플롭(625), 및 제 8 출력부(626)를 포함할 수 있다. 제 2 로우는 제 2 MUX(632), 제 2 마스터-슬레이브 플립플롭(633), 제 2 출력부(623), 제 7 MUX(635), 제 7 마스터-슬레이브 플립플롭(636), 제 7 출력부(637) 및 제 1 공통 클럭 생성기(631)를 포함할 수 있다. 제 3 로우는 제 3 MUX(662), 제 3 마스터-슬레이브 플립플롭(663), 제 3 출력부(664), 제 6 MUX(665), 제 6 마스터-슬레이브 플립플롭(666), 제 6 출력부(667) 및 선택 신호 생성기(661)를 포함할 수 있다. 제 4 로우는 제 4 MUX(682), 제 4 마스터-슬레이브 플립플롭(683), 제 4 출력부(684), 제 5 MUX(685), 제 5 마스터-슬레이브 플립플롭(686), 제 5 출력부(687) 및 제 2 공통 클럭 생성기(681)를 포함할 수 있다.
도 7의 플립플롭(600)은 본 발명의 일 실시 예일 뿐이며, 본 발명은 하나 이상의 마스터-슬레이브 플립플롭들을 포함하는 모든 플립플롭들을 포함할 수 있다. 또한, 본 발명은 제 2 내지 제 8 MUX들(632, 662, 682, 685, 665, 635, 및 624) 중 적어도 하나 대신 롱 스캔 MUX가 배치되고, 롱 스캔 제 1 MUX(621) 대신 제 2 내지 제 8 MUX들(632, 662, 682, 685, 665, 635, 및 624)과 유사한 제 1 MUX가 배치되는 모든 플립플롭들을 포함할 수 있다.
도 7의 제 1 내지 제 8 마스터-슬레이브 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625) 각각은 도 3의 제 1 내지 제 4 마스터-슬레이브 플립플롭들(323, 343, 346, 및 326)의 구성요소들과 유사한 구성요소들을 포함하는 바 이하 설명 생략한다.
제 1 방향(X), 제 2 방향(Y), 및 제 3 방향(Z) 사이의 관계는 도 1을 참조하여 설명된 것과 유사하므로 이하 설명 생략 한다.
제 1 로우의 롱 스캔 제 1 MUX(621), 제 1 마스터 래치(622_1), 제 1 슬레이브 래치(622_2), 및 제 1 출력부(623)는 제 1 방향(X)을 따라 순서대로 배치될 수 있다. 제 1 로우의 제 8 MUX(624), 제 8 마스터 래치(625_1), 제 8 슬레이브 래치(625_2), 및 제 8 출력부(626)는 제 2 방향(Y)을 따라 순서대로 배치될 수 있다. 도 7의 제 2 내지 제 4 로우의 구성요소들의 배치들은 각각 도 3의 제 1 로우의 구성요소들의 배치와 유사하므로 이하 설명 생략한다. 도 7의 제 3 로우의 구성요소들의 배치는 도 3의 제 2 로우의 구성요소들의 배치와 유사하므로 이하 설명 생략한다. 제 1 내지 제 8 마스터-슬레이브 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625)의 배치는 도 3을 참조하여 설명된 것과 유사하므로 이하 설명 생략한다.
단, 도 7의 플립플롭(600)에 포함되는 선택 신호 생성기(661) 및 공통 클럭 생성기들(631 및 681)의 배치는 본 발명의 일 실시 예이며, 본 발명은 적어도 하나의 선택 신호 생성기 및 적어도 하나의 공통 클럭 생성기가 플립플롭(600)의 선택 신호 생성기(661) 및 공통 클럭 생성기들(631 및 681)의 위치에 각각 배치되는 모든 예시적인 플립플롭들을 포함할 수 있다.
제 5 바이어스 레일(690), 제 4 로우, 제 4 바이어스 레일(670), 제 3 로우, 제 3 바이어스 레일(650), 제 2 로우, 제 2 바이어스 레일(630), 제 1 로우, 및 제 1 바이어스 레일(610)은 제 3 방향(Z)을 따라 순서대로 배치될 수 있다.
제 1 내지 제 8 마스터-슬레이브 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625)의 구성요소들은 데이터 흐름에 따라 배치될 수 있다. 제 1 내지 제 8 마스터-슬레이브 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625)의 구성요소들의 배치는 도 3의 제 1 내지 제 4 마스터-슬레이브 플립플롭들(323, 343, 346, 및 326)의 구성요소들의 배치와 유사하므로 이하 설명 생략한다.
제 1, 제 3, 및 제 5 바이어스 레일들(610, 650, 및 690)은 바이어스 전압(VDD)을 공급할 수 있다. 제 2 및 제 4 바이어스 레일들(630, 670)은 바이어스 전압(VSS)을 공급할 수 있다. 바이어스 전압(VDD) 또는 바이어스 전압(VSS)은 전압 생성기 등과 같은 장치로부터 공급될 수 있다.
플립플롭(600)의 구성요소들은 메탈 라우팅에 의해 서로 연결될 수 있다. 제 1 내지 제 8 마스터 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625)은 제 1 및 제 2 공통 클럭 생성기들(631 및 681) 중 적어도 하나와 연결될 수 있다. 예로서, 제 1, 제 2, 제 7, 및 제 8 마스터-슬레이브 플립플롭들(622, 633, 636, 및 625)은 제 1 공통 클럭 생성기(631)와 연결될 수 있다. 또한, 제 3 내지 제 6 마스터-슬레이브 플립플롭들(663, 683, 686, 및 666)은 제 2 공통 클럭 생성기(681)와 연결될 수 있다. 선택 신호 생성기(661)는 제 2 내지 제 8 MUX(632, 662, 682, 685, 665, 635, 및 624), 및 롱 스캔 제 1 MUX(621)와 연결될 수 있다.
제 1 내지 제 4 로우들의 구성요소들은 제 1, 제 3, 및 제 5 바이어스 레일들(610, 650, 및 690) 중 적어도 하나와 연결될 수 있다. 제 1 내지 제 4 로우들의 구성요소들은 제 2 및 제 4 바이어스 레일들(630 및 670) 중 적어도 하나와 연결될 수 있다.
예로서, 제 1 로우의 구성요소들은 제 1 바이어스 레일(610), 및 제 2 바이어스 레일(630)과 연결될 수 있다. 제 2 로우의 구성요소들은 제 3 바이어스 레일(650), 및 제 2 바이어스 레일(630)과 연결될 수 있다. 제 3 로우의 구성요소들은 제 3 바이어스 레일(650), 및 제 4 바이어스 레일(670)과 연결될 수 있다. 제 4 로우의 구성요소들은 제 5 바이어스 레일(690), 및 제 4 바이어스 레일(670)과 연결될 수 있다.
플립플롭(600)의 제 1 내지 제 4 로우들의 구성요소들은 제 1, 제 3, 및 제 5 바이어스 레일들(610, 650, 및 690) 중 적어도 하나로부터 바이어스 전압(VDD)을 공급 받을 수 있다. 플립플롭(600)의 제 1 내지 제 4 로우들의 구성요소들은 제 2 및 제 4 바이어스 레일들(630 및 670) 중 적어도 하나로부터 바이어스 전압(VSS)을 공급 받을 수 있다.
예로서, 제 1 로우의 구성요소들은 제 1 바이어스 레일(610)로부터 바이어스 전압(VDD)을 공급 받고, 제 2 바이어스 레일(630)로부터 바이어스 전압(VSS)을 공급 받을 수 있다. 제 2 로우의 구성요소들은 제 3 바이어스 레일(650)로부터 바이어스 전압(VDD)을 공급 받고, 제 2 바이어스 레일(630)로부터 바이어스 전압(VSS)을 공급 받을 수 있다. 제 3 로우의 구성요소들은 제 3 바이어스 레일(650)로부터 바이어스 전압(VDD)을 공급 받고, 제 4 바이어스 레일(670)로부터 바이어스 전압(VSS)을 공급 받을 수 있다. 제 4 로우의 구성요소들은 제 5 바이어스 레일(690)로부터 바이어스 전압(VDD)을 공급 받고, 제 4 바이어스 레일(670)로부터 바이어스 전압(VSS)을 공급 받을 수 있다.
예로서, 바이어스 전압(VDD) 및 바이어스 전압(VSS)은 고정된 레벨을 가질 수 있다. 또는, 바이어스 전압(VDD) 및 바이어스 전압(VSS)은 가변 하는 레벨을 가질 수 있다.
도 7의 제 1 내지 제 8 마스터-슬레이브 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625)의 구성요소들 및 제 1 내지 제 8 출력부들(623, 634, 664, 684, 687, 667, 637, 및 626) 사이의 연결관계는 도 1의 제 1 및 제 2 마스터-슬레이브 플립플롭들(122 및 124)의 구성요소들 및 제 1 및 제 2 출력부들(123 및 125) 사이의 연결관계와 유사하므로 이하 설명 생략한다.
도 7의 예에서, 롱 스캔 제 1 MUX(621) 및 제 2 내지 제 8 MUX들(632, 662, 682, 685, 665, 635, 및 624)은 제 1 및 제 2 공통 클럭 생성기(631 및 681) 중 적어도 하나로부터 클럭 및 반전 클럭을 수신할 수 있다. 예로서, 롱 스캔 제 1 MUX(621), 제 2 MUX(632), 제 7 MUX(635), 및 제 8 MUX(624)는 제 1 공통 클럭 생성기(631)로부터 클럭 및 반전 클럭을 수신할 수 있다. 제 3 내지 제 6 MUX들(662, 682, 685, 및 665)은 제 2 공통 클럭 생성기(681)로부터 클럭 및 반전 클럭을 수신할 수 있다. 도 7의 예에서, 롱 스캔 제 1 MUX(621) 및 제 2 내지 제 8 MUX들(632, 662, 682, 685, 665, 635, 및 624)은 선택 신호 생성기(661)로부터 선택 신호 및 반전 선택 신호를 수신할 수 있다.
도 7의 플립플롭(600)의 동작은 도 4를 참조하여 설명된 것과 유사하므로 이하 설명 생략한다.
도 7을 참조하면, 제 1 내지 제 8 마스터-슬레이브 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625)은 제 1 내지 제 8 마스터-슬레이브 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625) 각각에 대응하는 8개의 클럭 생성기들을 포함하지 않을 수 있다. 대신, 제 1 내지 제 8 마스터-슬레이브 플립플롭들(622, 633, 663, 683, 686, 666, 636, 및 625)은 2개의 공통 클럭 생성기들(631 및 681)을 공유할 수 있다.
도 1을 참조하여 설명된 바와 같이, 공통 클럭 생성기들의 개수가 적을수록 플립플롭(600)은 적은 전력을 소비하고, 작은 면적에 배치될 수 있다. 또한, 공통 클럭 생성기 대신 다른 구성요소가 배치 될 수 있다. 예로서, 제 1 로우에는 공통 클럭 생성기 및 선택 신호 생성기 대신, 롱 스캔 제 1 MUX(621)가 배치될 수 있다. 도 6를 참조하여 설명된 바와 같이, 설계자는 롱 스캔 제 1 MUX(621)에 의해 좀 더 나은 테스트 환경을 얻을 수 있다.
도 8은 도 7의 롱 스캔 제 1 MUX의 예시적인 구성을 도시한 회로도 이다. 도 6의 롱 스캔 제 1 MUX(522) 및 도 7의 롱 스캔 제 1 MUX(621)는 도 8의 롱 스캔 MUX(700)를 각각 포함할 수 있다.
롱 스캔 MUX(700)는 롱 스캔 신호 입력부(710), 데이터 입력부(720), 및 출력단(730)을 포함할 수 있다. 롱 스캔 신호 입력부(710)는 트랜지스터(N5), 트랜지스터(N6), 트랜지스터(N7), 트랜지스터(P5), 트랜지스터(P6), 및 트랜지스터(P7)를 포함할 수 있다. 데이터 입력부(720)는 트랜지스터(N8), 트랜지스터(N9), 트랜지스터(P8), 및 트랜지스터(P9)를 포함할 수 있다. 도 8의 예에서, 트랜지스터(N5) 내지 트랜지스터(N9)들은 적어도 하나의 N-MOSFET을 각각 포함할 수 있다. 트랜지스터(P5) 내지 트랜지스터(P9)들은 적어도 하나의 P-MOSFET을 각각 포함할 수 있다.
롱 스캔 신호 입력부(710)에서, 트랜지스터(P5)는 일단을 통해 바이어스 전압(VDD)을 수신할 수 있다. 트랜지스터(P5)는 도 7의 제 1 내지 제 3 바이어스 레일들(610 내지 630) 중 적어도 하나를 통해 바이어스 전압(VDD)을 수신할 수 있다. 트랜지스터(P5)의 타단은 트랜지스터(P6)의 일단과 연결될 수 있다. 트랜지스터(P6)의 타단은 트랜지스터(P7)의 일단과 연결될 수 있다. 트랜지스터(P7)의 타단은 출력단(730) 및 트랜지스터(N5)의 일단과 연결될 수 있다. 트랜지스터(N5)의 타단은 트랜지스터(N6)의 일단과 연결될 수 있다. 트랜지스터(N6)의 타단은 트랜지스터(N7)의 일단과 연결될 수 있다. 트랜지스터(N7)는 타단을 통해 바이어스 전압(VSS)을 수신할 수 있다. 트랜지스터(N7)는 도 7의 제 4 및 제 5 바이어스 레일(640 및 650) 중 적어도 하나를 통해 바이어스 전압(VSS)을 수신할 수 있다.
도 8의 데이터 입력부(720)의 구성요소들의 연결관계는 도 5의 데이터 입력부(420)의 구성요소들의 연결관계와 유사하므로 이하 설명 생략한다.
스캔 신호 입력부(410)에서, 트랜지스터(P5), 트랜지스터(P6) 트랜지스터(N6), 및 트랜지스터(N7)는 게이트 단을 통해 스캔 신호(S)를 수신할 수 있다. 트랜지스터(N5)는 게이트 단을 통해 선택 신호(SE)를 수신할 수 있다. 트랜지스터(P7)는 게이트 단을 통해 반전 선택 신호(SEN)를 수신할 수 있다.
스캔 신호(S)의 논리 값에 따른 도 8의 롱 스캔 MUX(700)의 동작은 스캔 신호의 논리 값에 따른 도 5의 MUX(400)의 동작과 유사하므로 이하 설명 생략한다. 단, 도 8의 롱 스캔 신호 입력부(710)는 도 5의 스캔 신호 입력부(410) 보다 더 많은 직렬로 연결된 트랜지스터들을 포함하기 때문에, 도 8의 롱 스캔 신호 입력부(710)는 도 5의 스캔 신호 입력부(410) 보다 느리게 신호를 출력할 수 있다.
즉, 도 8에서 바이어스 전압(VDD)이 트랜지스터들(P5 내지 P7)을 통해 출력단(730)으로 전달되는 시간은, 도 5에서 바이어스 전압(VDD)이 트랜지스터들(P1 및 P2)을 통해 출력단(430)으로 전달되는 시간보다 길 수 있다. 또한, 도 8에서 바이어스 전압(VSS)이 트랜지스터들(N5 내지 N7)을 통해 출력단(730)으로 전달되는 시간은, 도 5에서 바이어스 전압(VSS)이 트랜지스터들(N1 및 N2)을 통해 출력단(430)으로 전달되는 시간보다 길 수 있다.
단, 도 8의 롱 스캔 MUX(700)는 도 6의 롱 스캔 제 1 MUX(522) 및 도 7의 롱 스캔 제 1 MUX(621)를 설명하기 위한 일 실시 예이며, 본 발명은 스캔 신호(S) 및 입력 신호(D)에 각각 대응하는 신호들을 선택적으로 출력하기 위한 모든 구성의 롱 스캔 MUX들을 포함할 수 있다. 예로서, 롱 스캔 입력부(710)는 직렬로 연결된 m개의 트랜지스터들을 포함할 수 있다(단 m은 자연수).
도 9는 본 발명의 실시 예에 따른 플립플롭의 배치를 도시한 블록도 이다.
이상 도 1을 참조하여 2개의 마스터-슬레이브 플립플롭들을 포함하는 플립플롭(100)이 설명되고, 도 3 및 도 6을 참조하여 4개의 마스터-슬레이브 플립플롭들을 포함하는 플립플롭들(300 및 500)이 설명되고, 도 7을 참조하여 8개의 마스터-슬레이브 플립플롭들을 포함하는 플립플롭(600)이 설명되었다. 그러나, 본 발명은 N개의 마스터-슬레이브 플립플롭들을 포함하는 플립플롭의 모든 예시들을 포함할 수 있다(단, N은 자연수).
예로서, 도 9의 플립플롭(800)은 6개의 마스터-슬레이브 플립플롭들(823, 843, 863, 866, 846, 및 826), 6개의 MUX들(822, 842, 862, 865, 845, 및 825), 6개의 출력부들(824, 844, 864, 867, 847, 및 827), 공통 클럭 생성기(821) 및 선택 신호 생성기들(841 및 861)을 포함할 수 있다. 구성요소들의 배치 방법, 구성 요소들 사이의 연결관계, 구성요소들의 동작, 구성요소들의 기능, 및 플립플롭(600_1) 내부의 신호의 흐름 등은 도 1 내지 도 7을 참조하여 설명된 것과 유사하므로 이하 설명 생략한다.
플립플롭(600_1)은 제 1 내지 제 6 MUX들(822, 842, 862, 865, 845, 및 825)을 포함하나, 본 발명은 제 1 내지 제 6 MUX들(822, 842, 862, 865, 845, 및 825) 중 적어도 하나 대신 롱 스캔 MUX가 배치되는 모든 실시 예들을 포함할 수 있다. 플립플롭(600_1)은 제 1 및 제 2 선택 신호 생성기들(841 및 861) 및 공통 클럭 생성기(821)를 포함하나, 본 발명은 적어도 하나의 공통 클럭 생성기가 배치되는 모든 실시 예들을 포함할 수 있다. 플립플롭(600_1)의 제 3 로우, 제 2 로우, 및 제 1 로우는 제 3 방향(Z)을 따라 순서대로 배치되나, 본 발명은 제 3 방향(Z)을 따라 임의의 순서대로 배치되는 제 1 내지 제 3 로우들을 포함할 수 있다.
도 2를 참조하여 설명된 바와 같이, 하나의 마스터-슬레이브 플립플롭은 클럭에 응답하여, 논리 값을 저장할 수 있다. 하나의 논리 값은 1비트의 데이터로 표현될 수 있다. 따라서, 도 1의 플립플롭(100)은 2비트 플립플롭이고, 도 3 및 도 6의 플립플롭들(300 및 500)은 4비트 플립플롭이고, 도 7의 플립플롭(600)은 8비트 플립플롭이고, 도 9의 플립플롭(800)은 6비트 플립플롭일 수 있다. 이상에서 설명된 바와 같이, 본 발명은 플립플롭들(100, 300, 500, 600, 및 800)의 배치들과 유사한 배치를 갖는 M비트 플립플롭(단, M은 자연수)의 모든 실시 예들을 포함할 수 있다.
도 10은 본 발명의 실시 예에 따른 플립플롭을 포함하는 예시적인 전자 장치를 도시한 블록도 이다.
도 10을 참조하면, 전자 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지(1300), 통신 장치(1400), 사용자 인터페이스(1500), 및 버스(1600)를 포함할 수 있다. 전자 장치(1000)는 도 10에 나타나지 않은 다른 구성 요소(예컨대, 다양한 센서들 또는 파워 서플라이 등)들을 더 포함할 수 있다. 또는, 전자 장치(1000)는 도 10에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있다.
프로세서(1100)는 전자 장치(1000)의 전반적인 동작들을 제어할 수 있다. 프로세서(1100)는 전자 장치(1000)의 동작들을 제어하기 위한 데이터를 처리할 수 있다. 프로세서(1100)는 데이터를 처리하기 위해 하나 이상의 플립플롭들을 포함할 수 다. 예로서, 프로세서(1100)는 도 1의 플립플롭(100), 도 3의 플립플롭(300), 도 6의 플립플롭(500), 도 7의 플립플롭(600), 도 9의 플립플롭(800) 중 적어도 하나를 포함할 수 있다.
설계자는 프로세서(1100)에 포함된 플립플롭들의 동작들을 테스트 할 수 있다. 예로서, 설계자는 프로세서(1100)에 포함된 플립플롭(300), 플립플롭(500) 및/또는 플립플롭(600)에 스캔 신호를 입력할 수 있다. 도 3 내지 도 8들을 참조하여 설명된 것과 같이, 플립플롭(300), 플립플롭(500), 플립플롭(600), 및/또는 플립플롭(800)은 스캔 신호에 대응하는 신호를 출력할 수 있다.
예로서, 프로세서(1100)는 범용 프로세서, 워크스테이션 프로세서, 어플리케이션(Application) 프로세서 등 중 하나일 수 있다. 프로세서(1100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어(Multi-Core)를 포함할 수 있다. 예로서, 프로세서(1100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다.
메모리(1200)는 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 저장할 수 있다. 프로세서(1100)에 의해 처리된 또는 처리될 데이터는 도 1의 플립플롭(100), 도 3의 플립플롭(300), 도 6의 플립플롭(500), 도 7의 플립플롭(600), 및 도 9의 플립플롭(800) 중 적어도 하나에 의해 출력된 또는 출력될 데이터일 수 있다.
예로서, 메모리(1200)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시(Flash) 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 또는, 메모리(1200)는 이종의 메모리들을 포함할 수 있다.
스토리지(1300)는 전원 공급과 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지(1300)는 도 1의 플립플롭(100), 도 3의 플립플롭(300), 도 6의 플립플롭(500), 도 7의 플립플롭(600), 및 도 9의 플립플롭(800) 중 적어도 하나에 의해 출력된 데이터와 관련된 데이터를 저장할 수 있다.
예로서, 스토리지(1300)는 HDD(Hard Disk Drive), SSD(Solid State Drive), SD(Secure Digital) 카드, USB(Universal Serial Bus) 메모리 장치 등과 같이 불휘발성 메모리를 포함하는 기록 매체(Storage Medium)일 수 있다.
통신 장치(1400)는 송신부 및 수신부를 포함할 수 있다. 전자 장치(1000)는 통신 장치(1400)에 의해 다른 전자 장치와 통신하여 데이터를 송신 및/또는 수신 할 수 있다. 통신 장치(1400)를 통해 송/수신되는 데이터는 도 1의 플립플롭(100), 도 3의 플립플롭(300), 도 6의 플립플롭(500), 도 7의 플립플롭(600), 및 도 9의 플립플롭(800) 중 적어도 하나에 의해 출력된 데이터와 관련될 수 있다.
사용자 인터페이스(1500)는 사용자와 전자 장치(1000) 사이에서 명령 또는 데이터의 입/출력을 전달할 수 있다. 예로서, 사용자 인터페이스(1500)는 키보드, 마우스, 터치스크린, 스캐너, 조이스틱, 음성인식장치, 동작인식장치 또는 안구인식장치 등과 같은 입력장치, 및/또는 모니터, 디스플레이 장치, 프로젝터, 스피커 또는 플로터 등의 출력장치 등과 같은 물리 장치를 포함할 수 있다.
버스(1600)는 전자 장치(1000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 예로서, 프로세서(1100), 메모리(1200), 스토리지(1300), 보안 모듈(240), 통신 장치(1400), 및 사용자 인터페이스(1500)는 버스(1600)를 통해 서로 데이터를 교환할 수 있다. 버스(1600)는 전자 장치(1000)에서 이용되는 다양한 유형의 통신 포맷을 지원하도록 구성될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 플립플롭
300: 플립플롭
500: 플립플롭
1000: 전자 장치

Claims (10)

  1. 제 1 방향을 따라 순서대로 배치되는 제 1 마스터 래치 및 제 1 슬레이브 래치를 포함하는 제 1 플립플롭;
    상기 제 1 방향과 반대 방향인 제 2 방향을 따라 순서대로 배치되는 제 2 마스터 래치 및 제 2 슬레이브 래치를 포함하는 제 2 플립플롭; 및
    상기 제 1 마스터 래치 및 상기 제 2 마스터 래치 사이에 배치되고, 상기 제 1 플립플롭 및 상기 제 2 플립플롭으로 클럭을 출력하도록 구성되는 클럭 생성기를 포함하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 제 1 플립플롭, 상기 제 2 플립플롭, 및 상기 클럭 생성기에 제 1 바이어스 전압을 공급하기 위한 제 1 바이어스 레일; 및
    상기 제 1 플립플롭, 상기 제 2 플립플롭, 및 상기 클럭 생성기에 제 2 바이어스 전압을 공급하기 위한 제 2 바이어스 레일을 더 포함하되,
    상기 제 1 플립플롭, 상기 제 2 플립플롭, 및 상기 클럭 생성기는 상기 제 1 바이어스 레일 및 상기 제 2 바이어스 레일 사이에 배치되고,
    상기 제 1 바이어스 레일, 상기 클럭 생성기, 및 상기 제 2 바이어스 레일은 상기 제 1 방향 및 상기 제 2 방향에 대해 교차하는 제 3 방향을 따라 순서대로 배치되는 전자 회로.
  3. 제 1 항에 있어서,
    제 1 스캔 신호 및 제 1 입력 신호에 대응하는 신호들 중 하나를 상기 제 1 마스터 래치에 출력하도록 구성되고, 상기 제 1 마스터 래치 및 상기 클럭 생성기 사이에 배치되는 제 1 MUX; 및
    제 2 스캔 신호 및 제 2 입력 신호에 대응하는 신호들 중 하나를 상기 제 2 마스터 래치에 출력하도록 구성되고, 상기 제 2 마스터 래치 및 상기 클럭 생성기 사이에 배치되는 제 2 MUX를 더 포함하는 전자 회로.
  4. 제 3 항에 있어서,
    선택 신호를 출력하도록 구성되는 선택 신호 생성기를 더 포함하되,
    상기 제 1 MUX는 상기 선택 신호에 응답하여, 상기 제 1 스캔 신호 및 상기 제 1 입력 신호 중 하나를 선택적으로 출력하고,
    상기 제 2 MUX는 상기 선택 신호에 응답하여, 상기 제 2 스캔 신호 및 상기 제 2 입력 신호 중 하나를 선택적으로 출력하는 전자 회로.
  5. 제 4 항에 있어서,
    상기 제 1 MUX는,
    상기 제 1 스캔 신호를 수신하고, 상기 선택 신호의 제 1 논리 값에 응답하여 상기 제 1 스캔 신호의 논리 값을 갖는 신호를 출력하도록 구성되는 스캔 신호 입력부; 및
    상기 제 1 입력 신호를 수신하고, 상기 선택 신호의 제 2 논리 값에 응답하여 상기 제 1 입력 신호의 논리 값을 갖는 신호를 출력하도록 구성되는 데이터 입력부를 포함하는 전자 회로.
  6. 클럭에 응답하여, 제 1 신호를 수신하고, 제 1 방향을 따라 상기 제 1 신호에 대응하는 신호를 제 1 출력부로 전달하도록 구성되는 제 1 플립플롭;
    상기 클럭에 응답하여, 제 3 신호를 수신하고, 상기 제 1 방향과 반대 방향인 제 2 방향을 따라 상기 제 3 신호에 대응하는 신호를 제 2 출력부로 전달하도록 구성되는 제 2 플립플롭; 및
    상기 제 1 플립플롭 및 상기 제 2 플립플롭 사이에 배치되고, 상기 클럭을 생성하도록 구성되는 클럭 생성기를 포함하되,
    상기 제 1 방향은 상기 클럭 생성기로부터 상기 제 1 출력부로 향하는 방향이고, 상기 제 2 방향은 상기 클럭 생성기로부터 상기 제 2 출력부로 향하는 방향인 전자 회로.
  7. 제 6 항에 있어서,
    상기 제 1 플립플롭, 상기 제 2 플립플롭, 및 상기 클럭 생성기에 전압들을 공급하도록 구성되는 제 1 바이어스 레일 및 제 2 바이어스 레일을 더 포함하고,
    상기 클럭 생성기, 상기 제 1 플립플롭, 및 상기 제 2 플립플롭은 상기 제 1 바이어스 레일 및 상기 제 2 바이어스 레일 사이에 배치되도록 구성되는 전자 회로.
  8. 제 1 방향을 따라 순서대로 배치되는 제 1 MUX 및 제 1 플립플롭을 포함하고, 제 2 방향을 따라 순서대로 배치되는 제 2 MUX 및 제 2 플립플롭을 포함하는 제 1 로우;
    상기 제 1 방향을 따라 순서대로 배치되는 제 3 MUX 및 제 3 플립플롭을 포함하고, 상기 제 2 방향을 따라 순서대로 배치되는 제 4 MUX 및 제 4 플립플롭을 포함하는 제 2 로우;
    상기 제 1 내지 제 4 플립플롭들에 클럭을 출력하도록 구성되는 클럭 생성기; 및
    상기 제 1 내지 제 4 MUX들에 선택 신호를 출력하도록 구성되는 선택 신호 생성기를 포함하되,
    상기 클럭 생성기는 상기 제 1 로우에 포함되고 상기 제 1 MUX 및 상기 제 2 MUX 사이에 배치되고, 상기 선택 신호 생성기는 상기 제 2 로우에 포함되고 상기 제 3 MUX 및 상기 제 4 MUX 사이에 배치되는 전자 회로.
  9. 제 8 항에 있어서,
    상기 제 1 플립플롭은 상기 클럭 생성기를 기준으로 상기 제 2 플립플롭의 위치에 대해 대칭인 위치에 배치되고, 상기 제 3 플립플롭은 상기 선택 신호 생성기를 기준으로 상기 제 4 플립플롭의 위치에 대해 대칭인 위치에 배치되는 전자 회로.
  10. 제 8 항에 있어서,
    상기 제 1 플립플롭, 상기 제 2 플립플롭, 상기 제 3 플립플롭, 및 상기 제 4 플립플롭에 바이어스 전압을 공급하기 위한 바이어스 레일을 포함하되,
    상기 바이어스 레일은 상기 제 1 로우 및 상기 제 2 로우 사이에 배치되고, 상기 클럭 생성기 및 상기 선택 신호 생성기는 상기 바이어스 레일을 기준으로 서로 대칭인 위치들에 배치되는 전자 회로.
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