KR20160069323A

KR20160069323A - 저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들

Info

Publication number: KR20160069323A
Application number: KR1020140175135A
Authority: KR
Inventors: 김민수; 김종우; 김지겸
Original assignee: 삼성전자주식회사
Priority date: 2014-12-08
Filing date: 2014-12-08
Publication date: 2016-06-16
Also published as: US9647644B2; US10333498B2; US20170237414A1; US20160164503A1; KR102280526B1

Abstract

각각이 클락 신호를 수신하는 하나의 클락 신호 입력 노드를 공유하는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하는 집적 회로에서, 상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들 중에서 어느 하나는 제1시점에서 로우 레벨로부터 하이 레벨로 천이하는 상기 클락 신호를 지연시켜 상기 제1시점보다 늦은 제2시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하는 반전 클락 신호를 생성하는 제1반전 회로와, 제1PMOS 트랜지스터와 제1NMOS 트랜지스터를 포함하는 전송 게이트와, 제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 포함하고, 입력 신호를 수신하는 입력 단자를 포함하는 입력 스테이지와, 상기 입력 스테이지의 출력 단자와 상기 전송 게이트의 입력 단자 사이에 접속된 제2반전 회로를 포함하고, 상기 클락 신호는 상기 전송 게이트의 상기 제1NMOS 트랜지스터의 게이트와 상기 입력 스테이지의 상기 제2PMOS 트랜지스터로 공급되고, 상기 반전 클락 신호는 상기 전송 게이트의 상기 제1PMOS 트랜지스터의 게이트로 공급되고 상기 입력 스테이지의 상기 제2NMOS 트랜지스터로 공급된다.

Description

저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들{LOW-POWER SMALL-AREA HIGH-SPEED MASTER-SLAVE FLIP-FLOP CIRCUIT AND DEVICES HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로에 관한 것으로, 특히 저전력 작은 면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들에 관한 것이다.

스마트폰과 태블릿(tablet) PC(personal computer)와 같은 모바일(mobile) 기기 시장의 증가는 저전력 칩의 수요를 증가시켰다. 저전력 칩의 특징은 제한된 에너지, 예컨대 배터리에 충전된 전하들을 이용하여 상기 저전력 칩을 포함하는 모바일 기기를 장시간 동안 적정한 성능으로 작동시키는 것이다. 적정한 성능과 저전력 모두를 만족시키는 것은 쉬운 일이 아니다.

디지털 신호들을 처리할 수 있는 저전력 칩은 플립-플롭 회로들과 래치들을 포함한다. 플립-플롭 회로들과 래치들은 데이터 저장 소자들로서 사용된다. 데이터 자장 소자들은 상태(state)를 저장하는데 사용된다. 플립-플롭과 래치는 1-비트 정보를 저장하고 유지할 수 있는 전자 회로로서 순차 로직 회로(sequential logic circuit)의 기본 요소이다. 래치는 레벨에 민감한(level-sensitive) 데이터 저장 소자이고, 플립-플롭은 에지에 민감한(edge-sensitive) 데이터 저장 소자이다.

칩에 포함된 플립-플롭 회로들과 래치들이 사용하는 전력이 증가할수록 상기 칩을 포함하는 모바일 기기의 전력 소모 또한 증가한다. 또한, 칩에 포함된 플립-플롭 회로들과 래치들의 작동 속도는 상기 칩을 포함하는 모바일 기기의 작동 속도에 영향을 준다.

본 발명이 이루고자 하는 기술적인 과제는 저전력을 소모하고 작은-면적에 구현되고 고속으로 작동할 수 있는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로와 이를 포함하는 장치들을 제공하는 것이다.

각각이 클락 신호를 수신하는 하나의 클락 신호 입력 노드를 공유하는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하는 집적 회로에서, 상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들 중에서 어느 하나는 제1시점에서 로우 레벨로부터 하이 레벨로 천이하는 상기 클락 신호를 지연시켜 상기 제1시점보다 늦은 제2시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하는 반전 클락 신호를 생성하는 하나의 로직 게이트로 구현된 제1반전 회로와, 제1PMOS 트랜지스터와 제1NMOS 트랜지스터를 포함하는 전송 게이트와, 제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 포함하고, 입력 신호를 수신하는 입력 단자를 포함하는 입력 스테이지와, 상기 입력 스테이지의 출력 단자와 상기 전송 게이트의 입력 단자 사이에 접속된 제2반전 회로를 포함하고, 상기 클락 신호는 상기 전송 게이트의 상기 제1NMOS 트랜지스터의 게이트와 상기 입력 스테이지의 상기 제2PMOS 트랜지스터로 공급되고, 상기 반전 클락 신호는 상기 전송 게이트의 상기 제1PMOS 트랜지스터의 게이트로 공급되고 상기 입력 스테이지의 상기 제2NMOS 트랜지스터로 공급된다.

실시 예에 따라, 상기 제1반전 회로는 제어 신호와 상기 클락 신호를 NAND 연산하여 상기 반전 클락 신호를 출력하는 NAND 게이트를 포함하고, 상기 NAND 게이트는 하나의 로직 게이트로 구현된다.

다른 실시 예에 따라, 상기 제1반전 회로는 제어 신호와 상기 클락 신호를 NOR 연산하여 상기 반전 클락 신호를 출력하는 NOR 게이트를 포함하고, 상기 NOR 게이트는 하나의 로직 게이트로 구현된다.

상기 집적 회로는 상기 제2반전 회로의 출력 단자에 접속된 입력 단자와 상기 입력 스테이지의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 클락 신호와 상기 반전 클락 신호에 응답하여 상기 입력 스테이지의 상기 출력 단자의 출력 신호를 래치하는 키퍼 회로를 더 포함한다. 상기 키퍼 회로는 트라이-스테이트 인버터이다.

상기 집적 회로는 상기 전송 게이트의 출력 단자에 접속된 입력 단자와 상기 전송 게이트의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 클락 신호와 상기 반전 클락 신호에 응답하여 상기 전송 게이트의 상기 출력 단자의 출력 신호를 래치하는 래치 회로를 더 포함한다.

상기 래치 회로는 상기 전송 게이트의 상기 출력 단자에 접속된 입력 단자를 포함하는 인버터와, 상기 인버터의 출력 단자에 접속된 입력 단자와 상기 전송 게이트의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 클락 신호와 상기 반전 클락 신호에 응답하여 작동하는 트라이-스테이트 인버터를 포함한다.

상기 제1시점 이전에 상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 인에이블되고, 상기 제1시점 이전에 상기 전송 게이트는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 디스에이블되고, 인에이블된 상기 입력 스테이지는 상기 입력 단자로 입력된 상기 입력 신호와 동일한 위상 또는 반대 위상을 갖는 출력 신호를 상기 제2반전 회로로 전송한다.

상기 집적 회로는 상기 제2반전 회로의 출력 단자에 접속된 입력 단자와 상기 입력 스테이지의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 제2시점 직후에 상기 클락 신호와 상기 반전 클락 신호에 응답하여 상기 출력 신호를 래치하는 키퍼 회로를 더 포함한다.

상기 제2시점 직후에 상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 디스에이블되고, 상기 제2시점 직후에 상기 전송 게이트는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 인에이블되고, 상기 인에이블된 상기 전송 게이트는 상기 제2반전 회로의 출력 신호를 전송한다.

상기 클락 신호는 상기 제2시점 보다 늦은 제3시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하고, 상기 반전 클락 신호는 상기 제3시점 보다 늦은 제4시점에서 상기 로우 레벨로부터 상기 하이 레벨로 천이한다. 상기 집적 회로는 상기 전송 게이트의 출력 단자에 접속된 입력 단자와 상기 전송 게이트의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 전송 게이트의 상기 출력 단자로부터 출력된 출력 신호를 상기 제4시점 직후에 상기 클락 신호와 상기 반전 클락 신호에 응답하여 래치하는 래치 회로를 더 포함한다.

상기 입력 신호가 복수의 입력 비트들을 포함할 때, 상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 상기 복수의 입력 비트들을 논리 조합하고, 논리 조합의 결과로서 상기 복수의 입력 비트들 중에서 어느 하나를 반전시키고, 반전된 신호를 상기 제2반전 회로로 전송한다.

상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들은 표준 셀 라이브러리(standard cell library)에 적합하게 구현된다.

본 발명의 실시 예에 따른 기능 구성 요소들을 포함하는 시스템 온 칩에서, 상기 기능 구성 요소들 중에서 적어도 하나는 각각이 클락 신호를 수신하는 하나의 클락 신호 입력 노드를 공유하는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하고, 상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들 중에서 어느 하나는 제1시점에서 로우 레벨로부터 하이 레벨로 천이하는 상기 클락 신호를 지연시켜 상기 제1시점보다 늦은 제2시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하는 반전 클락 신호를 생성하는 하나의 로직 게이트로 구현된 제1반전 회로와, 제1PMOS 트랜지스터와 제1NMOS 트랜지스터를 포함하는 전송 게이트와, 제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 포함하고, 입력 신호를 수신하는 입력 단자를 포함하는 입력 스테이지와, 상기 입력 스테이지의 출력 단자와 상기 전송 게이트의 입력 단자 사이에 접속된 제2반전 회로를 포함하고, 상기 클락 신호는 상기 전송 게이트의 상기 제1NMOS 트랜지스터의 게이트와 상기 입력 스테이지의 상기 제2PMOS 트랜지스터로 공급되고, 상기 반전 클락 신호는 상기 전송 게이트의 상기 제1PMOS 트랜지스터의 게이트로 공급되고 상기 입력 스테이지의 상기 제2NMOS 트랜지스터로 공급된다.

본 발명의 실시 예에 따른 모바일 컴퓨팅 장치는 기능 구성 요소들을 포함하는 애플리케이션 프로세서와, 상기 애플리케이션 프로세서로 작동 전압들을 공급하는 전력 관리 IC와, 상기 애플리케이션 프로세서에 접속된 메모리와, 상기 애플리케이션 프로세서에 의해 제어되는 디스플레이를 포함한다.

상기 기능 구성 요소들 중에서 적어도 하나는 각각이 클락 신호를 수신하는 하나의 클락 신호 입력 노드를 공유하는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하고, 상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들 중에서 어느 하나는 제1시점에서 로우 레벨로부터 하이 레벨로 천이하는 상기 클락 신호를 지연시켜 상기 제1시점보다 늦은 제2시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하는 반전 클락 신호를 생성하는 하나의 로직 게이트로 구현된 제1반전 회로와, 제1PMOS 트랜지스터와 제1NMOS 트랜지스터를 포함하는 전송 게이트와, 제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 포함하고, 입력 신호를 수신하는 입력 단자를 포함하는 입력 스테이지와, 상기 입력 스테이지의 출력 단자와 상기 전송 게이트의 입력 단자 사이에 접속된 제2반전 회로를 포함하고, 상기 클락 신호는 상기 전송 게이트의 상기 제1NMOS 트랜지스터의 게이트와 상기 입력 스테이지의 상기 제2PMOS 트랜지스터로 공급되고, 상기 반전 클락 신호는 상기 전송 게이트의 상기 제1PMOS 트랜지스터의 게이트로 공급되고 상기 입력 스테이지의 상기 제2NMOS 트랜지스터로 공급된다.

상기 기능 구성 요소들 중에서 적어도 하나는 CPU(central processing unit), 그래픽스 프로세싱 유닛(graphics processing unit(GPU)), 멀티-코어 프로세서(multi-core processor)의 각 코어, 디지털 신호 프로세서(digital signal processor(DSP)), 이미지 신호 프로세서(image signal processor(ISP)), 하드웨어 코덱, 멀티미디어 프로세서, 및 메모리 인터페이스 중에서 어느 하나이다.

본 발명의 실시 예에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로는 저전력을 소모하고 작은-면적에 구현되고 고속으로 작동할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1a부터 도 1d는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들(positive edge-triggered master-slave flip-flop circuits)을 포함하는 집적 회로들의 실시 예들이다.
도 2는 도 1a부터 도 1d에 도시된 입력 스테이지의 일 실시 예를 나타낸다.
도 3은 도 1a부터 도 1d에 도시된 입력 스테이지의 다른 실시 예를 나타낸다.
도 4는 도 1a부터 도 1d에 도시된 입력 스테이지의 또 다른 실시 예를 나타낸다.
도 5는 도 1a 또는 도 1b에 도시된 제1반전 회로의 실시 예를 나타낸다.
도 6은 도 1c 또는 도 1d에 도시된 제1반전 회로의 일 실시 예를 나타낸다.
도 7은 도 1c 또는 도 1d에 도시된 제1반전 회로의 다른 실시 예를 나타낸다.
도 8은 도 1a 또는 도 1c에 도시된 제2반전 회로의 실시 예를 나타낸다.
도 9는 도 1b 또는 도 1d에 도시된 제2반전 회로의 일 실시 예를 나타낸다.
도 10은 도 1b 또는 도 1d에 도시된 제2반전 회로의 다른 실시 예를 나타낸다.
도 11은 선택 회로를 포함하는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하는 집적 회로의 일 실시 예를 나타낸다.
도 12는 선택 회로를 포함하는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하는 집적 회로의 다른 실시 예를 나타낸다.
도 12는 선택 회로를 포함하는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하는 집적 회로의 또 다른 실시 예를 나타낸다.
도 14는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
도 15는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로를 포함하는 집적 회로의 블록도를 나타낸다.
도 16은 본 발명의 실시 예에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로의 작동을 설명하는 플로우 차트이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1a부터 도 1d는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들(positive edge-triggered master-slave flip-flop circuits)을 포함하는 집적 회로들의 실시 예들이다.

도 1a부터 도 1d을 참조하면, 각 집적 회로(100)에 포함된 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들(이하, "플립-플롭 회로들"라 한다; 100-1~100-k; k는 2 이상의 자연수)는 하나의 클락 신호(CK)를 수신하는 클락 신호 입력 노드를 공유할 수 있다. 상기 클락 신호 입력 노드는 핀, 패드 또는 메탈 라인을 의미할 수 있으나 이에 한정되는 것은 아니다.

도 1a를 참조하면, 제1플립-플롭 회로(100-1)는 입력 스테이지(110-1), 제1반전 회로(120-1), 제2반전 회로(130-1), 및 전송 게이트(140-1)를 포함할 수 있다. 실시 예들에 따라, 제1플립-플롭 회로(100-1)는 키퍼 회로(150-1)를 더 포함할 수 있다. 제k플립-플롭 회로(100-k)는 입력 스테이지(110-k), 제1반전 회로(120-k), 제2반전 회로(130-k), 및 전송 게이트(140-k)를 포함할 수 있다. 실시 예들에 따라, 제k플립-플롭 회로(100-k)는 키퍼 회로(150-k)를 더 포함할 수 있다.

각 입력 스테이지(110-1과 110-k)의 입력 신호(IN과 IN')와 출력 신호(N0와 N0')를 제외하면, 각 입력 스테이지(110-1과 110-k)의 구조와 작동은 실질적으로 동일 또는 유사하다.

각 제1반전 회로(120-1과 120-k)의 출력 신호(nCK1과 nCKk)를 제외하면, 각 제1반전 회로(120-1과 120-k)의 구조와 작동을 실질적으로 동일 또는 유사하다.

각 제2반전 회로(130-1과 130-k)의 입력 신호(N0과 N0')와 출력 신호(N1과 N1')를 제외하면, 각 제2반전 회로(130-1과 130-k)의 구조와 작동을 실질적으로 동일 또는 유사하다. 각 전송 게이트(140-1과 140-k)의 입력 신호(N1과 N1')와 출력 신호(OUT와 OUT')를 제외하면, 각 전송 게이트(140-1과 140-k)의 구조와 작동을 실질적으로 동일 또는 유사하다.

각 입력 스테이지(110-1과 110-k)의 다양한 실시 예들은 도 2부터 도 4를 참조하여 설명될 것이고, 각 제1반전 회로(120-1과 120-k)의 다양한 실시 예들은 도 5부터 도 7을 참조하여 설명될 것이고, 각 제2반전 회로(130-1과 130-k)의 다양한 실시 예들은 도 8부터 도 10을 참조하여 설명될 것이다.

제1플립-플롭 회로(100-1)의 제1반전 회로(120-1)는 제1시점(T1)에서 로우 (low) 레벨(L)로부터 하이(high) 레벨(H)로 상승(rising)하는 클락 신호(CK)를 지연 시간(d)만큼 지연시켜 제1시점(T1)보다 늦은 제2시점(T2)에서 하이 레벨(H)로부터 로우 레벨(L)로 하강하는 반전 클락 신호(nCK1)를 생성할 수 있다. 여기서, 상승 또는 하강은 천이(transition)를 의미할 수 있다. 이때, 반전 클락 신호(nCK1)는 제1플립-플롭 회로(100-1) 내부에서만 사용될 수 있다.

상승 에지(rising edge)는 로우 레벨로부터 하이 레벨로의 천이를 의미한다. 상승 에지는 양의 에지(positive edge)를 의미할 수 있다. 회로가 상승 에지에서 트리거될(rising edge-triggered) 때, 상기 회로는 상기 회로로 공급되는 클락 신호가 로우 레벨로부터 하이 레벨로 천이할 때 활성화(active)된다. 그러나, 상승 에지에서 트리거되는 회로는 클락 신호의 하이 레벨로부터 로우 레벨로의 천이 (high level-to-low level transition)를 무시한다. 이때, 상기 회로는 비활성화 (inactive)된다고 할 수 있다.

하강 에지(falling edge)는 하이 레벨로부터 로우 레벨로의 천이를 의미한다. 하강 에지는 음의 에지(negative edge)를 의미할 수 있다. 회로가 하강 에지에서 트리거될(falling edge-triggered) 때, 상기 회로는 상기 회로로 공급되는 클락 신호가 하이 레벨로부터 로우 레벨로 천이할 때 활성화된다. 그러나, 하강 에지에서 트리거되는 회로는 클락 신호의 로우 레벨로부터 하이 레벨로의 천이(low level-to-high level transition)를 무시한다.

본 명세서에서 설명되고 본 발명의 개념에 따른 플립-플롭 회로(100-1~100-k)는 상승 에지에서 트리거되는 플립-플롭 회로, 특히 상승 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로(rising edge-triggered master-slave flip-flop circuit)일 수 있다.

제1반전 회로(120-1)는 제2시점(T2)보다 늦은 제3시점(T3)에서 하이 레벨(H)로부터 로우 레벨(L)로 천이하는 클락 신호(CK)를 지연 시간(d')만큼 지연시켜 제3시점(T3)보다 늦은 제4시점(T4)에서 로우 레벨(L)로부터 하이 레벨(H)로 천이하는 반전 클락 신호(nCK1)를 생성할 수 있다. 반전 클락 신호(nCK1)는 제1플립-플롭 회로(100-1) 내부에서만 사용될 수 있다.

실시 예들에 따라, 제3시점(T3)과 제4시점(T4) 사이에 존재하는 지연 시간 (d')은 제1반전 회로(120-1)의 물리적인 특성에 따라 제1시점(T1)과 제2시점(T2) 사이에 존재하는 지연 시간(d)과 동일하거나 또는 서로 다를 수 있다.

제k플립-플롭 회로(100-k)의 제1반전 회로(120-k)는 클락 신호 입력 노드를 통해 입력된 클락 신호(CK)를 수신하여 반전하고 반전 클락 신호(nCKk)를 생성할 수 있다. 이때, 반전 클락 신호(nCKk)는 제k플립-플롭 회로(100-k) 내부에서만 사용될 수 있다. 실시 예들에 따라, 각 반전 회로(120-1~120-k)의 물리적인 특성에 따라, 각 반전 회로(120-1~120-k)의 지연 시간(d 또는 d')은 서로 같을 수도 있고 서로 다를 수도 있다.

도 1a부터 도 1d에 도시된 각 지연 시간(d와 d')은 상당히 짧은 시간일 수 있으나 설명의 편의를 위해 크게 도시된다.

각 제1반전 회로(120-1~120-k)에 의해 생성된 각 반전 클락 신호(nCK1~nCKk)의 레벨(또는 위상(phase)) 천이는 클락 신호(CK)의 레벨(또는 위상) 천이보다 항상 느리다.

도 5는 도 1a 또는 도 1b에 도시된 제1반전 회로의 실시 예를 나타낸다.

도 1a, 도 1b, 및 도 5를 참조하면, 제1반전 회로(120-1)의 실시 예에 따른 제1반전 회로(120A)는 클락 신호 입력 노드를 통해 수신된 클락 신호(CK)를 반전하고 반전 클락 신호(nCK1)를 생성하는 인버터(121)로 구현될 수 있다. 인버터(121)는 하나의 로직 게이트만으로 구현될 수 있다. 즉, 각 제1반전 회로(120-1~120-k)는 하나의 인버터(121)로 구현될 수 있다.

도 6은 도 1c 또는 도 1d에 도시된 제1반전 회로의 일 실시 예를 나타낸다.

도 1c, 도 1d, 및 도 6을 참조하면, 제1반전 회로(120-1)의 실시 예에 따른 제1반전 회로(120B)는 제어 신호(NY)와 클락 신호(CK)를 NAND 연산하고 반전 클락 신호(nCK1)를 생성하는 NAND 게이트(123)로 구현될 수 있다. NAND 게이트(123)는 하나의 로직 게이트만으로 구현될 수 있다. 즉, 각 제1반전 회로(120-1~120-k)는 하나의 NAND 게이트(123)로 구현될 수 있다.

예컨대, 제어 신호(NY)가 하이 레벨일 때 NAND 게이트(123)는 인버터의 기능을 수행할 수 있으나, 제어 신호(NY)가 로우 레벨일 때 NAND 게이트(123)는 클락 신호(CK)의 레벨과 무관하게 항상 하이 레벨을 갖는 반전 클락 신호(nCK1)를 출력한다.

도 7은 도 1c 또는 도 1d에 도시된 제1반전 회로의 다른 실시 예를 나타낸다. 도 1c, 도 1d, 및 도 7을 참조하면, 제1반전 회로(120-1)의 실시 예에 따른 제1반전 회로(120C)는 제어 신호(NY)와 클락 신호(CK)를 NOR 연산하고 반전 클락 신호(nCK1)를 생성하는 NOR 게이트(125)로 구현될 수 있다. NOR 게이트(125)는 하나의 로직 게이트만으로 구현될 수 있다. 즉, 각 제1반전 회로(120-1~120-k)는 하나의 NOR 게이트(125)로 구현될 수 있다.

예컨대, 제어 신호(NY)가 로우 레벨일 때 NOR 게이트(125)는 인버터의 기능을 수행할 수 있으나, 제어 신호(NY)가 하이 레벨일 때 NOR 게이트(125)는 클락 신호(CK)의 레벨과 무관하게 항상 로우 레벨을 갖는 반전 클락 신호(nCK1)를 출력한다.

예컨대, NAND 게이트(123)와 NOR 게이트(125)는 제어 신호(NY)의 레벨에 따라 클락 신호(CK)를 게이팅(gating) 또는 마스킹(masking)할 수 있다.

각 제1반전 회로(120-1~120-k)는 하나의 로직 게이트만으로 이루어져야 하고, 클락 신호(CK)는 각 제1반전 회로(120-1~120-k)의 각 지연 시간 후에 반전되어야 한다.

도 1a부터 도 1d를 참조하면, 각 입력 스테이지(110-1과 110-k)는 제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 포함하고, 각 입력 신호(IN과 IN')를 수신하는 각 입력 단자(INP)를 포함한다. 예컨대, 각 입력 단자(INP)는 노드(node), 핀 (pin), 패드(pad), 또는 금속 라인(matal line)을 의미할 수 있다.

도 2는 도 1a부터 도 1d에 도시된 입력 스테이지의 일 실시 예를 나타낸다.

도 1a부터 도 2를 참조하면, 입력 스테이지(110-1)의 실시 예에 따른 입력 스테이지(110A)는 제2PMOS 트랜지스터(PT2)와 제2NMOS 트랜지스터(NT2)를 포함하는 전송 게이트(transmission gate)로 구현될 수 있다. 입력 스테이지(110A)로 입력되는 입력 신호(IN)는 1-비트 또는 그 이상의 비트들을 포함할 수 있다.

클락 신호(CK)는 제2PMOS 트랜지스터(PT2)의 게이트로 공급되고 반전 클락 신호(nCK1)는 제2NMOS 트랜지스터(NT2)의 게이트로 공급된다. 따라서, 전송 게이트 (110A)는, 클락 신호(CK)와 반전 클락 신호(nCK1)에 응답하여, 입력 신호(IN)의 위상과 동일한 위상을 갖는 출력 신호(NO)를 전송할 수 있다. 각 입력 스테이지(110-1~110-k)는 전송 게이트로 구현될 수 있다.

도 3은 도 1a부터 도 1d에 도시된 입력 스테이지의 다른 실시 예를 나타낸다. 도 1a부터 도 1d, 및 도 3을 참조하면, 입력 스테이지(110-1)의 실시 예에 따른 입력 스테이지(110B-1)는 제2PMOS 트랜지스터(PT2)와 제2NMOS 트랜지스터(NT2)를 포함하는 트라이-스테이트 인버터(tri-state inverter)로 구현될 수 있다.

클락 신호(CK)는 제2PMOS 트랜지스터(PT2)의 게이트로 공급되고 반전 클락 신호(nCK1)는 제2NMOS 트랜지스터(NT2)의 게이트로 공급된다.

도 3의 (a)는 트라이-스테이트 인버터(110B)의 심벌을 나타내고, 도 3의 (b)는 트라이-스테이트 인버터(110B)의 회로도의 일 실시 예이다. 각 입력 스테이지(110-1~110-k)는 트라이-스테이트 인버터로 구현될 수 있다.

도 3의 (b)에 도시된 바와 같이, 입력 스테이지(110-1)의 입력 신호(IN)는 PMOS 트랜지스터(P11)의 게이트와 NMOS 트랜지스터(N12)의 게이트로 공급된다. 직렬로 접속된 MOS 트랜지스터들(P11, PT2, NT2, 및 N12)은 작동 전압(Vdd)을 공급하는 제1노드(또는 전압 라인)와 접지 전압(Vss)을 공급하는 제2노드(또는 접지 라인) 사이에 접속된다. 입력 스테이지(110B 또는 110B-1)의 출력 단자는 제2PMOS 트랜지스터(PT2)와 제2NMOS 트랜지스터(NT2)의 공통 노드에 접속된다.

도 4는 도 1a부터 도 1d에 도시된 입력 스테이지의 또 다른 실시 예를 나타낸다. 도 1a부터 도 1d, 및 도 4를 참조하면, 입력 스테이지(110-1)의 실시 예에 따른 입력 스테이지(110C)는 로직 게이트들(111과 113)과 트라이-스테이트 인버터 (115)를 포함한다.

도 4의 (b)의 회로도(110C-1)는 도 4의 (a)에 도시된 로직 회로들(111과 113)을 포함하는 트라이-스테이트 인버터(110C)의 회로도의 일 실시 예이다.

입력 스테이지(110-1)의 입력 신호(IN)가 복수의 입력 비트들(IN0~IN3)을 포함할 때, 제1AND 게이트(111)는 입력 비트들(IN0와 IN1)을 AND 연산하고, 제2AND 게이트(113)는 입력 비트들(IN2와 IN3)을 AND 연산하고, 트라이-스테이트 인버터 (115)는, 클락 신호(CK)와 반전 클락 신호(nCK1)에 응답하여, AND 게이트들(111과 113)의 출력 신호들에 관련된 하나 또는 그 이상의 신호들을 처리할 수 있다.

도 4의 (b)의 입력 스테이지(110C-1)는 클락 신호(CK)를 수신하는 게이트를 포함하는 제2PMOS 트랜지스터(PT2)와, 반전 클락 신호(nCK1)를 수신하는 게이트를 포함하는 제2NMOS 트랜지스터(NT2)를 포함한다.

제1입력 비트(IN0)는 트랜지스터들(P21과 N22)의 게이트들로 공급되고, 제2입력 비트(IN1)는 트랜지스터들(P22과 N24)의 게이트들로 공급되고, 제3입력 비트 (IN2)는 트랜지스터들(P23과 N23)의 게이트들로 공급되고, 제4입력 비트(IN3)는 트랜지스터들(P24와 N25)의 게이트들로 공급된다. 각 입력 스테이지(110-1~110-k)는 로직 게이트들(111과 113)과 트라이-스테이트 인버터(115)로 구현될 수 있다.

각 제2반전 회로(130-1과 130-k)는 각 입력 스테이지(110-1과 110-k)의 출력 단자와 각 전송 게이트(140-1과 140-k)의 입력 단자 사이에 접속되고, 각 입력 스테이지(110-1과 110-k)의 각 출력 신호(N0와 N0')를 수신하고 반전할 수 있다.

도 8은 도 1a 또는 도 1c에 도시된 제2반전 회로의 실시 예를 나타낸다.

도 1a, 도 1c, 및 도 8을 참조하면, 제2반전 회로(130-1)의 실시 예에 따른 제2반전 회로(130A)는 입력 스테이지(110-1)의 출력 신호(N0)를 수신하여 반전하고, 반전된 신호(N1)를 출력하는 인버터(131)로 구현될 수 있다. 각 제2반전 회로 (130-1~130-k)는 인버터(131)로 구현될 수 있다.

도 9는 도 1b 또는 도 1d에 도시된 제2반전 회로의 일 실시 예를 나타낸다.

도 1b, 도 1d, 및 도 9를 참조하면, 제2반전 회로(130-1)의 실시 예에 따른 제2반전 회로(130B)는 제어 신호(NX)와 입력 스테이지(110-1)의 출력 신호(N0)를 NAND 연산하고 연산 신호(N1)를 생성하는 NAND 게이트(133)로 구현될 수 있다.

예컨대, 제어 신호(NX)가 하이 레벨일 때 NAND 게이트(133)는 인버터의 기능을 수행할 수 있으나, 제어 신호(NX)가 로우 레벨일 때 NAND 게이트(133)는 입력 스테이지(110-1)의 출력 신호(N0)의 레벨과 무관하게 항상 하이 레벨을 갖는 연산 신호(N1)를 출력한다. 각 제2반전 회로(130-1~130-k)는 NAND 게이트(133)로 구현될 수 있다.

도 10은 도 1b 또는 도 1d에 도시된 제2반전 회로의 다른 실시 예를 나타낸다. 도 1b, 도 1d, 및 도 10을 참조하면, 제2반전 회로(130-1)의 실시 예에 따른 제2반전 회로(130C)는 제어 신호(NX)와 입력 스테이지(110-1)의 출력 신호(N0)를 NOR 연산하고 연산 신호(N1)를 생성하는 NOR 게이트(135)로 구현될 수 있다. 각 제2반전 회로(130-1~130-k)는 NOR 게이트(135)로 구현될 수 있다.

예컨대, 제어 신호(NX)가 로우 레벨일 때 NOR 게이트(135)는 인버터의 기능을 수행할 수 있으나, 제어 신호(NX)가 하이 레벨일 때 NOR 게이트(135)는 입력 스테이지(110-1)의 출력 신호(N0)의 레벨과 무관하게 항상 로우 레벨을 갖는 연산 신호(N1)를 출력한다.

예컨대, NAND 게이트(133) 또는 NOR 게이트(135)로 공급되는 제어 신호(NX)는 플립-플롭 회로(100-1~100-k)를 리셋(reset)하기 위한 신호 또는 셋(set)하기 위한 신호로 사용될 수 있다.

각 제2반전 회로(130-1과 130-k)는 하나의 로직 게이트로 이루어져야 하고, 각 입력 스테이지(110-1과 110-k)의 각 출력 신호(N0와 N0')를 각 제2반전 회로 (130-1과 130-k)의 지연 시간 후에 반전시켜야 한다.

각 전송 게이트(140-1과 140-k)는 제1PMOS 트랜지스터(PT1)와 제1NMOS 트랜지스터(NT1)를 포함한다. 실시 예들에 따라, 제1PMOS 트랜지스터(PT1)의 채널 폭과 제1NMOS 트랜지스터(NT1)의 채널 폭은 PVT 변화를 고려한 오차 범위 내에서 실질적으로 동일하다. PVT는 공정(process), 전압(voltage), 및/또는 온도(temperature)를 의미한다.

클락 신호 입력 노드로 입력된 클락 신호(CK)는 전송 게이트(140-1)의 제1NMOS 트랜지스터(NT1)의 게이트와 입력 스테이지(110-1)의 제2PMOS 트랜지스터 (PT2)로 공급되고, 제1반전 회로(120-1)에 의해 생성된 반전 클락 신호(nCK1)는 전송 게이트(110-1)의 제1PMOS 트랜지스터(PT1)의 게이트로 공급되고 입력 스테이지 (110-1)의 제2NMOS 트랜지스터(NT2)로 공급된다.

또한, 상기 클락 신호 입력 노드로 입력된 클락 신호(CK)는 전송 게이트 (140-k)의 제1NMOS 트랜지스터(NT1)의 게이트와 입력 스테이지(110-k)의 제2PMOS 트랜지스터(PT2)로 공급되고, 제1반전 회로(120-k)에 의해 생성된 반전 클락 신호 (nCKk)는 전송 게이트(110-k)의 제1PMOS 트랜지스터(PT1)의 게이트로 공급되고 입력 스테이지(110-k)의 제2NMOS 트랜지스터 (NT2)로 공급된다.

도 11은 선택 회로를 포함하는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하는 집적 회로의 일 실시 예를 나타낸다.

도 1a부터 도 11을 참조하면, 집적 회로(200A)는 하나의 클락 신호(CK)를 수신하는 하나의 클락 신호 입력 노드를 공유하는 복수의 플립-플롭들(100-1~100-k)을 포함할 수 있다.

제1플립-플롭 회로(200A-1)는 선택 회로(210-1), 입력 스테이지(110-1), 제1반전 회로(120-1), 제2반전 회로(130-1), 전송 게이트(140-1), 키퍼 회로(150-1), 및 래치 회로(170-1)를 포함할 수 있다.

키퍼 회로(150-1)의 입력 단자는 제2반전 회로(130-1)의 출력 단자에 접속되고 키퍼 회로(150-1)의 출력 단자는 입력 스테이지(110-1)의 출력 단자에 접속된다. 키퍼 회로(150-1)는 클락 신호(CK)와 반전 클락 신호(nCK1)에 응답하여 작동하는 트라이-스테이트 인버터로 구현될 수 있다.

래치 회로(170-1)의 입력 단자는 전송 게이트(140-1)의 출력 단자에 접속되고 래치 회로(170-1)의 출력 단자는 전송 게이트(140-1)의 상기 출력 단자에 접속된다. 래치 회로(170-1)는, 클락 신호(CK)와 반전 클락 신호(nCK1)에 응답하여, 전송 게이트(140-1)의 출력 신호(OUT)를 래치할 수 있다.

래치 회로(170-1)는 트라이-스테이트 인버터(171-1)와 인버터(173-1)를 포함할 수 있다. 인버터(173-1)의 입력 단자는 전송 게이트(140-1)의 출력 단자에 접속된다. 트라이-스테이트 인버터(171-1)의 입력 단자는 인버터(173-1)의 출력 단자에 접속되고, 트라이-스테이트 인버터(171-1)의 출력 단자는 전송 게이트(140-1)의 상기 출력 단자에 접속된다.

도 11에서는 전송 게이트로 구현된 입력 스테이지(110-1), 인버터로 구현된 제1반전 회로(120-1), 및 인버터로 구현된 제2반전 회로(130-1)가 예시적으로 도시되어 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.

실시 예들에 따라, 입력 스테이지(110-1)는 도 2, 도 3, 또는 도 4에 도시된 바와 같이 전송 게이트(110A), 트라이트-스테이트 인버터(110B) 또는 로직 회로들 (111과 113)을 포함하는 트라이-스테이트 인버터(110C)로 구현될 수 있으나 이에 한정되는 것은 아니다.

실시 예에 따라, 제1반전 회로(120-1)가 인버터(121)로 구현될 때, 제2반전 회로(130-1)는 인버터(131), NAND 게이트(133), 또는 NOR 게이트(135)로 구현될 수 있으나 이에 한정되는 것은 아니다.

다른 실시 예에 따라, 제1반전 회로(120-1)가 NAND 게이트(123)로 구현될 때, 제2반전 회로(130-1)는 인버터(131), NAND 게이트(133), 또는 NOR 게이트(135)로 구현될 수 있으나 이에 한정되는 것은 아니다.

또 다른 실시 예에 따라, 제1반전 회로(120-1)가 NOR 게이트(125)로 구현될 때, 제2반전 회로(130-1)는 인버터(131), NAND 게이트(133), 또는 NOR 게이트(135)로 구현될 수 있으나 이에 한정되는 것은 아니다.

선택 회로(210-1)는, 스캔 인에이블 신호(SE)에 응답하여, 스캔 입력 신호(SI)와 데이터 입력 신호(D) 중에서 어느 하나를 입력 신호(IN)로서 입력 스테이지 (110-1)로 전송할 수 있다.

선택 회로(210-1)는 인버터(211-1), 제1트라이-스테이트 인버터(213-1), 및 제2트라이-스테이트 인버터(215-1)를 포함할 수 있다.

예컨대, 스캔 인에이블 신호(SE)가 하이 레벨일 때, 인에이블된 제1트라이-스테이트 인버터(213-1)는 스캔 입력 신호(SI)를 입력 신호(IN)로서 입력 스테이지 (110-1)로 전송할 수 있다. 스캔 인에이블 신호(SE)가 로우 레벨일 때, 인에이블된 제2트라이-스테이트 인버터(215-1)는 데이터 입력 신호(D)를 입력 신호(IN)로서 입력 스테이지(110-1)로 전송할 수 있다.

제1시점(T1) 이전에 입력 스테이지(110-1)는 로우 레벨(L)을 갖는 클락 신호 (CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여 인에이블(또는 활성화)되고, 인에이블된 입력 스테이지(110-1)는 입력 단자(INP)로 입력된 입력 신호 (IN)와 동일한 위상 또는 반대 위상을 갖는 출력 신호(NO)를 제2반전 회로(130-1)로 전송할 수 있다.

예컨대, 입력 스테이지(110-1)가 도 2에 도시된 전송 게이트(110A)로 구현될 때, 입력 스테이지(110-1)는, 로우 레벨(L)을 갖는 클락 신호(CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여, 입력 신호(IN)와 동일한 위상을 갖는 출력 신호(NO)를 제2반전 회로(130-1)로 전송할 수 있다.

그러나, 입력 스테이지(110-1)가 도 3에 도시된 트라이트-스테이트 인버터 (110B) 또는 도 4에 도시된 로직 게이트들(111과 113)을 포함하는 트라이-스테이트 인버터(110C)로 구현될 때, 입력 스테이지(110-1)는, 로우 레벨(L)을 갖는 클락 신호(CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여, 입력 신호(IN)와 반대 위상을 갖는 출력 신호(NO)를 제2반전 회로(130-1)로 전송할 수 있다.

제1시점(T1) 이전에 전송 게이트(140-1)는, 로우 레벨(L)을 갖는 클락 신호 (CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여, 디스에이블(또는 비활성화)된다. 제1시점(T1) 이전에, 래치 회로(170-1)는, 로우 레벨(L)을 갖는 클락 신호(CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여, 전송 게이트(140-1)의 출력 신호(OUT)를 래치할 수 있다.

제1시점(T1) 이전에, 키퍼 회로(150-1), 즉 트라이-스테이트 인버터는 디스에이블(비활성화)된다.

제1시점(T1)에서 클락 신호(CK)는 로우 레벨(L)로부터 하이 레벨(H)로 천이하고, 제1시점(T1)보다 늦은 제2시점(T2)에서 반전 클락 신호(nCK1)는 하이 레벨 (H)로부터 로우 레벨(L)로 천이한다.

지연 시간(d)이 상당히 짧다고 가정할 때, 클락 신호(CK)의 천이(또는 상승)와 반전 클락 신호(nCK1)의 천이(또는 하강)는 거의 동시(simultaneously)에 이루어진다. 이 경우, 제1시점(T1)과 제2시점(T2)은 실질적으로 동일하다고 할 수 있다.

제2시점(T2) 직후에(상술한 바와 같이, 지연 시간(d)이 상당히 짧고 제1시점 (T1)과 제2시점(T2)이 실질적으로 동일할 때에는 제1시점(T1) 또는 제2시점(T2)에서), 입력 스테이지(110-1)는, 하이 레벨(H)을 갖는 클락 신호(CK)와 로우 레벨을 갖는 반전 클락 신호(nCK1)에 응답하여, 디스에이블된다.

제2시점(T2) 직후에, 트라이-스테이트 인버터(150-1)는 하이 레벨(H)을 갖는 클락 신호(CK)와 로우 레벨을 갖는 반전 클락 신호(nCK1)에 응답하여 입력 스테이지(110-1)의 출력 신호(N0)를 래치한다. 제2시점(T2) 직후에, 전송 게이트(140-1)는 하이 레벨(H)을 갖는 클락 신호(CK)와 로우 레벨을 갖는 반전 클락 신호(nCK1)에 응답하여 인에이블되고, 인에이블된 전송 게이트(140-1)는 제2반전 회로(140-1)의 출력 신호(N1)를 출력 신호(OUT)로서 전송한다.

예컨대, 마스터(또는 마스터 래치)는 입력 스테이지(110-1), 제2반전 회로 (130-1), 및 키퍼 회로(150-1)를 포함한다고 가정하고, 슬레이브(또는 슬레이브 래치)는 전송 게이트(140-1)와 래치 회로(170-1)를 포함한다고 가정한다.

제2시점(T2) 직후에, 상기 마스터는 입력 신호(또는 반전된 입력 신호)를 래치(latch) 또는 락 (locked)할 수 있다.

제2시점(T2) 직후에, 래치 회로(170-1)는, 하이 레벨(H)을 갖는 클락 신호(CK)와 로우 레벨을 갖는 반전 클락 신호(nCK1)에 응답하여 디스에이블된다.

제2시점(T2)보다 늦은 제3시점(T3)에서 클락 신호(CK)는 하이 레벨(H)로부터 로우 레벨(H)로 천이하고, 제3시점(T3)보다 늦은 제4시점(T4)에서 반전 클락 신호 (nCK1)는 로우 레벨(L)로부터 하이 레벨(H)로 천이한다. 즉, 클락 신호(CK)는 일정한 주파수를 갖는다.

제3시점(T3)과 제4시점(T4) 사이의 시간이 상당히 짧다고 가정할 때, 클락 신호(CK)의 천이(또는 하강)와 반전 클락 신호(nCK1)의 천이(또는 상승)는 거의 동시에 이루어진다. 이 경우, 제3시점(T3)과 제4시점(T4)은 실질적으로 동일하다고 할 수 있다.

제4시점(T4) 직후에(상술한 바와 같이, 지연 시간(d')이 상당히 짧고 제3시점(T3)과 제4시점(T4)이 실질적으로 동일할 때에는 제3시점(T3) 또는 제4시점(T4)에서), 입력 스테이지(110-1)는, 로우 레벨(L)을 갖는 클락 신호(CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여, 인에이블된다. 따라서, 인에이블된 입력 스테이지(110-1)는 입력 신호(IN)를 출력 신호(N0)로서 제2반전 회로(130-1)로 전송하고, 제2반전 회로(130-1)는 출력 신호(N0)를 수신하여 반전하고 반전된 신호(N1)를 출력한다.

제4시점(T4) 직후에, 트라이-스테이트 인버터(150-1)는, 로우 레벨(L)을 갖는 클락 신호(CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여, 디스에이블된다.

또한, 제4시점(T4) 직후에, 전송 게이트(140-1)는, 로우 레벨(L)을 갖는 클락 신호(CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여, 디스에이블된다. 따라서, 제2반전 회로(130-1)의 출력 신호(N1)의 전송은 디스에이블된 전송 게이트(140-1)에 의해 차단된다.

제4시점(T4) 직후에, 래치 회로(170-1)는, 로우 레벨(L)을 갖는 클락 신호 (CK)와 하이 레벨(H)을 갖는 반전 클락 신호(nCK1)에 응답하여, 전송 게이트(140)의 출력 신호(OUT)를 래치한다.

데이터 입력 신호(D)의 위상을 기준으로 할 때, 인버터(180-1)는 데이터 입력 신호(D)의 위상과 동일한 위상을 갖는 출력 신호(Q)를 출력할 수 있다.

제k플립-플롭 회로(200A-k)는 선택 회로(210-k), 입력 스테이지(110-k), 제1반전 회로(120-k), 제2반전 회로(130-k), 전송 게이트(140-k), 키퍼 회로(150-k), 및 래치 회로(170-k)를 포함할 수 있다.

제1반전 회로(120-k)는 클락 신호(CK)에 응답하여 반전 클락 신호(nCKk)를 생성할 수 있다.

키퍼 회로(150-k)의 입력 단자는 제2반전 회로(130-k)의 출력 단자에 접속되고 키퍼 회로(150-k)의 출력 단자는 입력 스테이지(110-k)의 출력 단자에 접속된다. 키퍼 회로(150-k)는 클락 신호(CK)와 반전 클락 신호(nCKk)에 응답하여 작동하는 트라이-스테이트 인버터로 구현될 수 있다.

래치 회로(170-k)의 입력 단자는 전송 게이트(140-k)의 출력 단자에 접속되고 래치 회로(170-k)의 출력 단자는 전송 게이트(140-k)의 상기 출력 단자에 접속된다. 래치 회로(170-k)는, 클락 신호(CK)와 반전 클락 신호(nCKk)에 응답하여, 전송 게이트(140-k)의 출력 신호(OUT)를 래치할 수 있다.

래치 회로(170-k)는 트라이-스테이트 인버터(171-k)와 인버터(173-k)를 포함할 수 있다. 인버터(173-k)의 입력 단자는 전송 게이트(140-k)의 출력 단자에 접속된다. 트라이-스테이트 인버터(171-k)의 입력 단자는 인버터(173-k)의 출력 단자에 접속되고, 트라이-스테이트 인버터(171-k)의 출력 단자는 전송 게이트(140-k)의 상기 출력 단자에 접속된다.

선택 회로(210-k)는, 스캔 인에이블 신호(SE')에 응답하여, 스캔 입력 신호 (SI')와 데이터 입력 신호(D') 중에서 어느 하나를 입력 신호(IN')로서 입력 스테이지(110-k)로 전송할 수 있다.

선택 회로(210-k)는 인버터(211-k), 제1트라이-스테이트 인버터(213-k), 및 제2트라이-스테이트 인버터(215-k)를 포함할 수 있다.

예컨대, 스캔 인에이블 신호(SE')가 하이 레벨일 때, 인에이블된 제1트라이-스테이트 인버터(213-k)는 스캔 입력 신호(SI')를 입력 신호(IN')로서 입력 스테이지(110-k)로 전송할 수 있다. 스캔 인에이블 신호(SE')가 로우 레벨일 때, 인에이블된 제2트라이-스테이트 인버터(215-k)는 데이터 입력 신호(D')를 입력 신호(IN')로서 입력 스테이지(110-k)로 전송할 수 있다.

도 12는 선택 회로를 포함하는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하는 집적 회로의 다른 실시 예를 나타낸다.

각 인버터(180-1~180-k)의 접속 위치를 제외하면, 도 11에 도시된 집적 회로 (200A)의 구조와 작동은 도 12에 도시된 집적 회로(200B)의 구조와 작동과 실질적으로 동일 또는 유사하다.

데이터 입력 신호(D 또는 D')의 위상을 기준으로 할 때, 각 인버터(180-1 또는 180-k)는 데이터 입력 신호(D 또는 D')의 위상과 반대 위상을 갖는 출력 신호 (QN 또는 QN')를 출력할 수 있다.

도 13은 선택 회로를 포함하는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하는 집적 회로의 또 다른 실시 예를 나타낸다.

각 입력 스테이지(110-1~110-k)의 구조를 제외하면, 도 12에 도시된 집적 회로(200B)의 구조와 작동은 도 13에 도시된 집적 회로(200C)의 구조와 작동과 실질적으로 동일 또는 유사하다.

데이터 입력 신호(D 또는 D')의 위상을 기준으로 할 때, 각 인버터(180-1 또는 180-k)는 데이터 입력 신호(D 또는 D')의 위상과 동일한 위상을 갖는 출력 신호 (Q 또는 Q')를 출력할 수 있다.

도 14는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.

데이터 처리 시스템(300)은 컨트롤러(310), 전력 관리 IC(power management IC(PMIC); 330), 제1메모리 장치(350), 제2메모리 장치(370), 및 디스플레이(390)를 포함할 수 있다.

데이터 처리 시스템(300)은 PC, 데이터 서버, 데이터 센터, 인터넷 데이터 센터(internet data center(IDC), 또는 모바일 컴퓨팅 장치로 구현될 수 있다. 상기 모바일 컴퓨팅 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC(personal computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 또는 e-북(e-book)으로 구현될 수 있다.

컨트롤러(310)는 PMIC(330), 제1메모리 장치(350), 제2메모리 장치(370), 및 디스플레이(390)를 제어할 수 있다. 실시 예들에 따라, 컨트롤러(310)는 프로세서, 집적 회로, 애플리케이션 프로세서(application processor) 또는 모바일 AP로 구현될 수 있다.

컨트롤러(310)는 복수의 기능 구성 요소들(function components; 311, 313, 315, 및 317)을 포함할 수 있다. 상기 복수의 기능 구성 요소들 각각은 도 1a부터 도 13을 참조하여 설명된 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로(100-1~100-k)를 포함할 수 있다.

본 명세서에서 기능 구성 요소는 하나 또는 그 이상의 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들(100-1~100-k)을 이용하여 상태 정보를 저장할 수 있는 회로를 의미할 수 있다.

기능 구성 요소는 기능 블록(function block)을 의미할 수 있다. 여기서, 기능 블록은 특유의 특성들(unique features)을 갖는 하드웨어, 하드웨어 모듈, 또는 전자 회로를 의미할 수 있다.

기능 구성 요소는 CPU(central processing unit; 311), 그래픽스 프로세싱 유닛(graphics processing unit(GPU); 313), 멀티-코어 프로세서(multi-core processor)의 각 코어(core), 디지털 신호 프로세서(digital signal processor(DSP)), 이미지 신호 프로세서(image signal processor(ISP)), 메모리 인터페이스(315), 또는 디스플레이 컨트롤러(317), 코덱(codec), 또는 멀티미디어 프로세서를 의미할 수 있다. 예컨대, 멀티미디어 프로세서는 비디오 프로세서 및/또는 오디오 프로세서를 포함할 수 있다.

CPU(311)는 컨트롤러(310)의 작동을 전반적으로 제어할 수 있다. CPU(311)는 GPU(313), 메모리 인터페이스(315), 및/또는 디스플레이 컨트롤러(317)의 작동을 제어할 수 있다.

GPU(313)는 2차원 그래픽 데이터 또는 3차원 그래픽 데이터를 처리하고, 처리된 데이터를 메모리 인터페이스(315) 및/또는 디스플레이 컨트롤러(317)로 전송할 수 있다.

메모리 인터페이스(315)는, CPU(311) 또는 GPU(313)의 제어에 따라 각 메모리 장치(350과 370)로 데이터를 라이트하거나 각 메모리 장치(350과 370)로부터 데이터를 리드할 수 있다. 메모리 인터페이스(315)는 제1메모리 장치(350)와 인터페이싱을 위한 인터페이스와 제2메모리 장치(370)와 인터페이싱을 위한 인터페이스를 포함할 수 있다.

PMIC(330)는 컨트롤러(310), 제1메모리 장치(350), 제2메모리 장치(370), 및/또는 디스플레이(390)로 작동 전압들을 공급할 수 있다.

제1메모리 장치(350)는 휘발성 메모리 장치로 구현될 수 있다. 예컨대, 상기 휘발성 메모리 장치는 버퍼 기능을 수행할 수 있는 RAM(random access memory), 또는 DRAM(dynamic RAM)로 구현될 수 있으나 이에 한정되는 것은 아니다.

제2메모리 장치(370)는 불휘발성 메모리 장치로 구현될 수 있다. 예컨대, 상기 불휘발성 메모리 장치는 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM(spin-transfer torque MRAM), FeRAM(ferroelectric RAM), PRAM(phase change RAM), 또는 저항 메모리(resistive RAM(RRAM))로 구현될 수 있으나 이에 한정되는 것은 아니다.

제2메모리 장치(370)는 플래시-기반 메모리 장치로 구현될 수 있다. 상기 플래시-기반 메모리 장치는 NAND-타입 플래시 메모리 장치 또는 NOR-타입 플래시 메모리 장치로 구현될 수 있다. 제2메모리 장치(370)는 스마트 카드, SD(secure digital)카드, 멀티디미어 카드(multimedia card(MMC)), 임베디드 MMC(embedded MMC(eMMC)), 임베디드 멀티-칩 패키지(embeded multi-chip package(eMCP)), PPN(perfect page NAND), 유니버셜 플래시 스토리지(universal flash storage(UFS)), 솔리드 스테이트 드라이브(solid state drive(SSD)), 또는 임베디드 SSD(embedded SSD(eSSD))로 구현될 수 있다.

디스플레이(390)는 디스플레이 컨트롤러(317)의 제어에 따라 디스플레이 컨트롤러(317)로부터 출력된 데이터를 디스플레이할 수 있다.

도 15는 본 발명의 실시 예들에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로를 포함하는 집적 회로의 블록도를 나타낸다.

도 15에서는 설명의 편의를 위해 집적 회로의 일 실시 예로서 CPU(311)를 도시하나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 따라서, 집적 회로는 앞에서 설명한 기능 구성 요소를 의미할 수 있다.

CPU(311)는 결합 로직 회로(combinational logic circuit; 311-1)와 플립-플롭 회로들(312-11~312-1n, 및 312-21~312-2m, 여기서 n과 m은 2 이상의 자연수)을 포함할 수 있다. 플립-플롭 회로들(312-11~312-1n, 및 312-21~312-2m) 중에서 적어도 2개는 클락 신호(CK)를 수신하는 클락 신호 입력 노드를 공유할 수 있다.

결합 로직 회로(311-1)는 부울 회로(Boolean circuit) 또는 부울 로직에 의해 구현될 수 있는 디지털 로직 회로를 의미할 수 있다. 결합 로직 회로(311-1)는 래치 또는 플립-플롭 회로와 같은 저장 소자를 포함하지 않을 수 있다.

플립-플롭 회로들(312-11~312-1n, 및 312-21~312-2m) 중에서 적어도 하나는 결합 로직 회로(311-1)를 통해 플립-플롭 회로들(312-11~312-1n, 및 312-21~312-2m) 중에서 적어도 하나와 데이터를 주거나 받을 수 있다. 예컨대, 플립-플롭 회로 (312-11)의 출력 신호는 결합 로직 회로(311-1)를 통해 플립-플롭 회로(312-11)의 입력 신호로서 제공될 수 있다.

플립-플롭 회로들(312-11~312-1n, 및 312-21~312-2m) 각각은 표준 셀 라이브러리(standard cell library)에 적합하게 구현된다. 플립-플롭 회로들(312-11~312-1n, 및 312-21~312-2m) 각각은 도 1a부터 도 13을 참조하여 설명된 플립-플롭 회로 (100-1~100-k)와 실질적으로 동일 또는 유사하다.

도 16은 본 발명의 실시 예에 따른 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로의 작동을 설명하는 플로우 차트이다.

도 1부터 도 16을 참조하여 제1플립-플롭 회로(100-1)의 작동이 설명된다. 각 플립-플롭 회로(100-1~100-k)의 작동을 실질적으로 동일하므로, 제1플립-플롭 회로(100-1)의 작동이 대표적으로 설명된다.

제1반전 회로(130-1)는 제1시점(T1)에서 로우 레벨(L)로부터 하이 레벨(H)로 천이하는 클락 신호(CK)를 지연시켜 제1시점(T1)보다 늦은 제2시점(T2)에서 하이 레벨(H)로부터 로우 레벨(L)로 천이하는 반전 클락 신호(nCK1)를 생성할 수 있다(S110).

클락 신호(CK)는 전송 게이트(140-1)의 제1NMOS 트랜지스터(NT1)의 게이트와 입력 스테이지(110)의 제2PMOS 트랜지스터(NT2)의 게이트로 공급되고, 반전 클락 신호(nCK1)는 전송 게이트(110)의 제1PMOS 트랜지스터(PT1)의 게이트로 공급되고 입력 스테이지(110)의 제2NMOS 트랜지스터(PT2)의 게이트로 공급될 수 있다(S120).

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100, 200A, 200B, 200C: 집적 회로
100-1~100-k: 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로
110-1~100-k: 입력 스테이지
120-1~120-k: 제1반전 회로
130-1~130-k: 제2반전 회로
140-1~140-k: 전송 게이트
150-1~150-k: 키퍼 회로
170-1~170-k: 래치 회로
NT1: 제1NMOS 트랜지스터
PT1: 제1PMOS 트랜지스터
NT2: 제2NMOS 트랜지스터
PT2: 제2PMOS 트랜지스터
121, 131: 인버터
123, 133: NAND 게이트
125, 135: NOR 게이트

Claims

각각이 클락 신호를 수신하는 하나의 클락 신호 입력 노드를 공유하는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들(positive-edge triggered master-slave flip-flop circuit)을 포함하는 집적 회로에 있어서,
상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들 중에서 어느 하나는,
제1시점에서 로우 레벨로부터 하이 레벨로 천이하는 상기 클락 신호를 지연시켜 상기 제1시점보다 늦은 제2시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하는 반전 클락 신호를 생성하는 하나의 로직 게이트로 구현된 제1반전 회로;
제1PMOS 트랜지스터와 제1NMOS 트랜지스터를 포함하는 전송 게이트;
제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 포함하고, 입력 신호를 수신하는 입력 단자를 포함하는 입력 스테이지; 및
상기 입력 스테이지의 출력 단자와 상기 전송 게이트의 입력 단자 사이에 접속된 제2반전 회로를 포함하고,
상기 클락 신호는 상기 전송 게이트의 상기 제1NMOS 트랜지스터의 게이트와 상기 입력 스테이지의 상기 제2PMOS 트랜지스터로 공급되고,
상기 반전 클락 신호는 상기 전송 게이트의 상기 제1PMOS 트랜지스터의 게이트로 공급되고 상기 입력 스테이지의 상기 제2NMOS 트랜지스터로 공급되는 집적 회로.
제1항에 있어서,
상기 제1반전 회로는 제어 신호와 상기 클락 신호를 NAND 연산하여 상기 반전 클락 신호를 출력하는 NAND 게이트를 포함하고,
상기 NAND 게이트는 하나의 로직 게이트로 구현되는 집적 회로.
제1항에 있어서,
상기 제1반전 회로는 제어 신호와 상기 클락 신호를 NOR 연산하여 상기 반전 클락 신호를 출력하는 NOR 게이트를 포함하고,
상기 NOR 게이트는 하나의 로직 게이트로 구현되는 집적 회로.
제1항에 있어서, 상기 집적 회로는,
상기 제2반전 회로의 출력 단자에 접속된 입력 단자와 상기 입력 스테이지의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 클락 신호와 상기 반전 클락 신호에 응답하여 상기 입력 스테이지의 상기 출력 단자의 출력 신호를 래치하는 키퍼 회로를 더 포함하는 집적 회로.
제4항에 있어서,
상기 키퍼 회로는 트라이-스테이트 인버터인 집적 회로.
제1항에 있어서, 상기 집적 회로는,
상기 전송 게이트의 출력 단자에 접속된 입력 단자와 상기 전송 게이트의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 클락 신호와 상기 반전 클락 신호에 응답하여 상기 전송 게이트의 상기 출력 단자의 출력 신호를 래치하는 래치 회로를 더 포함하는 집적 회로.
제6항에 있어서, 상기 래치 회로는,
상기 전송 게이트의 상기 출력 단자에 접속된 입력 단자를 포함하는 인버터; 및
상기 인버터의 출력 단자에 접속된 입력 단자와 상기 전송 게이트의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 클락 신호와 상기 반전 클락 신호에 응답하여 작동하는 트라이-스테이트 인버터를 포함하는 집적 회로.
제1항에 있어서,
상기 제1시점 이전에 상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 인에이블되고,
상기 제1시점 이전에 상기 전송 게이트는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 디스에이블되고,
인에이블된 상기 입력 스테이지는 상기 입력 단자로 입력된 상기 입력 신호와 동일한 위상 또는 반대 위상을 갖는 출력 신호를 상기 제2반전 회로로 전송하는 집적 회로.
제8항에 있어서, 상기 집적 회로는,
상기 제2반전 회로의 출력 단자에 접속된 입력 단자와 상기 입력 스테이지의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 제2시점 직후에 상기 클락 신호와 상기 반전 클락 신호에 응답하여 상기 출력 신호를 래치하는 키퍼 회로를 더 포함하는 집적 회로.
제8항에 있어서,
상기 제2시점 직후에 상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 디스에이블되고,
상기 제2시점 직후에 상기 전송 게이트는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 인에이블되고,
상기 인에이블된 상기 전송 게이트는 상기 제2반전 회로의 출력 신호를 전송하는 집적 회로.
제10항에 있어서,
상기 클락 신호는 상기 제2시점 보다 늦은 제3시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하고,
상기 반전 클락 신호는 상기 제3시점보다 늦은 제4시점에서 상기 로우 레벨로부터 상기 하이 레벨로 천이하고,
상기 집적 회로는,
상기 전송 게이트의 출력 단자에 접속된 입력 단자와 상기 전송 게이트의 상기 출력 단자에 접속된 출력 단자를 포함하고, 상기 전송 게이트의 상기 출력 단자로부터 출력된 출력 신호를 상기 제4시점 직후에 상기 클락 신호와 상기 반전 클락 신호에 응답하여 래치하는 래치 회로를 더 포함하는 집적 회로.
제1항에 있어서,
상기 입력 신호가 복수의 입력 비트들을 포함할 때,
상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 상기 복수의 입력 비트들을 논리 조합하고, 논리 조합의 결과로서 상기 복수의 입력 비트들 중에서 어느 하나를 반전시키고, 반전된 신호를 상기 제2반전 회로로 전송하는 집적 회로.
제1항에 있어서,
상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들은 표준 셀 라이브러리(standard cell library)에 적합하게 구현된 집적 회로.
제1항에 있어서, 상기 집적 회로는,
스캔 인에이블 신호에 응답하여, 스캔 입력 신호와 데이터 입력 신호 중에서 어느 하나를 상기 입력 신호로서 상기 입력 스테이지의 상기 입력 단자로 전송하는 선택 회로를 더 포함하는 집적 회로.
제1항에 있어서,
상기 제1PMOS 트랜지스터의 채널 폭과 상기 제1NMOS 트랜지스터의 채널 폭은 공정, 전압, 및 온도 변화에 따른 오차 범위 내에서 서로 동일한 집적 회로.
기능 구성 요소들을 포함하는 시스템 온 칩에 있어서,
상기 기능 구성 요소들 중에서 적어도 하나는,
각각이 클락 신호를 수신하는 하나의 클락 신호 입력 노드를 공유하는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하고,
상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들 중에서 어느 하나는,
제1시점에서 로우(low) 레벨로부터 하이(high) 레벨로 천이하는 상기 클락 신호를 지연시켜 상기 제1시점보다 늦은 제2시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하는 반전 클락 신호를 생성하는 제1반전 회로;
제1PMOS 트랜지스터와 제1NMOS 트랜지스터를 포함하는 전송 게이트;
제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 포함하고, 입력 신호를 수신하는 입력 단자를 포함하는 입력 스테이지; 및
상기 입력 스테이지의 출력 단자와 상기 전송 게이트의 입력 단자 사이에 접속된 제2반전 회로를 포함하고,
상기 클락 신호는 상기 전송 게이트의 상기 제1NMOS 트랜지스터의 게이트와 상기 입력 스테이지의 상기 제2PMOS 트랜지스터로 공급되고,
상기 반전 클락 신호는 상기 전송 게이트의 상기 제1PMOS 트랜지스터의 게이트로 공급되고 상기 입력 스테이지의 상기 제2NMOS 트랜지스터로 공급되는 시스템 온 칩.
제16항에 있어서,
상기 제1시점 이전에 상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 인에이블되고,
상기 제1시점 이전에 상기 전송 게이트는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 디스에이블되고,
인에이블된 상기 입력 스테이지는 상기 입력 단자로 입력된 상기 입력 신호와 동일한 위상 또는 반대 위상을 갖는 출력 신호를 상기 제2반전 회로로 전송하는 시스템 온 칩.
제17항에 있어서,
상기 제2시점 직후에 상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 디스에이블되고,
상기 제2시점 직후에 상기 전송 게이트는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 인에이블되고,
상기 인에이블된 상기 전송 게이트는 상기 제2반전 회로의 출력 신호를 전송하는 시스템 온 칩.
기능 구성 요소들을 포함하는 애플리케이션 프로세서;
상기 애플리케이션 프로세서로 작동 전압들을 공급하는 전력 관리 IC;
상기 애플리케이션 프로세서에 접속된 메모리; 및
상기 애플리케이션 프로세서에 의해 제어되는 디스플레이를 포함하고,
상기 기능 구성 요소들 중에서 적어도 하나는,
각각이 클락 신호를 수신하는 하나의 클락 신호 입력 노드를 공유하는 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들을 포함하고,
상기 양의 에지에서 트리거되는 마스터-슬레이브 플립-플롭 회로들 중에서 어느 하나는,
제1시점에서 로우(low) 레벨로부터 하이(high) 레벨로 천이하는 상기 클락 신호를 지연시켜 상기 제1시점보다 늦은 제2시점에서 상기 하이 레벨로부터 상기 로우 레벨로 천이하는 반전 클락 신호를 생성하는 제1반전 회로;
제1PMOS 트랜지스터와 제1NMOS 트랜지스터를 포함하는 전송 게이트;
제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 포함하고, 입력 신호를 수신하는 입력 단자를 포함하는 입력 스테이지; 및
상기 입력 스테이지의 출력 단자와 상기 전송 게이트의 입력 단자 사이에 접속된 제2반전 회로를 포함하고,
상기 클락 신호는 상기 전송 게이트의 상기 제1NMOS 트랜지스터의 게이트와 상기 입력 스테이지의 상기 제2PMOS 트랜지스터로 공급되고,
상기 반전 클락 신호는 상기 전송 게이트의 상기 제1PMOS 트랜지스터의 게이트로 공급되고 상기 입력 스테이지의 상기 제2NMOS 트랜지스터로 공급되는 모바일 컴퓨팅 장치.
제19항에 있어서,
상기 제1시점 이전에 상기 입력 스테이지는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 인에이블되고,
상기 제1시점 이전에 상기 전송 게이트는 상기 클락 신호와 상기 반전 클락 신호에 응답하여 디스에이블되고,
인에이블된 상기 입력 스테이지는 상기 입력 단자로 입력된 상기 입력 신호와 동일한 위상 또는 반대 위상을 갖는 출력 신호를 상기 제2반전 회로로 전송하는 모바일 컴퓨팅 장치.