KR20220169805A - 제어 신호 생성 회로를 포함하는 플립 플롭 - Google Patents

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강병곤
이달희
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삼성전자주식회사
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Abstract

본 개시의 기술적 사상에 따른 플립 플롭은, 제1 논리 레벨을 갖는 제1 제어 신호 또는 제2 논리 레벨을 갖는 제2 제어 신호에 따라 외부로부터 수신된 제1 입력 신호의 반전된 신호를 제1 노드로 전달하고, 제1 노드의 신호의 반전된 신호를 제2 노드로 전달하는 제1 마스터 래치 회로, 제2 논리 레벨을 갖는 제1 제어 신호 또는 제1 논리 레벨을 갖는 제2 제어 신호에 따라 제2 노드의 신호의 반전된 신호를 제3 노드로 전달하는 제1 슬레이브 래치 회로, 제3 노드의 신호를 반전시킴으로써 제1 출력 신호를 생성하는 제1 출력 인버터 및 클럭 신호 및 제1 노드의 신호를 기초로 제1 제어 신호 및 제2 제어 신호를 생성하는 제1 제어 신호 생성 회로를 포함한다.

Description

제어 신호 생성 회로를 포함하는 플립 플롭{FLIP FLOP INCLUDING CONTROL SIGNAL GENERATION CIRCUIT}
본 개시의 기술적 사상은 플립 플롭 회로에 관한 것으로서, 자세하게는 제어 신호 생성 회로를 포함하는 저전력 플립 플롭에 관한 것이다.
반도체 집적 회로가 고성능 및 고집적화됨에 따라, 반도체 집적 회로에 포함되는 플립-플롭의 개수가 증가하고 있다. 플립-플롭은 데이터 저장 소자로서 사용되며, 이러한 데이터 저장 소자들은 상태(state)를 저장하는데 사용된다. 플립-플롭은 1-비트 정보를 저장하고 유지할 수 있는 전자 회로로서 순차 논리 회로(sequential logic circuit)의 기본 요소이다.
본 개시의 기술적 사상은 제어 신호 생성 회로를 포함하는 플립 플롭에 관한 것으로서, 저전력 동작을 수행하는 플립 플롭이 제공된다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 플립 플롭은, 제1 논리 레벨을 갖는 제1 제어 신호 또는 제2 논리 레벨을 갖는 제2 제어 신호에 따라 외부로부터 수신된 제1 입력 신호의 반전된 신호를 제1 노드로 전달하고, 제1 노드의 신호의 반전된 신호를 제2 노드로 전달하는 제1 마스터 래치 회로, 제2 논리 레벨을 갖는 제1 제어 신호 또는 제1 논리 레벨을 갖는 제2 제어 신호에 따라 제2 노드의 신호의 반전된 신호를 제3 노드로 전달하는 제1 슬레이브 래치 회로, 제3 노드의 신호를 반전시킴으로써 제1 출력 신호를 생성하는 제1 출력 인버터 및 클럭 신호 및 제1 노드의 신호를 기초로 제1 제어 신호 및 제2 제어 신호를 생성하는 제1 제어 신호 생성 회로를 포함한다.
본 개시의 다른 측면에 따른 플립 플롭은, 외부로부터 수신된 입력 신호를 반전시키고, 반전된 신호를 제1 노드에 전달하는 입력 회로, 제1 논리 레벨을 갖는 제1 제어 신호 또는 제2 논리 레벨을 갖는 제2 제어 신호에 따라 제1 노드의 신호의 반전된 신호를 제2 노드로 전달하고, 제2 노드의 신호의 반전된 신호를 제3 노드로 전달하는 마스터 래치 회로, 제2 논리 레벨을 갖는 제1 제어 신호 또는 제1 논리 레벨을 갖는 제2 제어 신호에 따라 제3 노드의 신호의 반전된 신호를 제4 노드로 전달하고, 제4 노드의 신호의 반전된 신호를 제5 노드로 전달하는 슬레이브 래치 회로, 제5 노드의 신호를 반전시킴으로써 출력 신호를 생성하는 출력 인버터 및 클럭 신호, 제1 노드의 신호, 제2 노드의 신호 및 제5 노드의 신호를 기초로 제1 제어 신호 및 제2 제어 신호를 생성하는 제어 신호 생성 회로를 포함한다.
본 개시의 다른 측면에 따른 플립 플롭은, 외부로부터 수신된 입력 신호를 반전시키고, 반전된 신호를 제1 노드에 전달하는 입력 회로, 제1 논리 레벨을 갖는 제1 제어 신호 또는 제2 논리 레벨을 갖는 제2 제어 신호에 따라 제1 노드의 신호의 반전된 신호를 제2 노드로 전달하고, 제2 노드의 신호의 반전된 신호를 제3 노드로 전달하는 마스터 래치 회로, 제2 논리 레벨을 갖는 제1 제어 신호 또는 제1 논리 레벨을 갖는 제2 제어 신호에 따라 제3 노드의 신호의 반전된 신호를 제4 노드로 전달하고, 제4 노드의 신호의 반전된 신호를 제5 노드로 전달하는 슬레이브 래치 회로, 제5 노드의 신호를 반전시킴으로써 출력 신호를 생성하는 출력 인버터 및 클럭 신호, 제1 노드의 신호, 제2 노드의 신호 및 제4 노드의 신호를 기초로 제1 제어 신호 및 제2 제어 신호를 생성하는 제어 신호 생성 회로를 포함한다.
본 개시의 다른 측면에 따른 플립 플롭은, 제1 논리 레벨을 갖는 제1 제어 신호 또는 제2 논리 레벨을 갖는 제2 제어 신호에 따라 외부로부터 수신된 입력 신호의 반전된 신호를 제1 노드로 전달하고, 제1 노드의 신호의 반전된 신호를 제2 노드로 전달하는 마스터 래치 회로, 제2 논리 레벨을 갖는 제1 제어 신호 또는 제1 논리 레벨을 갖는 제2 제어 신호에 따라 제2 노드의 신호의 반전된 신호를 제3 노드로 전달하는 슬레이브 래치 회로, 제3 노드의 신호를 반전시킴으로써 제1 출력 신호를 생성하는 출력 인버터 및 클럭 신호 및 제1 노드의 신호를 기초로 제1 제어 신호 및 제2 제어 신호를 생성하는 제어 신호 생성 회로를 포함하고, 제어 신호 생성 회로는, 외부로부터 수신된 클럭 신호를 반전시킴으로써 제1 제어 신호를 생성하는 인버터 및 제1 노드의 신호와 제1 제어 신호에 대해 NOR 연산을 수행함으로써 제2 제어 신호를 생성하는 NOR 회로를 포함하고, 슬레이브 래치 회로는, 제1 제어 신호 및 제2 제어 신호를 기초로 제2 노드의 신호를 제3 노드로 전달하는 제1 삼상 인버터, 게이트 단에 제2 제어 신호가 입력되고, 소스 단이 양의 전원 노드와 연결되고, 드레인 단에 제4 노드 연결되는 P-타입 트랜지스터; 및 게이트 단에 제1 제어 신호가 입력되고, 소스 단이 음의 전원 노드와 연결되고, 드레인 단에 제5 노드가 연결되는 N-타입 트랜지스터를 포함하고, 마스터 래치 회로는, 입력 신호로서 데이터 신호 및 스캔 인에이블 신호를 수신하고, 외부로부터 스캔 인에이블 신호 및 반전된 스캔 인에이블 신호를 수신하고, 스캔 인에이블 신호 및 반전된 스캔 인에이블 신호에 따라, 데이터 신호 또는 스캔 입력 신호 중 하나에 대한 반전된 신호를 제1 노드로 전달하고, 제1 제어 신호가 제1 논리 레벨을 갖는 경우, 제5 노드를 통해 음의 전원 노드와 연결되고, 제2 제어 신호가 제2 논리 레벨을 갖는 경우, 제5 노드를 통해 양의 전원 노드와 연결되는 선택 회로를 포함한다.
본 개시의 예시적 실시 예에 따라, 본 개시의 기술적 사상은 제어 신호 생성 회로를 포함함으로써 저전력 동작을 수행하는 플립 플롭이 제공될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 회로도이다.
도 2a 내지 2d는 본 개시의 예시적 실시 예에 따른 플립 플롭의 동작을 설명하는 회로도이다.
도 3a 내지 3c는 노멀 플립 플롭의 동작을 설명하기 위한 도면이다.
도 4는 본 개시의 예시적 실시 예에 따른 플립 플롭의 타이밍도를 나타내는 도면이다.
도 5는 본 개시의 예시적 실시 예에 따라 홀드 동작을 수행하는 플립 플롭을 설명하는 회로도이다.
도 6은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 7은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 8은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 9는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 10은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 11은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 12는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 13은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 14은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 15a 내지 15d는 본 개시의 예시적 실시 예에 따른 플립 플롭(2)의 동작을 설명하는 회로도이다.
도 16는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 17은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 18은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 19는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 20은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 21는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 22는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 23a 내지 23d는 본 개시의 예시적 실시 예에 따른 플립 플롭의 동작을 설명하는 회로도이다.
도 24은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 25은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 26는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 27은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 28는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 29는 본 개시의 예시적 실시 예에 따른 멀티 비트 플립 플롭을 설명하는 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 회로도이다.
도 1을 참조하면, 본 개시의 예시적 실시 예에 따른 플립 플롭(1)은 데이터 신호(D)를 수신하고, 클럭 신호(CK)에 따라 출력 신호(Q)를 출력할 수 있다.
플립 플롭(1)은 마스터 래치 회로(10), 슬레이브 래치 회로(20), 출력 인버터(30) 및 제어 신호 생성 회로(40)를 포함할 수 있다.
마스터 래치 회로(10)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 데이터 신호(D)를 제2 노드(DI)에 전달할 수 있다.
마스터 래치 회로(10)는 제1 삼상 인버터(11), 제1 인버터(12) 및 제2 삼상 인버터(13)를 포함할 수 있다.
제1 삼상 인버터(11)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 데이터 신호(D)에 대한 반전된 신호를 제1 노드(DN)에 전달할 수 있다.
구체적으로, 제1 제어 신호(nCK)가 제1 논리 레벨(예를 들어, 논리 하이 레벨)을 갖는 경우, 제1 삼상 인버터(11)는, 제1 논리 레벨을 갖는 데이터 신호(D)에 대해 인버터로 동작하는 활성화 상태가 될 수 있다. 즉, 제1 삼상 인버터(11)는, 제1 논리 레벨을 갖는 데이터 신호(D)를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다. 따라서, 제1 노드(DN)의 신호는 제2 논리 레벨(예를 들어, 논리 로우 레벨)을 가질 수 있다. 본 명세서에서, 제1 논리 레벨은 논리 하이 레벨을 지칭하는 것으로 후술되고, 제2 논리 레벨은 논리 로우 레벨을 지칭하는 것으로 후술될 수 있으나, 실시 예는 이에 제한되지 않는다.
제1 제어 신호(nCK)가 제2 논리 레벨을 갖는 경우, 제1 삼상 인버터(11)는, 제1 논리 레벨을 갖는 데이터 신호(D)에 대해 인버터로 동작하지 않는 비활성화 상태 또는 플로팅 상태가 될 수 있다. 즉, 제1 제어 신호(nCK)가 제2 논리 레벨을 갖는 경우, 제1 삼상 인버터(11)는 제1 논리 레벨을 갖는 데이터 신호(D)를 제1 노드(DN)에 전달하지 않을 수 있다.
제2 제어 신호(bCK)가 제2 논리 레벨을 갖는 경우, 제1 삼상 인버터(11)는, 제2 논리 레벨을 갖는 데이터 신호(D)에 대해 인버터로 동작하는 활성화 상태가 될 수 있다. 즉, 제1 삼상 인버터(11)는 제2 논리 레벨을 갖는 데이터 신호(D)를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다. 따라서, 제1 노드(DN)의 신호는 제1 논리 레벨을 가질 수 있다.
제2 제어 신호(bCK)가 제1 논리 레벨을 갖는 경우, 제1 삼상 인버터(11)는, 제2 논리 레벨을 갖는 데이터 신호(D)에 대해 인버터로 동작하지 않는 비활성화 상태 또는 플로팅 상태가 될 수 있다. 즉, 제2 제어 신호(bCK)가 제1 논리 레벨을 갖는 경우, 제1 삼상 인버터(11)는 제2 논리 레벨을 갖는 데이터 신호(D)를 제1 노드(DN)에 전달하지 않을 수 있다.
제1 인버터(12)는 제1 노드(DN)의 신호를 반전시키고, 반전된 신호를 제2 노드(DI)에 전달할 수 있다. 제2 노드(DI)의 신호는 데이터 신호(D)의 논리 레벨과 동일할 수 있다.
제2 삼상 인버터(13)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 제2 노드(DI)의 신호를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다.
구체적으로, 제2 제어 신호(bCK)가 제1 논리 레벨을 갖는 경우, 제2 삼상 인버터(13)는, 제1 논리 레벨을 갖는 제2 노드(DI)의 신호에 대해 인버터로 동작하는 활성화 상태가 될 수 있다. 즉, 제2 삼상 인버터(13)는, 제1 논리 레벨을 갖는 제2 노드(DI)의 신호를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다. 따라서, 제1 노드(DN)의 신호는 제2 논리 레벨을 가질 수 있다.
제2 제어 신호(bCK)가 제2 논리 레벨을 갖는 경우, 제2 삼상 인버터(13)는, 제1 논리 레벨을 갖는 제2 노드(DI)의 신호에 대해 인버터로 동작하지 않는 비활성화 상태 또는 플로팅 상태가 될 수 있다. 즉, 제2 제어 신호(bCK)가 제2 논리 레벨을 갖는 경우, 제2 삼상 인버터(13)는 제1 논리 레벨을 갖는 제2 노드(DI)의 신호를 제1 노드(DN)에 전달하지 않을 수 있다.
제1 제어 신호(nCK)가 제2 논리 레벨을 갖는 경우, 제2 삼상 인버터(13)는, 제2 논리 레벨을 갖는 제2 노드(DI)의 신호에 대해 인버터로 동작하는 활성화 상태가 될 수 있다. 즉, 제2 삼상 인버터(13)는 제2 논리 레벨을 갖는 제2 노드(DI)의 신호를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다. 따라서, 제1 노드(DN)의 신호는 제1 논리 레벨을 가질 수 있다.
제1 제어 신호(nCK)가 제1 논리 레벨을 갖는 경우, 제2 삼상 인버터(13)는, 제2 논리 레벨을 갖는 제2 노드(DI)의 신호에 대해 인버터로 동작하지 않는 비활성화 상태 또는 플로팅 상태가 될 수 있다. 즉, 제1 제어 신호(nCK)가 제1 논리 레벨을 갖는 경우, 제2 삼상 인버터(13)는 제2 논리 레벨을 갖는 제2 노드(DI)의 신호를 제1 노드(DN)에 전달하지 않을 수 있다.
제2 삼상 인버터(13)가 활성화 상태인 경우, 제1 인버터(12)와 제2 삼상 인버터(13)는 제1 노드(DN)와 제2 노드(DI)의 신호 레벨을 유지시키는 래치 회로로서 동작할 수 있다.
슬레이브 래치 회로(20)는 제3 삼상 인버터(21), 제2 인버터(22) 및 제4 삼상 인버터(23)를 포함할 수 있다.
제3 삼상 인버터(21)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 제2 노드(DI)의 신호를 반전시키고, 반전된 신호를 제3 노드(QN)에 전달할 수 있다. 제3 삼상 인버터(21)의 동작은 전술된 제2 삼상 인버터(13)의 동작과 동일할 수 있다.
제2 인버터(22)는 제3 노드(QN)의 신호를 반전시키고, 반전된 신호를 제4 노드(QI)에 전달할 수 있다. 제2 인버터(22)의 동작은 전술된 제1 인버터(12)의 동작과 동일할 수 있다.
제4 삼상 인버터(23)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 제4 노드(QI)의 신호를 반전시키고 반전된 신호를 제3 노드(QN)에 전달할 수 있다. 제4 삼상 인버터(23)의 동작은 전술된 제1 삼상 인버터(11)의 동작과 동일할 수 있다.
출력 인버터(30)는 제3 노드(QN)의 신호를 반전시킴으로써 출력 신호(Q)를 생성할 수 있다.
제어 신호 생성 회로(40)는 클럭 신호(CK) 및 제1 노드(DN)의 신호를 수신하고, 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 생성할 수 있다.
제어 신호 생성 회로(40)는 제3 인버터(41) 및 NOR 회로(42)를 포함할 수 있다. 제3 인버터(41)는 클럭 신호(CK)를 반전시킴으로써 제1 제어 신호(nCK)를 생성할 수 있다. NOR 회로(42)는 제1 노드(DN)의 신호와 제1 제어 신호(nCK)에 대한 NOR 연산을 수행함으로써 제2 제어 신호(bCK)를 생성할 수 있다. 따라서, 제2 제어 신호(bCK)는, 제1 노드(DN)의 신호가 제2 논리 레벨이고, 제1 제어 신호(nCK)가 제2 논리 레벨인 경우에만, 제1 논리 레벨을 가질 수 있다. 즉, 클럭 신호(CK)가 토글하는 동안, 제2 제어 신호(bCK)가 제1 논리 레벨을 갖는 구간이 짧아지므로, 제1 내지 4 삼상 인버터들(11, 13, 21, 23)이 제2 제어 신호(nCK)에 따라 소모하는 전류를 감소시킬 수 있다.
본 개시의 예시적 실시 예에 따른 플립 플롭(1)은, 제1 노드(DN)와 클럭 신호(CK)를 기초로 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 생성함으로써, 낮은 전력을 소모하는 플립 플롭 동작을 수행할 수 있다.
도 2a 내지 2d는 본 개시의 예시적 실시 예에 따른 플립 플롭의 동작을 설명하는 회로도이다. 구체적으로, 도 2a는 데이터 신호(D)가 제1 논리 레벨이고, 클럭 신호(CK)가 제2 논리 레벨인 경우 플립 플롭(1)의 동작을 설명하고, 도 2b는 데이터 신호(D)가 제1 논리 레벨이고, 클럭 신호(CK)가 제1 논리 레벨로 천이된 경우 플립 플롭(1)의 동작을 설명하고, 도 2c는 데이터 신호(D)가 제2 논리 레벨이고, 클럭 신호(CK)가 제2 논리 레벨인 경우 플립 플롭(1)의 동작을 설명하고, 도 2d는 데이터 신호(D)가 제2 논리 레벨이고, 클럭 신호(CK)가 제1 논리 레벨로 천이된 경우 플립 플롭(1)의 동작을 설명하는 도면이다. 도 2a 내지 2d에서, 제1 논리 레벨은 '1'로 표현될 수 있고, 제2 논리 레벨은 '0'으로 표현될 수 있다.
도 2a를 참조하면, 클럭 신호(CK)가 제2 논리 레벨이면, 제3 인버터(41)에 의해 제1 제어 신호(nCK)의 논리 레벨은 제1 논리 레벨이고, NOR 회로(42)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제2 논리 레벨일 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 제1 논리 레벨이고, 제2 제어 신호(bCK)의 논리 레벨이 제2 논리 레벨이면, 제1 삼상 인버터(11) 및 제4 삼상 인버터(23)는, 데이터 신호(D)의 논리 레벨과 무관하게 인버터로 동작하는 활성화 상태일 수 있다. 제2 삼상 인버터(13) 및 제3 삼상 인버터(21)는, 데이터 신호(D)의 논리 레벨과 무관하게 인버터로 동작하지 않는 비활성화 상태 또는 플로팅 상태일 수 있다.
제1 삼상 인버터(11)는 데이터 신호(D)의 반전된 신호를 제1 노드(DN)에 전달할 수 있으므로, 제1 노드(DN)의 신호의 논리 레벨은 제2 논리 레벨일 수 있다. 제1 인버터(12)는 제1 노드(DN)의 신호에 대한 반전된 신호를 제2 노드(DI)에 전달할 수 있으므로, 제2 노드(DI)의 신호의 논리 레벨은 제1 논리 레벨일 수 있다.
제4 삼상 인버터(23)는 제4 노드(QI)의 신호에 대한 반전된 신호를 제3 노드(QN)에 제공할 수 있다. 따라서, 제2 인버터(22) 및 제4 삼상 인버터(23)는 제3 노드(QN)와 제4 노드(QI)의 신호의 논리 레벨을 유지시키는 래치 동작을 수행할 수 있다. 출력 인버터(30)는 제3 노드(QN)의 신호를 반전시킴으로써 출력 신호(Q)의 논리 레벨을 이전 출력 신호(Q-)의 논리 레벨로 유지시키는 홀드 동작을 수행할 수 있다.
도 2b를 참조하면, 클럭 신호(CK)가 제1 논리 레벨로 천이되면, 제3 인버터(41)에 의해 제1 제어 신호(nCK)는 제2 논리 레벨을 가질 수 있다. 제1 제어 신호(nCK)가 제2 논리 레벨을 갖는 경우, 제1 삼상 인버터(11)는 제1 논리 레벨을 갖는 데이터 신호(D)에 대해 비활성 상태가 되므로, 제1 노드(DN)의 신호의 논리 레벨은 제2 논리 레벨로 유지될 수 있다.
제1 제어 신호(nCK)가 제2 논리 레벨을 갖고, 제1 노드(DN)의 신호가 제2 논리 레벨이므로, 제2 제어 신호(bCK)는 NOR 회로(42)에 의해 제1 논리 레벨일 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 제2 논리 레벨이고, 제2 제어 신호(bCK)의 논리 레벨이 제1 논리 레벨이면, 제1 삼상 인버터(11) 및 제4 삼상 인버터(23)는, 데이터 신호(D)의 논리 레벨과 무관하게 인버터로 동작하지 않는 비활성화 상태 또는 플로팅 상태일 수 있다. 제2 삼상 인버터(13) 및 제3 삼상 인버터(21)는, 데이터 신호(D)의 논리 레벨과 무관하게 인버터로 동작하는 활성화 상태일 수 있다.
제1 인버터(12)와 제2 삼상 인버터(13)는, 제1 노드(DN)와 제2 노드(DI)의 신호의 논리 레벨을 유지시키는 래치 동작을 수행할 수 있다.
제3 삼상 인버터(21)는 제2 노드(DI)의 신호를 반전시키고, 반전된 신호를 제3 노드(QN)에 전달할 수 있으므로, 제3 노드(QN)의 신호의 논리 레벨은 제2 논리 레벨일 수 있다. 출력 인버터(30)는 제3 노드(QN)의 신호를 반전시킴으로써 출력 신호(Q)를 생성할 수 있으므로, 출력 신호(Q)의 논리 레벨은 제1 논리 레벨이 될 수 있다.
도 2a 및 2b에 따르면, 데이터 신호(D)가 제1 논리 레벨인 케이스에서, 클럭 신호(CK)가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 타이밍에 동기화하여, 출력 신호(Q)가 제1 논리 레벨이 될 수 있다.
도 2c를 참조하면, 클럭 신호(CK)가 제2 논리 레벨이면, 제1 제어 신호(nCK)의 논리 레벨은 제1 논리 레벨이고, 제2 제어 신호(bCK)의 논리 레벨은 제2 논리 레벨이므로, 도 2a과 동일하게 동작할 수 있다. 구체적으로, 제1 삼상 인버터(11)는 제2 논리 레벨을 갖는 데이터 신호(D)에 대해 활성화 상태일 수 있다. 따라서, 제1 노드(DN)의 신호의 논리 레벨은 제1 논리 레벨일 수 있다. 제1 인버터(12)는 제1 노드(DN)의 신호를 반전시키고, 반전된 신호를 제2 노드(DI)에 전달하므로, 제2 노드(DI)의 논리 레벨은 제2 논리 레벨일 수 있다. 출력 신호(Q)의 논리 레벨은, 제2 인버터(22), 제4 삼상 인버터(23) 및 출력 인버터(30)에 의해 이전 출력 신호(Q-)의 논리 레벨로 유지될 수 있다. 즉, 클럭 신호(CK)가 제2 논리 레벨이면, 플립 플롭(1)은 출력 신호(Q)의 논리 레벨을 이전 출력 신호(Q-)의 논리 레벨로 유지시키는 홀드 동작을 수행할 수 있다. 이전 출력 신호(Q-)는, 클럭 신호(CK)의 이전 활성 엣지(prior active edge)에 의해 결정된 출력 신호(Q)의 논리 레벨을 의미할 수 있다.
도 2d를 참조하면, 클럭 신호(CK)의 논리 레벨이 제1 논리 레벨로 천이되면, 제3 인버터(41)에 의해 제1 제어 신호(nCK)의 논리 레벨은 제2 논리 레벨로 천이될 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 제2 논리 레벨인 경우, 제2 삼상 인버터(13)는 제2 논리 레벨을 갖는 제2 노드(DI)의 신호에 대해 활성화 상태일 수 있다. 따라서, 제2 삼상 인버터(13) 및 제1 인버터(12)가 형성하는 래치 구조에 의해, 제1 노드(DN)의 신호의 논리 레벨은 제1 논리 레벨로 유지되고, 제2 노드(DI)의 신호의 논리 레벨은 제2 논리 레벨로 유지될 수 있다.
제1 노드(DN)의 신호의 논리 레벨이 제1 논리 레벨이고, 제1 제어 신호(nCK)의 논리 레벨이 제1 논리 레벨이므로, NOR 회로(42)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제2 논리 레벨로 유지될 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 제2 논리 레벨이므로, 제2 삼상 인버터(13) 및 제3 삼상 인버터(21)는, 제2 논리 레벨을 갖는 신호에 대해 인버터로 동작할 수 있다. 제3 삼상 인버터(21)는, 제2 논리 레벨을 갖는 제2 노드(DI)의 신호를 반전시키고, 반전된 신호를 제3 노드(QN)에 전달할 수 있으므로, 제3 노드(QN)의 신호는 제1 논리 레벨을 가질 수 있다.
제2 제어 신호(bCK)의 논리 레벨이 제2 논리 레벨이므로, 제1 삼상 인버터(11) 및 제4 삼상 인버터(23)는, 제2 논리 레벨을 갖는 신호에 대해 인버터로 동작할 수 있다. 따라서, 제2 인버터(22) 및 제4 삼상 인버터(23)가 형성하는 래치 구조에 의해, 제3 노드(QN)의 신호의 논리 레벨은 제1 논리 레벨로 유지되고, 제4 노드(QI)의 신호의 논리 레벨은 제2 논리 레벨로 유지될 수 있다.
출력 인버터(30)는 제3 노드(QN)의 신호를 반전시킴으로써 출력 신호(Q)를 생성하므로, 출력 신호(Q)의 논리 레벨은 제2 논리 레벨일 수 있다.
도 2c 및 2d에 따르면, 데이터 신호(D)가 제2 논리 레벨인 케이스에서, 클럭 신호(CK)가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 타이밍에 동기화하여, 출력 신호(Q)가 제2 논리 레벨이 될 수 있다.
또한, 도 2a 내지 2d에 따르면, 제2 제어 신호(bCK)는, 클럭 신호(CK)의 논리 레벨이 제1 논리 레벨이고, 데이터 신호(D)의 논리 레벨이 제1 논리 레벨인 경우에만 제1 논리 레벨을 가질 수 있다. 따라서, 제2 제어 신호(bCK)에 의해 제1 내지 4 삼상 인버터들(11, 13, 21, 23)이 소모하는 전력이 감소될 수 있다.
도 3a 내지 3c는 노멀 플립 플롭의 동작을 설명하기 위한 도면이다. 구체적으로, 도 3a는 노멀 플립 플롭(1-2)의 회로도이고, 도 3b는 노멀 플립 플롭(1-2)에 포함된 클럭 버퍼(40-2)가 생성하는 제어 신호들을 설명하기 위한 도면이고, 도 3c는 노멀 플립 플롭(1-2)의 구체적인 회로도이다.
도 3a를 참조하면, 노멀 플립 플롭(1-2)은 클럭 버퍼(40-2)를 포함할 수 있다. 클럭 버퍼(40-2)는 클럭 신호(CK)를 수신하고, 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 생성할 수 있다.
클럭 버퍼(40-2)는 제1 클럭 인버터(41-2) 및 제2 클럭 인버터(42-2)를 포함할 수 있다. 제1 클럭 인버터(41-2)는 클럭 신호(CK)를 반전시킴으로써 제1 제어 신호(nCK)를 생성할 수 있고, 제2 클럭 인버터(42-2)는 제1 제어 신호(nCK)를 반전시킴으로써 제2 제어 신호(bCK)를 생성할 수 있다.
도 3b를 참조하면, 클럭 신호(CK)가 제1 논리 레벨(예를 들어, 논리 하이 레벨)에서 제2 논리 레벨(예를 들어, 논리 로우 레벨)로 천이되는 경우, 제1 제어 신호(nCK) 및 제2 제어 신호(nCK)의 논리 레벨들도 각각 천이될 수 있다. 데이터 신호(D)는 클럭 신호(CK)의 하강 엣지를 기준으로 셋업 시간(Tsetup) 이전에 논리 하이 레벨로 유지될 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 천이되는 타이밍은, 클럭 신호(CK)의 논리 레벨이 천이되는 타이밍보다 지연될 수 있다. 또한, 제2 제어 신호(bCK)의 논리 레벨이 천이되는 타이밍은, 제1 제어 신호(nCK)의 논리 레벨이 천이되는 타이밍보다 지연될 수 있다.
논리 레벨이 천이되는 타이밍들이 상이하므로, 제1 제어 신호(nCK)와 제2 제어 신호(bCK)가 모두 제1 논리 레벨로 인식되는 구간이 존재할 수 있다. 예를 들어, 도 3b에서, 제1 시점(t1)에 제1 제어 신호(nCK)와 제2 제어 신호(bCK)는 모두 제1 논리 레벨로 인식될 수 있다.
도 3c는 도 3b에 도시된 제1 시점(t1) 전후의 노멀 플립 플롭(1-2)을 나타내는 회로도이다.
도 3c를 참조하면, 제2 삼상 인버터(13)는 제1 및 2 N-타입 트랜지스터(N11, N12), 제1 및 2 P-타입 트랜지스터(P11, P12)를 포함할 수 있고, 제3 삼상 인버터(21)는 제3 및 4 N-타입 트랜지스터(N13, N14, 제3 및 4 P-타입 트랜지스터(P13, P14)를 포함할 수 있다.
제1 시점(t1)에 클럭 신호(CK)는 제2 논리 레벨이므로, 노멀 플립 플롭(1-2)은 출력 신호(Q)를 이전 출력 신호(Q-), 즉, 제2 논리 레벨로 유지하는 홀드 동작을 수행해야 한다.
다만, 제1 시점(t1)에 제2 제어 신호(bCK)의 논리 레벨이 제1 논리 레벨이므로, 제2 삼상 인버터(21)에 포함된 제4 N-타입 트랜지스터(N14)가 턴-온될 수 있고, 제3 노드(QN)가 디스차지될 수 있다. 따라서, 제3 노드(QN)의 신호는 제2 논리 레벨로 천이될 수 있고, 출력 신호(Q)는 제1 논리 레벨로 천이될 수 있다. 즉, 제1 시점(t1)에 홀드 페일이 발생할 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 플립 플롭의 타이밍도를 나타내는 도면이다.
도 4를 참조하면, 클럭 신호(CK)가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 시점을 기준으로 셋업 시간(Tsetup) 이전에 데이터 신호(D)는 제1 논리 레벨로 일정 시간 유지될 수 있다. 데이터 신호(D)는, 제1 논리 레벨로 유지되기 전에 제2 논리 레벨을 가질 수 있다. 즉, 도 4의 타이밍도는, 플립 플롭(1)이 도 2d의 동작 및 도 2a의 동작을 순차적으로 수행하는 과정을 도시한다.
도 4를 참조하면, 클럭 신호(CK)가 제1 논리 레벨에서 제2 논리 레벨로 천이되더라도, 제2 제어 신호(bCK)는 천이되지 않고, 제2 논리 레벨로 유지될 수 있다. 따라서, 도 3b와 같이, 제1 제어 신호(nCK)와 제2 제어 신호(bCK)가 모두 제1 논리 레벨로 인식되는 상황이 발생하지 않을 수 있다.
도 5는 본 개시의 예시적 실시 예에 따라 홀드 동작을 수행하는 플립 플롭을 설명하는 회로도이다.
도 2d 및 도 4를 참조하면, 클럭 신호(CK)가 제1 논리 레벨이고, 데이터 신호(D)가 제2 논리 레벨일 때, 제3 노드(QN)의 논리 레벨은 제1 논리 레벨이고, 출력 신호(Q)의 논리 레벨은 제2 논리 레벨일 수 있다.
도 2a, 도 4 및 5를 참조하면, 클럭 신호(CK)가 제2 논리 레벨로 천이하면, 출력 신호(Q)는 이전 출력 신호(Q-)의 논리 레벨로 유지될 수 있다. 즉, 출력 신호(Q)의 논리 레벨은 제2 논리 레벨로 유지될 수 있다. 또한, 제2 제어 신호(bCK)의 논리 레벨은 제2 논리 레벨로 유지되므로, 도 3c의 노멀 플립 플롭(1-2)과 달리, 트랜지스터(N12)는 턴-온되지 않을 수 있다. 따라서, 제3 노드(QN)가 디스차지되지 않으므로, 제1 시점(t1)에 홀드 페일이 발생하지 않을 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 6을 참조하면, 플립 플롭(1-3)은 데이터 신호(D), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 수신하고, 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)에 따라 출력 신호(Q)를 출력하는 스캔 플립 플롭(Scan Flip Flop)일 수 있다. 플립 플롭(1-3)은 스캔 인버터(100)를 포함할 수 있다. 스캔 인버터(100)는 스캔 인에이블 신호(SE)를 수신하고, 스캔 인에이블 신호(SE)를 반전시킴으로써 반전된 스캔 인에이블 신호(nSE)를 생성할 수 있다.
스캔 인에이블 신호(SE)는 논리 레벨에 따라 제1 동작 모드 또는 제2 동작 모드를 지시할 수 있다. 구체적으로, 스캔 인에이블 신호(SE)가 제2 논리 레벨인 경우 제1 동작 모드를 지시할 수 있고, 스캔 인에이블 신호(SE)가 제1 논리 레벨인 경우 제2 동작 모드를 지시할 수 있다. 예를 들어, 제1 동작 모드는 데이터 전달을 수행하는 정상(normal) 동작 모드이고, 제2 동작 모드는 테스트 동작을 수행하는 스캔 테스트 모드일 수 있다. 그러나, 이는 본 발명의 일 실시예에 불과하며, 일부 실시예들에서, 제1 동작 모드는 스캔 테스트 모드이고, 제2 동작 모드는 정상 동작 모드일 수 있다.
스캔 인에이블 신호(SE)가 정상 동작 모드를 지시하는 경우, 플립 플롭(1-3)은 데이터 신호(D)를 래치하여 출력 신호(Q)를 제공하는 정상 동작을 수행할 수 있다. 스캔 인에이블 신호(SE)가 스캔 테스트 모드를 지시하는 경우, 플립 플롭(1-3)은 스캔 입력 신호(SI)를 래치하여 출력 신호(Q)를 제공하는 스캔 테스트 동작을 수행할 수 있다.
플립 플롭(1-3)은, 도 5의 플립 플롭(1-2)과 달리, 입력 선택 회로(14)를 포함할 수 있다. 입력 선택 회로(14)는 스캔 인에이블 신호(SE) 및 반전된 스캔 인에이블 신호(nSE)에 따라, 데이터 신호(D) 또는 스캔 입력 신호(SI) 중 하나를 입력 신호로서 선택할 수 있다. 입력 선택 회로(14)는 제1 제어 신호(nCK) 또는 제2 제어 신호(bCK)를 기초로 선택된 입력 신호를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다.
입력 선택 회로(14)는 스캔 인에이블 신호(SE)가 제2 논리 레벨인 경우, 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 데이터 신호(D)를 반전시키는 삼상 인버터(예를 들면, 도 5의 11)로 동작할 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 7을 참조하면, 플립 플롭(1-4)은, 도 6의 플립 플롭(1-3)과 달리, 제2 삼상 인버터(13-2) 및 제3 삼상 인버터(21-2)를 포함할 수 있다.
제2 삼상 인버터(13-2)는, 도 6의 제2 삼상 인버터(13)와 달리, 3개의 트랜지스터들로 구현될 수 있다.
구체적으로, 제2 삼상 인버터(13-2)는, 도 6의 제2 삼상 인버터(13)에 포함된 트랜지스터들 중 제2 N-타입 트랜지스터(N12), 제1 및 2 P-타입 트랜지스터(P11, P12)를 포함할 수 있다. 즉, 도 6의 제2 삼상 인버터(13)에서 제1 N-타입 트랜지스터(N11)가 생략될 수 있다. 제1 N-타입 트랜지스터(N11)는 게이트 단이 제2 노드(DI)와 연결된 트랜지스터일 수 있다.
도 2b를 참조하면, 클럭 신호(CK)의 논리 레벨이 제1 논리 레벨이고, 데이터 신호(D)의 논리 레벨이 제1 논리 레벨인 경우, 제2 노드(DI)의 논리 레벨은 제2 논리 레벨이고, 제1 노드(DN)의 논리 레벨은 제1 논리 레벨일 수 있다. 즉, 제2 삼상 인버터(13)는 인버터로 동작할 수 있다.
도 2b를 참조하면, 클럭 신호(CK)의 논리 레벨이 제1 논리 레벨이고, 데이터 신호(D)의 논리 레벨이 제1 논리 레벨인 경우, 제2 제어 신호(bCK)의 논리 레벨은 제1 논리 레벨일 수 있다.
따라서, 도 7을 참조하면, 제1 논리 레벨을 갖는 제2 제어 신호(bCK)에 따라 제2 N-타입 트랜지스터(N12)가 턴-온되므로, 제1 노드(DN)의 논리 레벨은 제2 논리 레벨로 유지될 수 있다. 즉, 제1 N-타입 트랜지스터(N11)가 생략되더라도, 도 7의 제2 삼상 인버터(13-2)는 인버터로서 동작할 수 있다.
제3 삼상 인버터(21-2)는, 도 6의 제3 삼상 인버터(21)와 달리, 3개의 트랜지스터들로 구현될 수 있다.
구체적으로, 제3 삼상 인버터(21-2)는, 도 6의 제3 삼상 인버터(21)에 포함된 트랜지스터 들 중 4 N-타입 트랜지스터(N14), 제3 및 4 P-타입 트랜지스터(P13, P14)를 포함할 수 있다. 즉, 도 6의 제3 삼상 인버터(21)에서 제3 N-타입 트랜지스터(N13)가 생략될 수 있다. 제3 N-타입 트랜지스터(N13)는 게이트 단이 제2 노드(DI)와 연결된 트랜지스터일 수 있다.
도 2b를 참조하면, 클럭 신호(CK)의 논리 레벨이 제1 논리 레벨이고, 데이터 신호(D)의 논리 레벨이 제1 논리 레벨인 경우, 제2 노드(DI)의 논리 레벨은 제2 논리 레벨이고, 제1 노드(DN)의 논리 레벨은 제1 논리 레벨일 수 있다. 즉, 제2 삼상 인버터(13)는 인버터로 동작할 수 있다.
도 2b를 참조하면, 클럭 신호(CK)의 논리 레벨이 제1 논리 레벨이고, 데이터 신호(D)의 논리 레벨이 제1 논리 레벨인 경우, 제2 제어 신호(bCK)의 논리 레벨은 제1 논리 레벨일 수 있다.
따라서, 도 7을 참조하면, 제1 논리 레벨을 갖는 제2 제어 신호(bCK)에 따라 제3 N-타입 트랜지스터(N13)가 턴-온되므로, 제3 노드(QN)의 논리 레벨은 제2 논리 레벨로 유지될 수 있다. 즉, 제3 N-타입 트랜지스터(N13)가 생략되더라도, 도 7의 제3 삼상 인버터(21-2)는 인버터로서 동작할 수 있다.
본 개시의 예시적 실시 예에 따른 플립 플롭(1-4)은, 적은 수의 트랜지스터들을 사용하여 삼상 인버터(13-2, 21-2)를 구현할 수 있으므로, 높은 집적도를 제공할 수 있다.
일부 실시 예들에서, 도 7의 플립 플롭(1-4)에 포함된 제2 또는 3 삼상 인버터(13-2, 21-2)는, 도 5의 플립 플롭(1)의 일부 구성요소와 치환될 수도 있다.
도 8은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 8을 참조하면, 플립 플롭(1-5)은, 도 6의 플립 플롭(1-3)과 달리, 선택 회로(14-2) 및 제4 삼상 인버터(23-2)를 포함할 수 있다.
선택 회로(14-2)는 제1 내지 4 N-타입 트랜지스터(N21 내지 N24), 및 제1 내지 4 P-타입 트랜지스터(P21 내지 P24)를 포함할 수 있다.
제1 N-타입 트랜지스터(N21)의 게이트 단에는 반전된 스캔 인에이블 신호(nSE)가 입력될 수 있고, 제2 N-타입 트랜지스터(N22)의 게이트 단에는 데이터 신호(D)가 입력될 수 있고, 제3 N-타입 트랜지스터(N23)의 게이트 단에는 스캔 인에이블 신호(SE)가 입력될 수 있고, 제4 N-타입 트랜지스터(n24)의 게이트 단에는 스캔 입력 신호(SI)가 입력될 수 있다.
제1 내지 4 N-타입 트랜지스터(N21 내지 N24)는 풀-다운부(14-3)를 구성할 수 있고, 풀-다운부(14-3)의 일 단은 제1 노드(DN)와 연결될 수 있고, 타 단은 제1 내부 노드(M)와 연결될 수 있다.
제1 P-타입 트랜지스터(P21)의 게이트 단에는 데이터 신호(D)가 입력될 수 있고, 제2 P-타입 트랜지스터(P22)의 게이트 단에는 스캔 인에이블 신호(SE)가 입력될 수 있고, 제3 P-타입 트랜지스터(P23)의 게이트 단에는 스캔 입력 신호(SI)가 입력될 수 있고, 제4 P-타입 트랜지스터(P24)의 게이트 단에는 반전된 스캔 인에이블 신호(nSE)가 입력될 수 있다.
제1 내지 4 P-타입 트랜지스터(P21 내지 P24)는 풀-업부(14-4)를 구성할 수 있고, 풀-업부(14-4)의 일 단은 제1 노드(DN)와 연결될 수 있고, 타 단은 제2 내부 노드(N)와 연결될 수 있다.
제4 삼상 인버터(23-2)는 제5, 6 N-타입 트랜지스터(N25, N26) 및 제5, 6 P-타입 트랜지스터(P25, P26)를 포함할 수 있다.
제5 N-타입 트랜지스터(N25)는 게이트 단이 제1 제어 신호(nCK)를 수신하고, 소스 단이 음의 전원 노드와 연결되고, 드레인 단이 제1 내부 노드(M)와 연결될 수 있다. 제6 N-타입 트랜지스터(N26)는 게이트 단이 제4 노드(QI)와 연결되고, 소스 단이 제1 내부 노드(M)와 연결되고, 드레인 단이 제3 노드(QN)와 연결될 수 있다. 제5 P-타입 트랜지스터(P25)는 게이트 단이 제4 노드(QI)와 연결되고, 소스 단이 제2 내부 노드(N)와 연결되고, 드레인 단이 제3 노드(QN)와 연결될 수 있다. 제6 P-타입 트랜지스터(P26)는 게이트 단이 제2 제어 신호(bCK)를 수신하고, 소스 단이 양의 전원 노드와 연결되고, 드레인 단이 제2 내부 노드(N)와 연결될 수 있다.
제2 제어 신호(bCK)의 논리 레벨이 제2 논리 레벨일 때, 풀-업 부(14-4)는 양의 전원 노드와 연결될 수 있고, 데이터 신호(D) 또는 스캔 입력 신호(SI) 중 하나를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 제1 논리 레벨일 때, 풀-다운 부(14-4)는 음의 전원 노드와 연결될 수 있고, 데이터 신호(D) 또는 스캔 입력 신호(SI) 중 하나를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다.
즉, 선택 회로(14-2)와 제4 삼상 인버터(23-2)가 동일한 양의 전원 노드와 음의 전원 노드를 공유함으로써, 플립 플롭(1-5)에 전원을 제공하기 위한 파워 전달망(Power Delivery Network)의 구조가 간단해질 수 있다.
일부 실시 예들에서, 도 8의 플립 플롭(1-5)에 포함된 선택 회로(14-2) 및 제4 삼상 인버터(23-2)는, 도 6의 플립 플롭(1-3) 또는 도 7의 플립 플롭(1-4)의 일부 구성요소와 치환될 수도 있다.
도 9는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 9를 참조하면, 플립 플롭(1-6)은, 도 8의 플립 플롭(1-5)과 달리, 도전성 배선 경로(Path)를 더 포함할 수 있다.
도전성 배선 경로(Path)는 제3 내부 노드(A)와 제4 내부 노드(B)를 연결할 수 있다. 제3 내부 노드(A)는 직렬로 연결된 제1 P-타입 트랜지스터(P21)와 제2 P-타입 트랜지스터(P22) 사이에 형성되는 노드일 수 있다. 제4 내부 노드(B)는 직렬로 연결된 제1 N-타입 트랜지스터(N21)와 제2 N-타입 트랜지스터(N22) 사이에 형성되는 노드일 수 있다.
노멀 동작 모드에서, 스캔 인에이블 신호(SE)는 제2 논리 레벨이고, 반전된 스캔 인에이블 신호(nSE)는 제1 논리 레벨일 수 있다. 따라서, 제1 N-타입 트랜지스터(N21)와 제2 P-타입 트랜지스터(P22)는 모두 턴-온될 수 있다. 제1 N-타입 트랜지스터(N21)와 제2 P-타입 트랜지스터(P22)의 온-저항에 의해, 노멀 동작 모드에서, 데이터 신호(D)가 제1 노드(DN)에 전달되는 속도가 저하될 수 있다.
본 개시의 예시적 실시 예에 따르면, 도전성 배선 경로(Path)는 제1 N-타입 트랜지스터(N21)와 제2 P-타입 트랜지스터(P22)의 온-저항보다 낮은 저항을 가질 수 있다. 따라서, 도전성 배선 경로(Path)를 통해 제1 N-타입 트랜지스터(N21)와 제2 P-타입 트랜지스터(P22)의 온-저항이 데이터 전달 경로에 미치는 영향이 줄어들 수 있으므로, 플립 플롭(1-6)의 성능이 향상될 수 있다.
일부 실시 예들에서, 도 9의 플립 플롭(1-6)에 포함된 선택 회로(14-3)는, 도 6의 플립 플롭(1-3) 또는 도 7의 플립 플롭(1-4)의 일부 구성요소와 치환될 수도 있다.
도 10은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 10을 참조하면, 플립 플롭(1-7)은, 도 9의 플립 플롭(1-6)과 달리, 선택 회로(14-4)를 포함할 수 있다.
선택 회로(14-4)는 지연 회로(15) 및 반전 회로(16)를 포함할 수 있다.
지연 회로(15)는 스캔 인에이블 신호(SE) 및 스캔 입력 신호(SI)를 수신할 수 있다. 지연 회로(15)는 NAND 회로(15-1) 및 제4 인버터(15-2)를 포함할 수 있다.
스캔 인에이블 신호(SE)가 논리 로우 레벨인 경우, 즉, 노멀 동작 모드인 경우, 지연 회로(15)는 논리 로우 레벨을 갖는 신호를 출력할 수 있다. 스캔 인에이블 신호(SE)가 논리 하이 레벨인 경우, 즉, 스캔 테스트 모드인 경우, 스캔 입력 신호(SI)를 수신하고, 딜레이를 갖는 스캔 입력 신호(dSI)를 출력할 수 있다.
딜레이된 스캔 입력 신호(dSI)를 반전 회로(16)에 입력될 수 있다. 반전 회로(16)는 딜레이된 스캔 입력 신호(dSI), 데이터 신호(D) 중 하나를 반전된 스캔 인에이블 신호(nSE)에 따라 제1 노드(DN)에 전달할 수 있다.
제2 내부 노드(N) 또는 제1 내부 노드(M)를 통해 양의 전원 노드 또는 음의 전원 노드가 반전 회로(16)에 제공되는 타이밍보다, 딜레이된 스캔 입력 신호(dSI)가 반전 회로(16)에 제공되는 타이밍이 늦을 수 있다.
따라서, 지연 회로(15)에 의해, 클럭 신호(CK)가 천이된 이후에 스캔 입력 신호(SI)가 유지되어야 하는 홀드 시간이 보장될 수 있으므로, 플립 플롭(17)을 사용한 스캔 테스트 동작의 성능이 향상될 수 있다.
일부 실시 예들에서, 도 10의 플립 플롭(1-7)에 포함된 선택 회로(14-4)는, 도 8의 플립 플롭(1-5) 또는 도 9의 플립 플롭(1-6)에 선택적으로 포함될 수도 있다.
도 11은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 11을 참조하면, 플립 플롭(1-8)은, NOR 회로(42-2)를 포함할 수 있다.
NOR 회로(42-2)는, 도 7의 플립 플롭(1-4)에 포함된 NOR 회로(42)의 일 실시 예일 수 있다.
NOR 회로(42-2)는, 제5 및 6 N-타입 트랜지스터(N15, N16), 제5 P-타입 트랜지스터(P15)를 포함할 수 있다.
제5 N-타입 트랜지스터(N15)의 게이트 단에는 제1 제어 신호(nCK)가 입력될 수 있고, 소스 단은 음의 전원 노드와 연결될 수 있고, 드레인 단은 제2 제어 신호(bCK)가 생성되는 노드와 연결될 수 있다. 제6 N-타입 트랜지스터(N16)의 게이트 단은 제1 노드(DN)와 연결될 수 있고, 소스 단은 음의 전원 노드와 연결될 수 있고, 드레인 단은 제2 제어 신호(bCK)가 생성되는 노드와 연결될 수 있다. 제5 P-타입 트랜지스터(P15)의 게이트 단에 제1 제어 신호(nCK)가 입력될 수 있고, 소스 단은 제2 노드(DI)와 연결될 수 있고, 드레인 단은 제2 제어 신호(bCK)가 생성되는 노드와 연결될 수 있다.
일반적인 2-입력 NOR 회로는, 4개의 트랜지스터로 구현될 수 있으나, 본 개시의 예시적 실시 예에 따른 NOR 회로(42-2)는 3개의 트랜지스터들로 구현될 수 있다. 도 1의 플립 플롭(1)에 포함되는 NOR 회로(42)는 제1 노드(DN)의 신호가 제2 논리 레벨이고, 제1 제어 신호(nCK)가 제2 논리 레벨이면, 제1 논리 레벨을 갖는 제2 제어 신호(bCK)를 생성할 수 있다.
도 2b, 2d 및 도 11을 참조하면, 제1 제어 신호(nㅍCK)가 제2 논리 레벨이고, 제1 노드(DN)의 신호가 제2 논리 레벨일 때, 제2 제어 신호(bCK)는 제1 논리 레벨을 가질 수 있다. 즉, 도 11의 NOR 회로(42-2)는 도 1의 NOR 회로(42)와 동일하게 동작할 수 있다.
본 개시의 예시적 실시 예에 따른 플립 플롭(1-8)은, 적은 수의 트랜지스터들을 사용하여 NOR 회로(42-2)를 구현할 수 있으므로, 높은 집적도를 제공할 수 있다.
일부 실시 예들에서, 도 11의 플립 플롭(1-8)에 포함된 노어 회로(42-2)는, 도 1, 2a 내지 2d, 5 내지 9의 플립 플롭들(1, 1-3 내지 1-7)의 일부 구성요소와 치환될 수도 있다.
도 12는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 12를 참조하면, 플립 플롭(1-9)은, 도 7의 플립 플롭(1-4)에 포함된 제2 및 3 삼상 인버터(13-2, 21-2), 도 8의 플립 플롭(1-5)에 포함된 선택 회로(14-2) 및 제4 삼상 인버터(23-2) 및 도 11의 플립 플롭(1-8)에 포함된 NOR 회로(42-2)를 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 플립 플롭(1-9)은, 적은 수의 트랜지스터들을 사용하여 제2 및 3 삼상 인버터(13-2, 21-2) 및 NOR 회로(42-2)를 구현할 수 있으므로, 높은 집적도를 제공할 수 있다. 또한, 플립 플롭(1-9)은 동일한 양의 전원 노드와 음의 전원 노드를 공유하는 선택 회로(14-2)와 제4 삼상 인버터(23-2)를 포함함으로써, 플립 플롭(1-9)에 전원을 제공하기 위한 파워 전달망(Power Delivery Network)의 구조가 간단해질 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 13을 참조하면, 플립 플롭(1-10)은, 도 6의 플립 플롭(1-3)과 달리, NOR 회로(12-2) 및 제어 신호 생성 회로(40-3)를 포함할 수 있다.
NOR 회로(12-2)는, 도 6의 제1 인버터(12)의 위치에 배치될 수 있다. 구체적으로, NOR 회로(12-2)는, 제1 노드(DN)의 신호와 리셋 신호(Reset)를 수신하고, 제1 노드(DN)의 신호와 리셋 신호(Reset)에 대한 NOR 연산의 결과를 제2 노드(DI)에 전달할 수 있다. 즉, 리셋 신호(Reset)가 제1 논리 레벨을 갖는 경우, 제2 노드(DI)의 신호는 데이터 신호(D)와 무관하게 제2 논리 레벨을 가질 수 있다.
제어 신호 생성 회로(40-3)는 NOR 회로(41-2)를 포함할 수 있다. NOR 회로(41-2)는, 도 6의 제3 인버터(41)의 위치에 배치될 수 있다. 구체적으로, NOR 회로(41-2)는, 클럭 신호(CK)와 리셋 신호(Reset)를 수신하고, 클럭 신호(CK)와 리셋 신호(Reset)에 대한 NOR 연산의 결과를 제1 제어 신호(nCK)로서 생성할 수 있다. 즉, 리셋 신호(Reset)가 제1 논리 레벨을 갖는 경우, 제1 제어 신호(nCK)의 논리 레벨은 제2 논리 레벨로 유지될 수 있다.
리셋 신호(Reset)가 제1 논리 레벨을 갖는 경우, 제2 노드(DI)의 신호와 제1 제어 신호(nCK)의 논리 레벨이 모두 제2 논리 레벨을 가지므로, 제3 삼상 인버터(21)에 의해 제3 노드(QN)는 제1 논리 레벨을 갖고, 출력 인버터(30)에 의해 출력 신호(Q)는 제2 논리 레벨로 리셋될 수 있다.
일부 실시 예들에서, 도 13의 플립 플롭(1-10)에 포함된 NOR 회로들(12-2, 41-2)은, 도 1, 2a 내지 2d, 5 내지 12의 플립 플롭들(1, 1-3 내지 1-9)의 일부 구성요소와 치환될 수도 있다.
도 14는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 14를 참조하면, 본 개시의 예시적 실시 예에 따른 플립 플롭(2)은 마스터 래치 회로(210), 슬레이브 래치 회로(220), 입력 인버터(230), 출력 인버터(240) 및 제어 신호 생성 회로(250)를 포함할 수 있다.
입력 인버터(230)는 데이터 신호(D)를 반전시키고, 반전된 신호를 제1 노드(DN)에 전달할 수 있다.
마스터 래치 회로(210)는 제1 삼상 인버터(211), 제1 인버터(212), 및 제2 삼상 인버터(213)를 포함할 수 있다.
제1 삼상 인버터(211)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 제1 노드(DN)의 신호를 반전시키고, 반전된 신호를 제2 노드(DI)에 전달할 수 있다. 제1 삼상 인버터(211)의 동작은 도 1의 제1 삼상 인버터(11)의 동작과 동일할 수 있다. 제1 인버터(212)는 제2 노드(DI)의 신호를 반전시키고, 반전된 신호를 제3 노드(DB)에 전달할 수 있다. 제2 삼상 인버터(213)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 제3 노드(DB)의 신호를 반전시키고, 반전된 신호를 제2 노드(DI)에 전달할 수 있다. 제2 삼상 인버터(213)의 동작은 도 1의 제2 삼상 인버터(13)의 동작과 동일할 수 있다.
슬레이브 래치 회로(220)는 제3 삼상 인버터(221), 제2 인버터(222) 및 제4 삼상 인버터(223)를 포함할 수 있다.
제3 삼상 인버터(221)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 제3 노드(DB)의 신호를 반전시키고, 반전된 신호를 제4 노드(QI)에 전달할 수 있다. 제3 삼상 인버터(221)의 동작은 도 1의 제3 삼상 인버터(21)의 동작과 동일할 수 있다. 제2 인버터(222)는 제4 노드(QI)의 신호를 반전시키고, 반전된 신호를 제5 노드(QN)에 전달할 수 있다. 제4 삼상 인버터(223)는 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 기초로 제5 노드(QN)의 신호를 반전시키고, 제4 노드(QI)에 전달할 수 있다.
출력 인버터(240)는 제5 노드(QN)의 신호를 반전시킴으로써 출력 신호(Q)를 생성할 수 있다.
제어 신호 생성 회로(250)는 제1 노드(DN)의 신호, 제5 노드(QN)의 신호, 제2 노드(DI)의 신호 및 클럭 신호(CK)를 기초로, 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 생성할 수 있다.
제어 신호 생성 회로(250)는 NAND 회로(251), 제3 인버터(252), AND 회로(253) 및 NOR 회로(254)를 포함할 수 있다.
NAND 회로(251)는 제1 노드(DN)의 신호 및 제5 노드(QN)의 신호에 대한 NAND 연산을 수행함으로써 제6 노드(ND)의 신호를 생성할 수 있다. 제3 인버터(252)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)를 반전시킴으로써 제1 제어 신호(nCK)를 생성할 수 있다. AND 회로(253)는 제1 제어 신호(nCK)와 제6 노드(ND)의 신호에 대한 AND 연산을 수행함으로써 제7 노드(NQ)의 신호를 생성할 수 있다. NOR 회로(254)는 제2 노드(DI)의 신호와 제7 노드(NQ)의 신호에 대한 NOR 연산을 수행함으로써 제2 제어 신호(bCK)를 생성할 수 있다.
본 개시의 예시적 실시 예에 따른 플립 플롭(2)은, 제2 제어 신호(bCK)를 제1 노드(DN), 제2 노드(DI) 및 제5 노드(QN)에 연동하여 생성하므로, 제1 제어 신호(nCK)를 단순히 반전시킴으로써 제2 제어 신호(bCK)가 생성될 때와 비교하여, 제2 제어 신호(bCK)가 토글하는 횟수는 감소될 수 있다. 따라서, 플립 플롭(2)은 적은 전력을 소모할 수 있다.
도 15a 내지 15d는 본 개시의 예시적 실시 예에 따른 플립 플롭의 동작을 설명하는 회로도이다. 구체적으로, 도 15a는 데이터 신호(D)가 제1 논리 레벨이고, 클럭 신호(CK)가 제2 논리 레벨인 경우 플립 플롭(2)의 동작을 설명하고, 도 15b는 데이터 신호(D)가 제1 논리 레벨이고, 클럭 신호(CK)가 제1 논리 레벨로 천이된 경우 플립 플롭(2)의 동작을 설명하고, 도 15c는 데이터 신호(D)가 제2 논리 레벨이고, 클럭 신호(CK)가 제2 논리 레벨인 경우 플립 플롭(2)의 동작을 설명하고, 도 15d는 데이터 신호(D)가 제2 논리 레벨이고, 클럭 신호(CK)가 제1 논리 레벨로 천이된 경우 플립 플롭(2)의 동작을 설명하는 도면이다. 도 15a 내지 15d에서, 제1 논리 레벨은 '1'로 표현될 수 있고, 제2 논리 레벨은 '0'으로 표현될 수 있다.
도 15a를 참조하면, 제1 노드(DN)의 논리 레벨은 입력 인버터(230)에 의해 제2 논리 레벨일 수 있다. 따라서, NAND 회로(251)에 의해 제6 노드(ND)의 논리 레벨은 제1 논리 레벨일 수 있다. 클럭 신호(CK)가 제2 논리 레벨이면, 제3 인버터(252)에 의해 제1 제어 신호(nCK)의 논리 레벨은 제1 논리 레벨일 수 있다. AND 회로(253)에 의해 제7 노드(NQ)의 논리 레벨은 제1 논리 레벨일 수 있다. NOR 회로(254)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제2 논리 레벨일 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 제1 논리 레벨이고, 제2 제어 신호(bCK)의 논리 레벨이 제2 논리 레벨이므로, 제1 삼상 인버터(211) 및 제4 삼상 인버터(223)는 활성화 상태이고, 제2 삼상 인버터(213) 및 제3 삼상 인버터(221)는 비활성화 상태일 수 있다.
제1 삼상 인버터(211)에 의해 제2 노드(DI)의 신호는 제1 논리 레벨일 수 있다. 제1 인버터(212)에 의해 제3 노드(DB)의 신호는 제2 논리 레벨일 수 있다.
제2 인버터(222) 및 제4 삼상 인버터(223)는 래치 구조를 형성할 수 있으므로, 출력 신호(Q)는 이전 출력 신호(Q-)로 유지될 수 있다.
도 15b를 참조하면, 제3 인버터(252)에 의해 제1 제어 신호(nCK)는 제2 논리 레벨일 수 있다. AND 회로(253)에 의해 제7 노드(NQ)의 논리 레벨은 제2 논리 레벨일 수 있다. 한편, 제1 제어 신호(nCK)가 제2 논리 레벨인 경우, 제2 삼상 인버터(213)는 제2 논리 레벨을 갖는 제3 노드(DB)의 신호에 대해 인버터로 동작하므로, 제1 인버터(212)와 제2 삼상 인버터(213)가 형성하는 래치 구조에 의해 제2 노드(DI) 및 제3 노드(DB)의 논리 레벨이 유지될 수 있다. 따라서, NOR 회로(254)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제2 논리 레벨일 수 있다.
제1 제어 신호(nCK) 및 제2 제어 신호(bCK)가 제2 논리 레벨이므로, 제1 내지 4 삼상 인버터(211, 213, 221, 223)는, 제2 논리 레벨을 갖는 입력 신호들에 대한 인버터로 동작할 수 있다. 따라서, 제3 삼상 인버터(221)에 의해 제4 노드(QI)의 신호는 제1 논리 레벨을 가질 수 있다. 제2 인버터(222)에 의해 제5 노드(QN)의 신호는 제2 논리 레벨을 가질 수 있다. 제2 인버터(222)와 제4 삼상 인버터(223)는 래치 구조를 형성할 수 있고, 제4 노드(QI)와 제5 노드(QN)의 논리 레벨은 유지될 수 있다. 출력 인버터(240)에 의해 출력 신호(Q)는 제1 논리 레벨일 수 있다.
도 15a 및 15b에 따르면, 데이터 신호(D)가 제1 논리 레벨인 케이스에서, 클럭 신호(CK)가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 타이밍에 동기화하여, 출력 신호(Q)가 제1 논리 레벨이 될 수 있다.
도 15c를 참조하면, 클럭 신호(CK)가 제2 논리 레벨인 경우, 제3 인버터(252)에 의해 제1 제어 신호(nCK)는 제1 논리 레벨일 수 있다. 따라서, 제1 삼상 인버터(211)는 제1 논리 레벨을 갖는 제1 노드(DN)의 신호에 대해 인버터로 동작할 수 있다. 제1 삼상 인버터(211)에 의해 제2 노드(DI)의 신호는 제2 논리 레벨을 가질 수 있고, 제1 삼상 인버터(211)에 의해 제3 노드(DB)의 신호는 제1 노드의 논리 레벨을 가질 수 있다. NAND 회로(251) 및 AND 회로(253)에 의해 제6 노드(ND) 및 제7 노드(NQ)의 신호는 출력 신호(Q)와 동일한 논리 레벨을 가질 수 있다. NOR 회로(254)에 의해 제2 제어 신호(bCK)는 제5 노드(QN)의 신호와 동일한 논리 레벨을 가질 수 있다.
제5 노드(QN)의 신호, 즉 제2 제어 신호(bCK)가 제1 논리 레벨을 갖는 경우, 제2 삼상 인버터(213)와 제1 인버터(212)는 래치 동작을 수행할 수 있고, 제2 노드(DI) 및 제3 노드(DB)의 논리 레벨을 유지될 수 있다. 또한, 제3 삼상 인버터(221)는 제1 논리 레벨을 갖는 제3 노드(DB)의 신호에 대해 인버터로 동작할 수 있다. 따라서, 제3 삼상 인버터(221)에 의해 제4 노드(QI)의 논리 레벨은 제2 논리 레벨일 수 있다. 제2 인버터(222)에 의해 제5 노드(QN)의 논리 레벨은 제1 논리 레벨일 수 있다. 출력 인버터(240)에 의해 출력 신호(Q)는 제2 논리 레벨로 홀드될 수 있다.
제5 노드(QN)의 신호, 즉 제2 제어 신호(bCK)가 제2 논리 레벨을 갖는 경우, 제4 삼상 인버터(223)는 제2 논리 레벨을 갖는 제5 노드(QN)의 신호에 대해 인버터로 동작할 수 있다. 따라서, 제4 삼상 인버터(223)와 제2 인버터(222)는 래치 동작을 수행할 수 있고, 제4 노드(QI) 및 제5 노드(QN)의 논리 레벨은 유지될 수 있다. 출력 인버터(240)에 의해 출력 신호(Q)는 제1 논리 레벨로 홀드될 수 있다.
도 15d를 참조하면, 클럭 신호(CK)의 논리 레벨이 제1 논리 레벨로 천이되는 경우, 제1 제어 신호(nCK)의 논리 레벨은 제2 논리 레벨로 천이할 수 있다. AND 회로(253)에 의해 제7 노드(NQ)의 신호는 제2 논리 레벨일 수 있다. 제2 노드(DI)의 신호의 논리 레벨은 제2 논리 레벨이므로, NOR 회로(254)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제1 논리 레벨일 수 있다. 따라서, 제1 삼상 인버터(211) 및 제4 삼상 인버터(223)는 비활성화 상태이고, 제2 삼상 인버터(213) 및 제3 삼상 인버터(221)는 활성화 상태일 수 있다.
제3 삼상 인버터(221)에 의해 제4 노드(QI)의 논리 레벨은 제2 논리 레벨일 수 있다. 제2 인버터(222)에 의해 제5 노드(QN)의 논리 레벨은 제1 논리 레벨일 수 있다. 출력 인버터(240)에 의해 출력 신호(Q)의 논리 레벨은 제2 논리 레벨일 수 있다.
도 15c 및 15d에 따르면, 데이터 신호(D)가 제2 논리 레벨인 케이스에서, 클럭 신호(CK)가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 타이밍에 동기화하여, 출력 신호(Q)가 제2 논리 레벨이 될 수 있다.
도 15c를 참조하면, 제2 제어 신호(bCK)는 제5 노드(QN)의 논리 레벨에 따라 결정될 수 있다. 즉, 제2 제어 신호(bCK)가 클럭 신호(CK)의 딜레이된 신호로서 생성되는 경우와 비교할 때, 제2 제어 신호(bCK)의 토글 횟수가 감소되므로, 플립 플롭(2)은 저전력 동작을 수행할 수 있다.
도 16은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 16을 참조하면, 플립 플롭(2-2)은, 선택 회로(230-2) 및 제1 삼상 인버터(211-2)를 포함할 수 있다.
선택 회로(230-2)는 스캔 인에이블 신호(SE) 및 반전된 스캔 인에이블 신호(nSE)에 따라 데이터 신호(D) 및 스캔 입력 신호(SI) 중 하나를 선택하고, 선택된 신호를 반전시키고, 반전된 신호를 제1 노드(DN)에 제공할 수 있다.
제1 삼상 인버터(211-2)는 제1 N-타입 트랜지스터(N41) 및 제1 P-타입 트랜지스터(P41)를 포함할 수 있다. 제1 N-타입 트랜지스터(N41)는, 게이트 단이 제1 노드(DN)와 연결되고, 소스 단이 제1 내부 노드(M)와 연결되고, 드레인 단이 제2 노드(DI)와 연결될 수 있다. 제2 P-타입 트랜지스터(P41)는, 게이트 단이 제1 노드(DN)와 연결되고, 소스 단이 제2 내부 노드(N)와 연결되고, 드레인 단이 제2 노드(DI)와 연결될 수 있다.
제4 삼상 인버터(223)의 구조는 도 8에 도시된 제4 삼상 인버터(23-2)의 구조와 동일할 수 있다.
제1 삼상 인버터(211-2)는 제4 삼상 인버터(223)와 양의 전원 노드 및 음의 전원 노드를 공유 함으로써, 플립 플롭(2-2)에 전원을 제공하기 위한 파워 전달망(Power Delivery Network)의 구조가 간단해질 수 있다.
일부 실시 예들에서, 도 16의 플립 플롭(2-2)에 포함된 선택 회로(230-2) 및 제1 삼상 인버터(211-2)는, 도 15의 플립 플롭(2)의 일부 구성요소와 치환될 수도 있다.
도 17은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 17을 참조하면, 플립 플롭(2-3)은, 도 16의 플립 플롭(2-2)과 달리, AOI(AND-OR-INVERTER) 21 회로(255)를 포함할 수 있다. AOI21 회로(255)는, 도 19의 AND 회로(253) 및 NOR 회로(254)의 역할을 수행할 수 있다.
AOI21 회로(255)는, 제1 내지 3 N-타입 트랜지스터(N51 내지 N53) 및 제 내지 3 P-타입 트랜지스터(P51 내지 P53)을 포함할 수 있다.
제1 N-타입 트랜지스터(N51)는, 게이트 단이 제6 노드(ND)와 연결될 수 있고, 소스 단이 음의 전원 노드와 연결될 수 있고, 드레인 단이 제2 N-타입 트랜지스터(N2)의 소스 단과 연결될 수 있다. 제2 N-타입 트랜지스터(N52)는, 게이트 단이 제2 제어 신호(nCK)를 수신하고, 소스 단이 제1 N-타입 트랜지스터(N51)와 연결되고, 드레인 단이 제2 제어 신호(bCK)를 생성하는 노드와 연결될 수 있다. 제3 N-타입 트랜지스터(N53)는, 게이트 단이 제2 노드(DI)와 연결될 수 있고, 소스 단이 음의 전원 노드와 연결될 수 있고, 드레인 단이 제2 제어 신호(bCK)를 생성하는 노드와 연결될 수 있다. 제1 P-타입 트랜지스터(P51)는 게이트 단에 제1 제어 신호(nCK)가 수신될 수 있고, 소스 단은 제3 P-타입 트랜지스터(P53)의 드레인 단과 연결될 수 있고, 드레인 단은 제2 제어 신호(bCK)를 생성하는 노드와 연결될 수 있다. 제2 P-타입 트랜지스터(P52)는 게이트 단에 제6 노드(ND)가 연결될 수 있고, 드레인 단에 제2 제어 신호(bCK)가 생성되는 노드가 연결될 수 있고, 소스 단은 제3 P-타입 트랜지스터(P53)의 드레인 단과 연결될 수 있다. 제3 P-타입 트랜지스터(P53)는 게이트 단이 제2 노드(DI)와 연결될 수 있고, 드레인 단이 제1 P-타입 트랜지스터(P51) 및 제2 P-타입 트랜지스터(P51)의 소스 단과 연결될 수 있고, 소스 단이 양의 전원 노드와 연결될 수 있다.
도 15c, 15d 및 도 17을 참조하면, 제6 노드(ND)의 논리 레벨이 제2 논리 레벨인 경우, 제2 노드(DI)의 논리 레벨은 항상 제2 논리 레벨일 수 있다. 즉, 제2 P-타입 트랜지스터(P52)가 턴-온될 때 제3 P-타입 트랜지스터(P53)도 턴-온되므로, 제2 P-타입 트랜지스터(P52)와 제3 P-타입 트랜지스터(P53)는 양의 전원 노드를 공유할 수 있다. 제2 P-타입 트랜지스터(P52)에 전용되는 전원 노드가 생략될 수 있으므로, 전원을 제공하기 위한 파워 전달망(Power Delivery Network)의 구조가 간단해질 수 있다.
도 18은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 18을 참조하면, 플립 플롭(2-4)은, 제어 신호 생성 회로(250-3)를 포함할 수 있다.
제어 신호 생성 회로(250-3)는 AOI21 회로(255-2)를 포함할 수 있다. AOI21 회로(255-2)는 제1 내지 3 N-타입 트랜지스터(N51 내지 N53) 및 제1 내지 2 트랜지스터(P51, P52)를 포함할 수 있다. 도 17의 AOI21 회로(255)와 비교하여, 제3 P-타입 트랜지스터(P53)가 생략될 수 있다.
제1 P-타입 트랜지스터(P61)는, 게이트 단에 제1 제어 신호(nCK)가 수신되고, 드레인 단은 제2 제어 신호(bCK)가 생성되는 노드와 연결되고, 소스 단은 제3 노드(DB)와 연결될 수 있다. 제2 P-타입 트랜지스터(P62)는, 게이트 단이 제6 노드(ND)와 연결되고, 드레인 단은 제2 제어 신호(bCK)가 생성되는 노드와 연결되고, 소스 단은 제3 노드(DB)와 연결될 수 있다.
도 15c 및 도 15d를 참조하면, 제2 노드(DI)의 논리 레벨이 제2 논리 레벨이면, 제3 노드(DB)의 논리 레벨은 항상 제1 논리 레벨일 수 있다. 따라서, 도 20의 제3 P-타입 트랜지스터(P53)를 생략하고, 제1 및 2 P-타입 트랜지스터(P61, P62)의 소스 단과 제3 노드(DB)를 연결하더라도, 도 21의 AOI21 회로(255-2)와 도 20의 AOI21 회로(255)는 동일한 기능을 수행할 수 있다.
한편, 적은 개수의 트랜지스터들을 사용하여 AOI21 회로(255-2)를 구현할 수 있으므로, 플립 플롭(2-4)의 집적도가 향상될 수 있다.
도 19는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 19를 참조하면, 플립 플롭(2-5)은 제어 신호 생성 회로(250-4)를 포함할 수 있다.
제어 신호 생성 회로(250-4)는 AOI21 회로(255-3)를 포함할 수 있다. 도 17의 AOI 회로(255)와 비교하여, 제2 P-타입 트랜지스터(P52)는 제3 P_타입 트랜지스터(P53)와 연결된 양의 전원 노드와 구별되는 양의 전원 노드와 연결될 수 있다.
제2 P-타입 트랜지스터(P52)와 제3 P-타입 트랜지스터(P53) 각각에 양의 전원 노드를 연결시킴으로써, 파워 전달망(Power Delivery Network)의 신호 안정성이 향상될 수 있다.
도 20은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 20을 참조하면, 플립 플롭(2-6)은 제2 삼상 인버터(213-2) 및 제어 신호 생성 회로(250-5)를 포함할 수 있다.
제2 삼상 인버터(213-2)는 제4, 5 N-타입 트랜지스터(N54, N55) 및 제4, 5 P-타입 트랜지스터(P54, P55)를 포함할 수 있다. 제4 N-타입 트랜지스터(N54)는, 게이트 단에 제2 제어 신호(bCK)가 수신되고, 소스 단은 음의 전원 노드와 연결되고, 드레인 단은 제5 N-타입 트랜지스터(N55)의 소스 단과 연결될 수 있다. 제5 N-타입 트랜지스터(N55)는, 게이트 단이 제3 노드(DB)와 연결될 수 있고, 소스 단이 제4 N-타입 트랜지스터(N54)의 드레인 단과 연결될 수 있고, 드레인 단이 제2 노드(DI)와 연결될 수 있다. 제4 P-타입 트랜지스터(P54)는 게이트 단이 제3 노드(DB)와 연결되고, 드레인 단이 제2 노드(DI)와 연결되고, 소스 단이 제5 내부 노드(X)와 연결될 수 있다. 제5 P-타입 트랜지스터(P55)는 게이트 단에 제1 제어 신호(nCK)가 수신되고, 드레인 단이 제5 내부 노드(X)와 연결되고, 소스 단이 양의 전원 노드와 연결될 수 있다.
제어 신호 생성 회로(250-5)는 AOI21 회로(255-4)를 포함할 수 있다.
AOI21 회로(255-4)는, 제2 및 3 P-타입 트랜지스터(P52, P53)를 포함할 수 있따. 제2 P-타입 트랜지스터(P52)는 게이트 단에 제6 노드(ND)가 연결되고, 드레인 단에 제2 제어 신호(bCK)가 생성되는 노드가 연결되고, 소스 단에 제5 내부 노드(X)가 연결될 수 있다. 제3 P-타입 트랜지스터(P53)는 게이트 단에 제2 노드(DI)가 연결되고, 드레인 단에 제2 제어 신호(bCK)가 생성되는 노드가 연결되고, 소스 단에 제5 내부 노드(X)가 연결될 수 있다.
AOI 회로(255-4)는, 도 19의 AOI 회로(255-3)와 달리, 제2 및 3 P-타입 트랜지스터(P52, P53)가, 제2 삼상 인버터(213-2)와 양의 전원 노드를 공유할 수 있다. 즉, 제1 제어 신호(nCK)의 논리 레벨이 제2 논리 레벨인 경우, 제5 내부 노드(X)의 논리 레벨은 제1 논리 레벨이므로, 제2 및 3 P-타입 트랜지스터(P52, P53)에 양의 전원 노드가 연결된 것으로 이해될 수 있다.
즉, 제2 삼상 인버터(213-2)와 AOI21 회로(255-4)가 동일한 양의 전원 노드를 공유함으로써, 플립 플롭(2-6)에 전원을 제공하기 위한 파워 전달망(Power Delivery Network)의 구조가 간단해질 수 있다.
도 21은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 21을 참조하면, 플립 플롭(2-7)은, 도 20의 플립 플롭(2-6)과 달리, 제어 신호 생성 회로(250-4)를 포함할 수 있다.
제어 신호 생성 회로(250-4)는 AOI21 회로(255-5)를 포함할 수 있다. 도 23의 AOI21 회로(255-4)와 달리, AOI21 회로(255-5)에 포함된 제2 P-타입 트랜지스터(P52)의 소스 단은 제5 내부 노드(X)와 연결되지 않고, 별도의 양의 전원 노드와 연결될 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 제2 논리 레벨인 경우, 제2 삼상 인버터(213)에 의해 제5 내부 노드(X)의 논리 레벨은 제2 논리 레벨이 될 수 있다. 즉, 제3 P-타입 트랜지스터(P53)의 소스 단에는 음의 전원 노드가 연결될 것으로 이해될 수 있다. 따라서, AOI21 회로(255-5)는 도 22의 AOI21 회로(255-3)와 동일하게 동작할 수 있다.
제2 삼상 인버터(213-2)와 제3 P-타입 트랜지스터(P53)가 동일한 양의 전원 노드를 공유하고, 제2 P-타입 트랜지스터(P52)는 별도의 양의 전원 노드와 연결됨으로써, 플립 플롭(2-7)에 전원을 제공하기 위한 파워 전달망(Power Delivery Network)의 구조가 다양해질 수 있다.
도 22는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 22를 참조하면, 플립 플롭(3)은 도 14의 플립 플롭(2)과 달리, 제어 신호 생성 회로(260)를 포함할 수 있다.
제어 신호 생성 회로(260)는 제1 노드(DN)의 신호, 제2 노드(DI)의 신호, 제4 노드(QI)의 신호 및 클럭 신호(CK)를 수신하고, 제1 제어 신호(nCK) 및 제2 제어 신호(bCK)를 생성할 수 있다.
제어 신호 생성 회로(260)는 제5 인버터(261), 제6 인버터(262), OR 회로(263), AND 회로(264) 및 NOR 회로(265)를 포함할 수 있다.
제5 인버터(261)는 제1 노드(DN)의 신호를 반전시키고, 반전된 신호를 제6 노드(ND)에 전달할 수 있다. 제6 인버터(262)는 클럭 신호(CK)를 반전시킴으로써 제1 제어 신호(nCK)를 생성할 수 있다. OR 회로(263)는 제6 노드(ND)의 신호와 제4 노드(QI)의 신호에 대한 OR 연산을 수행하고, OR 연산에 의해 생성되는 신호를 제7 노드(NQ)에 전달할 수 있다. AND 회로(264)는 제1 제어 신호(nCK) 및 제7 노드(NQ)의 신호에 대한 AND 연산을 수행하고, AND 연산에 의해 생성되는 신호를 제8 노드(NB)에 전달할 수 있다. NOR 회로(265)는 제8 노드(NB)의 신호와 제2 노드(DI)의 신호에 대한 NOR 연산을 수행함으로써 제2 제어 신호(bCK)를 생성할 수 있다.
본 개시의 예시적 실시 예에 따른 플립 플롭(3)은, 제2 제어 신호(bCK)를 제1 노드(DN), 제2 노드(DI) 및 제4 노드(QI)에 연동하여 생성할 수 있다. 이에, 제1 제어 신호(nCK)를 단순히 반전시킴으로써 제2 제어 신호(bCK)가 생성될 때와 비교하여, 제2 제어 신호(bCK)가 토글하는 횟수는 감소될 수 있다. 따라서, 플립 플롭(2)은 적은 전력을 소모할 수 있다.
도 23a 내지 23d는 본 개시의 예시적 실시 예에 따른 플립 플롭의 동작을 설명하는 회로도이다. 구체적으로, 도 23a는 데이터 신호(D)가 제1 논리 레벨이고, 클럭 신호(CK)가 제2 논리 레벨인 경우 플립 플롭(3)의 동작을 설명하고, 도 23b는 데이터 신호(D)가 제1 논리 레벨이고, 클럭 신호(CK)가 제1 논리 레벨로 천이된 경우 플립 플롭(3)의 동작을 설명하고, 도 23c는 데이터 신호(D)가 제2 논리 레벨이고, 클럭 신호(CK)가 제2 논리 레벨인 경우 플립 플롭(3)의 동작을 설명하고, 도 23d는 데이터 신호(D)가 제2 논리 레벨이고, 클럭 신호(CK)가 제1 논리 레벨로 천이된 경우 플립 플롭(3)의 동작을 설명하는 도면이다. 도 23a 내지 23d에서, 제1 논리 레벨은 '1'로 표현될 수 있고, 제2 논리 레벨은 '0'으로 표현될 수 있다.
도 23a를 참조하면, 클럭 신호(CK)는 제2 논리 레벨을 가지므로, 제6 인버터(262)에 의해 제1 제어 신호(nCK)는 제1 논리 레벨을 가질 수 있다. 입력 인버터(230)에 의해 제1 노드(DN)의 논리 레벨은 제2 논리 레벨일 수 있다. 제5 인버터(261)에 의해 제6 노드(ND)의 논리 레벨은 제1 논리 레벨일 수 있다. OR 회로(263)에 의해 제7 노드(NQ)의 논리 레벨은 제1 논리 레벨일 수 있다. AND 회로(264)에 의해 제8 노드(NB)의 논리 레벨은 제1 논리 레벨일 수 있다. NOR 회로(265)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제2 논리 레벨일 수 있다.
제1 제어 신호(nCK)의 논리 레벨이 제1 논리 레벨이고, 제2 제어 신호(bCK)의 논리 레벨이 제2 논리 레벨이므로, 제1 및 4 삼상 인버터(211, 223)은 활성화 상태이고, 제2 및 3 삼상 인버터(213, 221)은 비활성화 상태일 수 있다. 따라서, 제1 삼상 인버터(211)에 의해 제2 노드(DI)의 논리 레벨은 제1 논리 레벨이고, 제1 인버터(212)에 의해 제3 노드(DB)의 논리 레벨은 제2 논리 레벨일 수 있다. 제2 인버터(222)와 제4 삼상 인버터(223)는 래치 동작을 수행할 수 있으므로, 제4 노드(QI)와 제5 노드(QN)의 논리 레벨은 유지될 수 있다. 출력 인버터(240)에 의해 출력 신호(Q)는 이전 출력 신호(Q-)의 논리 레벨로 유지될 수 있다.
도 23b를 참조하면, 클럭 신호(CK)가 제1 논리 레벨을 가지므로, 제6 인버터(262)에 의해 제1 제어 신호(nCK)는 제2 논리 레벨을 가질 수 있다. AND 회로(264)에 의해 제8 노드(NB)는 제2 논리 레벨을 가질 수 있다. 클럭 신호(CK)가 천이되기 직전에 제2 노드(DI)의 논리 레벨은 제1 논리 레벨이므로, NOR 회로(265)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제2 논리 레벨이 될 수 있다. 입력 인버터(230)에 의해 제1 노드(DN)의 논리 레벨은 제2 논리 레벨일 수 있다. 제2 제어 신호(bCK)의 논리 레벨이 제2 논리 레벨일 때, 제1 내지 4 삼상 인버터(211, 213, 221, 223)는 제2 논리 레벨을 갖는 입력 신호에 대해 인버터로 동작할 수 있다.
따라서, 제2 노드(DI)의 논리 레벨은 제1 논리 레벨일 수 있다. 제1 인버터(212)에 의해 제3 노드(DB)의 논리 레벨은 제2 논리 레벨일 수 있다.
제3 삼상 인버터(221)에 의해 제4 노드(QI)의 논리 레벨은 제1 논리 레벨일 수 있다. 제2 인버터(222)에 의해 제5 노드(QN)의 논리 레벨은 제2 논리 레벨일 수 있다. 출력 인버터(240)에 의해 출력 신호(Q)는 제1 논리 레벨을 가질 수 있다.
도 23a 및 23b에 따르면, 데이터 신호(D)가 제1 논리 레벨인 케이스에서, 클럭 신호(CK)가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 타이밍에 동기화하여, 출력 신호(Q)가 제1 논리 레벨이 될 수 있다.
도 23c를 참조하면, 클럭 신호(CK)가 제2 논리 레벨을 가지므로, 제6 인버터(262)에 의해 제1 제어 신호(nCK)는 제1 논리 레벨을 가질 수 있다. 제1 삼상 인버터(211)는 제1 논리 레벨을 갖는 제1 노드(DN)의 신호에 대하여 인버터로 동작할 수 있다. 따라서, 제2 노드(DI)의 신호는 제2 논리 레벨을 가질 수 있다. 제1 인버터(212)에 의해 제3 노드(DB)의 신호는 제1 논리 레벨을 가질 수 있다.
입력 인버터(230)에 의해 제1 노드(DN)의 신호는 제1 논리 레벨을 가질 수 있다. 제5 인버터(261)에 의해 제6 노드(ND)의 신호는 제2 논리 레벨을 가질 수 있다. OR 회로(263)에 의해 제7 노드(NQ)는 제4 노드(QI)와 동일한 논리 레벨을 가질 수 있다. AND 회로(264)에 의해 제8 노드(NB)는 제4 노드(QI)와 동일한 논리 레벨을 가질 수 있다. NOR 회로(265)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제5 노드(QN)의 신호의 논리 레벨과 동일할 수 있다.
제2 제어 신호(bCK), 즉 제5 노드(QN)의 신호가 제1 논리 레벨을 가질 경우, 제2 및 3 삼상 인버터(213, 221)는 제3 노드(DB)의 신호에 대하여 인버터로 동작할 수 있다. 따라서, 제4 노드(QI)의 신호는 제2 논리 레벨을 가질 수 있다. 제2 인버터(222)에 의해 제5 노드(QN)의 신호는 제1 논리 레벨을 가질 수 있다. 출력 인버터(240)에 의해 제2 논리 레벨을 유지할 수 있다.
제2 제어 신호(bCK), 즉 제5 노드(QN)의 신호가 제2 논리 레벨을 가질 경우, 제4 삼상 인버터(223)는 제5 노드(QN)에 대한 인버터로 동작할 수 있다. 따라서, 제4 삼상 인버터(233) 및 제2 인버터(222)의 래치 동작에 의해 제4 노드(QI) 및 제5 노드(QN)의 논리 레벨은 유지될 수 있고, 출력 인버터(240)에 의해 출력 신호(Q)의 논리 레벨은 이전 출력 신호(Q-)의 논리 레벨로 유지될 수 있다.
도 23d를 참조하면, 클럭 신호(CK)가 제1 논리 레벨로 천이되었으므로, 제6 인버터(262)에 의해 제1 제어 신호(nCK)는 제2 논리 레벨을 가질 수 있다. AND 회로(264)에 의해 제8 노드(NB)의 논리 레벨은 제2 논리 레벨을 가질 수 있다. 클럭 신호(CK)가 천이되기 직전에 제2 노드(DI)의 신호는 제2 논리 레벨을 가졌으므로, NOR 회로(265)에 의해 제2 제어 신호(bCK)의 논리 레벨은 제1 논리 레벨일 수 있다.
제1 제어 신호(nCK)의 논리 레벨은 제2 논리 레벨이고, 제2 제어 신호(bCK)의 논리 레벨은 제1 논리 레벨이므로, 제2 및 3 삼상 인버터(213, 221)는 활성화 상태일 수 있다. 따라서, 제2 삼상 인버터(213) 및 제1 인버터(212)에 의해 제2 노드(DI) 및 제3 노드(DB)의 논리 레벨은 유지될 수 있다. 제3 삼상 인버터(221)에 의해 제4 노드(QI)의 논리 레벨은 제2 논리 레벨이 될 수 있다. 제2 인버터(222)에 의해 제5 노드(QN)의 논리 레벨은 제1 논리 레벨이 될 수 있다. 출력 인버터(240)에 의해 출력 신호(Q)의 논리 레벨은 제2 논리 레벨이 될 수 있다.
도 23c 및 23d에 따르면, 데이터 신호(D)가 제2 논리 레벨인 케이스에서, 클럭 신호(CK)가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 타이밍에 동기화하여, 출력 신호(Q)가 제2 논리 레벨이 될 수 있다.
도 24는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 24를 참조하면, 플립 플롭(3-2)은, 도 22의 플립 플롭(3)과 달리, 선택 회로(230-2) 및 제1 삼상 인버터(211-2)를 포함할 수 있다. 선택 회로(230-2) 및 제1 삼상 인버터(211-2)에 대한 설명은 도 19를 참조하여 전술되었으므로 생략될 수 있다.
도 25는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 25를 참조하면, 플립 플롭(3-3)은, 도 24의 플립 플롭(3-2)과 달리, OAOI(OR-AND-OR-INVERTER) 221 회로(266)를 포함할 수 있다. OAOI221 회로(266)는, 도 24의 OR 회로(263), AND 회로(264) 및 NOR 회로(265)의 역할을 수행할 수 있다.
OAOI221 회로(266)는, 제1 내지 4 N-타입 트랜지스터(N61 내지 N64) 및 제1 내지 4 P-타입 트랜지스터(P61 내지 P64)를 포함할 수 있다.
제1 N-타입 트랜지스터(N61)는, 게이트 단이 제6 노드(ND)와 연결될 수 있고, 소스 단이 음의 전원 노드와 연결될 수 있고, 드레인 단이 제3 N-타입 트랜지스터(N63)의 소스 단과 연결될 수 있다. 제2 N-타입 트랜지스터(N62)는, 게이트 단에 제4 노드(QI)가 연결될 수 있고, 소스 단이 음의 전원 노드와 연결될 수 있고, 드레인 단이 제3 N-타입 트랜지스터(N63)의 소스 단과 연결될 수 있다. 제3 N-타입 트랜지스터(N63)는, 게이트 단에 제1 제어 신호(nCK)가 입력될 수 있고, 소스 단이 제1 및 2 N-타입 트랜지스터(N61, N62)의 드레인 단들과 공통으로 연결될 수 있고, 드레인 단이 제2 제어 신호(bCK)를 생성하는 노드와 연결될 수 있다. 제4 N-타입 트랜지스터(N64)는, 게이트 단이 제2 노드(DI)와 연결될 수 있고, 소스 단이 음의 전원 노드와 연결될 수 있고, 드레인 단이 제2 제어 신호(bCK)를 생성하는 노드와 연결될 수 있다.
제1 P-타입 트랜지스터(P61)는, 게이트 단에 제1 제어 신호(nCK)가 입력될 수 있고, 소스 단이 제4 P-타입 트랜지스터(P64)의 드레인 단과 연결될 수 있고, 드레인 단이 제2 제어 신호(bCK)가 생성되는 노드와 연결될 수 있다. 제2 P-타입 트랜지스터(P62)는, 게이트 단에 제4 노드(QI)가 연결될 수 있고, 소스 단이 제3 P-타입 트랜지스터(P63)의 드레인 단과 연결될 수 있고, 드레인 단이 제2 제어 신호(bCK)가 생성되는 노드와 연결될 수 있다. 제3 P-타입 트랜지스터(P63)는, 게이트 단에 제6 노드(ND)가 연결될 수 있고, 소스 단이 제4 P-타입 트랜지스터(P64)의 드레인 단과 연결될 수 있고, 드레인 단이 제2 P-타입 트랜지스터(P62)의 소스 단과 연결될 수 있다. 제4 P-타입 트랜지스터(P64)는, 게이트 단이 제2 노드(DI)와 연결될 수 있고, 소스 단이 양의 전원 노드와 연결될 수 있고, 드레인 단이 제1 및 3 P-타입 트랜지스터(P61, P63)의 소스 단들에 공통으로 연결될 수 있다.
도 26은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 26을 참조하면, 플립 플롭(3-4)은, 도 25의 플립 플롭(3-3)과 달리, 제어 신호 생성 회로(260-3)를 포함할 수 있다.
제어 신호 생성 회로(260-3)는 OAOI221 회로(266-2)를 포함할 수 있다.
도 25의 OAOI221 회로(266)와 달리, OAOI221 회로(266-2)에서 제3 P-타입 트랜지스터(P63)의 소스 단은, 제4 P-타입 트랜지스터(P64)의 드레인 단이 아닌, 별도의 양의 전원 노드에 연결될 수 있다.
제3 P-타입 트랜지스터(P63)와 제4 P-타입 트랜지스터(P64) 각각에 양의 전원 노드를 연결시킴으로써, 파워 전달망(Power Delivery Network)의 신호 안정성이 향상될 수 있다.
도 27은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 27을 참조하면, 플립 플롭(3-5)은, 도 25의 플립 플롭(3-3)과 달리, 제어 신호 생성 회로(360-4)를 포함할 수 있다.
제어 신호 생성 회로(360-4)는 OAOI221 회로(266-3)를 포함할 수 있다.
도 25의 OAOI221 회로(266-2)와 달리, OAOI221 회로(266-3)는 제2 내지 4 P-타입 트랜지스터(P62 내지 P64)를 제외하고 제1 P-타입 트랜지스터(P61)를 포함할 수 있다.
도 23d 및 도 26를 참조하면, 제1 제어 신호(nCK)가 제2 논리 레벨이고, 제2 노드(DI)의 논리 레벨이 제2 논리 레벨인 경우, 제4 노드(QI)와 제6 노드(ND)의 논리 레벨이 모두 제2 논리 레벨일 수 있다. 따라서, 도 26의 OAOI221 회로(266-2)에서, 제2 및 3 P-타입 트랜지스터(P62, P63)와, 제1 및 4 P-타입 트랜지스터(P61, P64)는, 동시에 제2 제어 신호(bCK)를 프리차지할 수 있다.
따라서, 도 27의 OAOI221 회로(266-3)에서는, 제2 및 3 P-타입 트랜지스터(P62, P63)를 제거함으로써 집적도를 향상시킬 수 있다.
또한, 제2 노드(DI)가 제2 논리 레벨인 경우, 제3 노드(DB)는 제1 인버터(212)에 의해 항상 제1 논리 레벨일 수 있다. 따라서, 본 개시의 예시적 실시 예에 따른 OAOI221 회로(266-3)는 게이트 단에 제2 노드(DI)가 연결된 제4 P-타입 트랜지스터(P64)를 제거하고, 소스 단에 제3 노드(DB)가 연결된 제1 P-타입 트랜지스터(P61)를 구비함으로써, 높은 집적도를 제공할 수 있다.
도 28는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 회로도이다.
도 28을 참조하면, 플립 플롭(3-6)은, 도 25의 플립 플롭(3-3)과 달리, 제어 신호 생성 회로(260-5)를 포함할 수 있다.
제어 신호 생성 회로(260-5)는 OAOI221 회로(266-4)를 포함할 수 있다.
도 25의 OAOI221 회로(266-4)와 비교할 때, OAOI221 회로(266-4)의 제1 P-타입 트랜지스터(P61)는, 게이트 단에 제2 노드(DI)가 연결되고, 소스 단에 제5 내부 노드(X)가 연결될 수 있다.
제5 내부 노드(X)는 제2 삼상 인버터(213)의 내부 노드일 수 있다. 구체적으로, 제2 삼상 인버터(213)는 게이트 단에 제1 제어 신호(nCK)가 입력되고, 소스 단이 양의 전원 노드와 연결되고, 드레인 단이 제5 내부 노드(X)와 연결되는 제5 P-타입 트랜지스터(P55)를 포함할 수 있다.
도 29는 본 개시의 예시적 실시 예에 따른 멀티 비트 플립 플롭을 설명하는 도면이다.
도 29를 참조하면, 멀티 비트 플립 플롭(1000)은 제1 및 2 데이터 신호(D1, D2)를 수신하고, 클럭 신호(CK)에 따라 제1 및 2 출력 신호(Q1, Q2)를 출력할 수 있다. 실시 예는 이에 제한되지 않으며, 멀티 비트 플립 플롭(1000)은 복수의 데이터 신호들을 수신하고, 클럭 신호에 따라 복수의 출력 신호들을 출력할 수 있다.
멀티 비트 플립 플롭(1000)은 제1 플립 플롭(1100) 및 제2 플립 플롭(1200)을 포함할 수 있다.
제1 플립 플롭(1100)은 제1 마스터 래치 회로(1110), 제1 슬레이브 래치 회로(1120), 제1 출력 인버터(1130) 및 제1 제어 신호 생성 회로(Control Signal Genration Circuit)(1140)를 포함할 수 있다. 제1 플립 플롭(1100)은 제1 데이터 신호(D1)를 반전시키는 입력 인버터를 더 포함할 수도 있다. 제1 마스터 래치 회로(1110)는 전술된 마스터 래치 회로들의 적어도 일부 구성요소를 포함할 수 있고, 제1 슬레이브 래치 회로(1120)는 전술된 슬레이브 래치 회로들의 적어도 일부 구성요소를 포함할 수 있다. 제1 제어 신호 생성 회로(1140)는 전술된 제어 신호 생성 회로들의 적어도 일부 구성요소를 포함할 수 있다.
제2 플립 플롭(1200)은 제2 마스터 래치 회로(1210), 제2 슬레이브 래치 회로(1220), 제2 출력 인버터(1230) 및 제2 제어 신호 생성 회로(Control Signal Genration Circuit)(1240)를 포함할 수 있다. 제2 플립 플롭(1200)은 제2 데이터 신호(D2)를 반전시키는 입력 인버터를 더 포함할 수도 있다. 제2 마스터 래치 회로(1210)는 전술된 마스터 래치 회로들의 적어도 일부 구성요소를 포함할 수 있고, 제2 슬레이브 래치 회로(1220)는 전술된 슬레이브 래치 회로들의 적어도 일부 구성요소를 포함할 수 있다. 제2 제어 신호 생성 회로(1240)는 전술된 제어 신호 생성 회로들의 적어도 일부 구성요소를 포함할 수 있다.
제1 제어 신호 생성 회로(1140)는, 제1 마스터 래치 회로(1110)의 내부 노드(예를 들어, 도 1의 제1 노드(DN)), 제1 슬레이브 래치 회로(1120)의 내부 노드(예를 들어, 도 14의 제5 노드(QN)) 또는 제1 마스터 래치 회로(1110)와 제1 슬레이브 래치 회로(1120) 간의 노드(예를 들어, 도 27의 제 2노드(DB))의 신호 및 반전된 클럭 신호(nCK)를 기초로 제어 신호(bCK1)를 생성할 수 있다.
제2 제어 신호 생성 회로(1240)는, 제2 마스터 래치 회로(1210)의 내부 노드(예를 들어, 도 1의 제1 노드(DN)), 제2 슬레이브 래치 회로(1220)의 내부 노드(예를 들어, 도 14의 제5 노드(QN)) 또는 제2 마스터 래치 회로(1210)와 제2 슬레이브 래치 회로(1220) 간의 노드(예를 들어, 도 27의 제 2노드(DB))의 신호 및 반전된 클럭 신호(nCK)를 기초로 제어 신호(bCK2)를 생성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 논리 레벨을 갖는 제1 제어 신호 또는 제2 논리 레벨을 갖는 제2 제어 신호에 따라 외부로부터 수신된 제1 입력 신호의 반전된 신호를 제1 노드로 전달하고, 상기 제1 노드의 신호의 반전된 신호를 제2 노드로 전달하는 제1 마스터 래치 회로;
    상기 제2 논리 레벨을 갖는 상기 제1 제어 신호 또는 상기 제1 논리 레벨을 갖는 제2 제어 신호에 따라 상기 제2 노드의 신호의 반전된 신호를 제3 노드로 전달하는 제1 슬레이브 래치 회로;
    상기 제3 노드의 신호를 반전시킴으로써 제1 출력 신호를 생성하는 제1 출력 인버터; 및
    클럭 신호 및 상기 제1 노드의 신호를 기초로 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 제1 제어 신호 생성 회로를 포함하는 플립 플롭.
  2. 제1항에 있어서,
    상기 제1 제어 신호 생성 회로는,
    외부로부터 수신된 클럭 신호를 반전시킴으로써 상기 제1 제어 신호를 생성하는 인버터; 및
    상기 제1 노드의 신호와 상기 제1 제어 신호에 대해 NOR 연산을 수행함으로써 상기 제2 제어 신호를 생성하는 제1 NOR 회로를 포함하는 것을 특징으로 하는 플립 플롭.
  3. 제2항에 있어서,
    상기 제1 NOR 회로는,
    게이트 단에 상기 제1 제어 신호가 입력되고, 소스 단이 상기 제2 노드와 연결되고, 드레인 단이 상기 제2 제어 신호가 생성되는 노드와 연결되는 제1 P-타입 트랜지스터;
    게이트 단에 상기 제1 제어 신호가 입력되고, 소스 단이 음의 전원 노드와 연결되고, 드레인 단이 상기 제2 제어 신호가 생성되는 노드와 연결되는 제1 N-타입 트랜지스터; 및
    게이트 단이 상기 제1 노드와 연결되고, 소스 단이 음의 전원 노드와 연결되고, 드레인 단이 상기 제2 제어 신호가 생성되는 노드와 연결되는 제2 N-타입 트랜지스터를 포함하는 것을 특징으로 하는 플립 플롭.
  4. 제1항에 있어서,
    상기 슬레이브 래치 회로는,
    상기 제1 제어 신호 및 상기 제2 제어 신호를 기초로 상기 제2 노드의 신호를 상기 제3 노드로 전달하는 제1 삼상 인버터(tri-state inverter)를 포함하는 것을 특징으로 하는 플립 플롭.
  5. 제4항에 있어서,
    상기 제1 삼상 인버터는,
    게이트 단에 상기 제2 노드의 신호가 입력되는 제2 P-타입 트랜지스터;
    게이트 단에 상기 제1 제어 신호가 입력되는 제3 P-타입 트랜지스터; 및
    게이트 단에 상기 제2 제어 신호가 입력되고, 드레인 단은 상기 제3 노드와 연결되고, 소스 단은 음의 전원 노드와 연결되는 제3 N-타입 트랜지스터를 포함하고,
    상기 제2 및 3 P-타입 트랜지스터는 직렬로 연결됨으로써 제1 직렬 구조를 형성하고,
    상기 제1 직렬 구조의 일 단은 양의 전원 노드와 연결되고, 타 단은 상기 제3 노드와 연결되는 것을 특징으로 하는 플립 플롭.
  6. 제1항에 있어서,
    상기 마스터 래치 회로는,
    상기 제1 입력 신호로서 데이터 신호 및 스캔 인에이블 신호를 수신하고, 외부로부터 스캔 인에이블 신호 및 반전된 스캔 인에이블 신호를 수신하고, 상기 스캔 인에이블 신호 및 상기 반전된 스캔 인에이블 신호에 따라, 상기 데이터 신호 또는 스캔 입력 신호 중 하나에 대한 반전된 신호를 상기 제1 노드로 전달하도록 구성된 선택 회로를 포함하는 것을 특징으로 하는 플립 플롭.
  7. 외부로부터 수신된 입력 신호를 반전시키고, 반전된 신호를 제1 노드에 전달하는 입력 회로;
    제1 논리 레벨을 갖는 제1 제어 신호 또는 제2 논리 레벨을 갖는 제2 제어 신호에 따라 상기 제1 노드의 신호의 반전된 신호를 제2 노드로 전달하고, 상기 제2 노드의 신호의 반전된 신호를 제3 노드로 전달하는 마스터 래치 회로;
    상기 제2 논리 레벨을 갖는 상기 제1 제어 신호 또는 상기 제1 논리 레벨을 갖는 제2 제어 신호에 따라 상기 제3 노드의 신호의 반전된 신호를 제4 노드로 전달하고, 상기 제4 노드의 신호의 반전된 신호를 제5 노드로 전달하는 슬레이브 래치 회로;
    상기 제5 노드의 신호를 반전시킴으로써 출력 신호를 생성하는 출력 인버터; 및
    클럭 신호, 상기 제1 노드의 신호, 상기 제2 노드의 신호 및 상기 제5 노드의 신호를 기초로 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 제어 신호 생성 회로를 포함하는 플립 플롭.
  8. 제7항에 있어서,
    상기 입력 회로는,
    상기 입력 신호로서 데이터 신호 및 스캔 입력 신호를 수신하고, 스캔 인에이블 신호 및 반전된 스캔 인에이블 신호에 따라 상기 데이터 신호 또는 스캔 입력 신호 중 하나의 신호를 반전시키고, 반전된 신호를 상기 제1 노드에 전달하는 것을 특징으로 하는 플립 플롭.
  9. 제8항에 있어서,
    상기 마스터 래치 회로는,
    게이트 단이 상기 제1 노드와 연결되고, 소스 단이 제6 노드와 연결되고, 드레인 단이 상기 제2 노드와 연결되는 제1 P-타입 트랜지스터; 및
    게이트 단이 상기 제1 노드와 연결되고, 소스 단이 제7 노드와 연결되고, 드레인 단이 상기 제2 노드와 연결되는 제1 N-타입 트랜지스터를 포함하고,
    상기 슬레이브 래치 회로는,
    게이트 단에 상기 제2 제어 신호가 입력되고, 소스 단에 양의 전원 노드가 연결되고, 드레인 단에 상기 제6 노드가 연결되는 제2 P-타입 트랜지스터; 및
    게이트 단에 상기 제1 제어 신호가 입력되고, 소스 단에 음의 전원 노드가 연결되고, 드레인 단에 상기 제7 노드가 연결되는 제2 N-타입 트랜지스터를 포함하는 것을 특징으로 하는 플립 플롭.
  10. 제7항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 클럭 신호를 반전시킴으로써 상기 제1 제어 신호를 생성하는 인버터;
    상기 제1 노드의 신호와 상기 제5 노드의 신호에 대한 NAND 연산을 수행함으로써, 제8 노드의 신호를 생성하는 NAND 회로; 및
    상기 제1 제어 신호, 상기 제8 노드의 신호 및 상기 제2 노드의 신호를 기초로 상기 제2 제어 신호를 생성하는 AOI(AND-OR-INVERTER)21 회로를 포함하는 것을 특징으로 하는 플립 플롭.
  11. 제10항에 있어서,
    상기 AOI21 회로는,
    게이트 단에 상기 제1 제어 신호가 입력되는 제3 P-타입 트랜지스터;
    게이트 단에 상기 제8 노드의 신호가 입력되는 제4 P-타입 트랜지스터; 및
    게이트 단에 상기 제2 노드의 신호가 입력되는 제5 P-타입 트랜지스터 중 적어도 둘 이상을 포함하는 것을 특징으로 하는 플립 플롭.
  12. 제11항에 있어서,
    상기 제3 P-타입 트랜지스터는,
    드레인 단에 상기 제2 제어 신호가 생성되는 노드가 연결되고, 소스 단에 상기 제5 P-타입 트랜지스터의 드레인 단이 연결되고,
    상기 제4 P-타입 트랜지스터는,
    드레인 단에 상기 제2 제어 신호가 생성되는 노드가 연결되고, 소스 단에 상기 제5 P-타입 트랜지스터의 드레인 단이 연결되고,
    상기 제5 P-타입 트랜지스터는,
    드레인 단에 상기 제3 P-타입 트랜지스터의 소스 단이 연결되고, 소스 단에 양의 전원 노드가 연결되는 것을 특징으로 하는 플립 플롭.
  13. 제11항에 있어서,
    상기 제3 P-타입 트랜지스터는,
    드레인 단에 상기 제2 제어 신호가 생성되는 노드가 연결되고, 소스 단에 상기 제5 P-타입 트랜지스터의 드레인 단이 연결되고,
    상기 제4 P-타입 트랜지스터는,
    드레인 단에 상기 제2 제어 신호가 생성되는 노드가 연결되고, 소스 단에 양의 전원 노드가 연결되고,
    상기 제5 P-타입 트랜지스터는,
    드레인 단에 상기 제3 P-타입 트랜지스터의 소스 단이 연결되고, 소스 단에 양의 전원 노드가 연결되는 것을 특징으로 하는 플립 플롭.
  14. 제11항에 있어서,
    상기 제3 P-타입 트랜지스터는,
    드레인 단에 상기 제2 제어 신호가 생성되는 노드가 연결되고, 소스 단에 상기 제3 노드가 연결되고,
    상기 제4 P-타입 트랜지스터는,
    드레인 단에 상기 제2 제어 신호가 생성되는 노드가 연결되고, 소스 단에 상기 제3 노드가 연결되는 것을 특징으로 하는 플립 플롭.
  15. 제11항에 있어서,
    상기 마스터 래치 회로는,
    상기 제2 논리 레벨을 갖는 제1 제어 신호 또는 상기 제1 논리 레벨을 갖는 제2 제어 신호에 따라 상기 제2 노드의 신호의 반전된 신호를 상기 제1 노드로 전달하는 삼상 인버터를 포함하고,
    상기 삼상 인버터는,
    드레인 단에 상기 제1 제어 신호가 입력되고, 소스 단에 양의 전원 노드가 연결되고, 드레인 단에 제9 노드가 연결되는 제6 P-타입 트랜지스터를 포함하고,
    상기 제3 P-타입 트랜지스터는,
    드레인 단이 상기 제2 제어 신호가 생성되는 노드에 연결되고,
    상기 제4 P-타입 트랜지스터는,
    드레인 단이 상기 제2 제어 신호가 생성되는 노드에 연결되고,
    상기 제3 P-타입 트랜지스터의 소스 단 또는 제4 P-타입 트랜지스터 소스 단 중 적어도 하나는 상기 제9 노드에 연결되는 것을 특징으로 하는 플립 플롭.
  16. 외부로부터 수신된 입력 신호를 반전시키고, 반전된 신호를 제1 노드에 전달하는 입력 회로;
    제1 논리 레벨을 갖는 제1 제어 신호 또는 제2 논리 레벨을 갖는 제2 제어 신호에 따라 상기 제1 노드의 신호의 반전된 신호를 제2 노드로 전달하고, 상기 제2 노드의 신호의 반전된 신호를 제3 노드로 전달하는 마스터 래치 회로;
    상기 제2 논리 레벨을 갖는 상기 제1 제어 신호 또는 상기 제1 논리 레벨을 갖는 제2 제어 신호에 따라 상기 제3 노드의 신호의 반전된 신호를 제4 노드로 전달하고, 상기 제4 노드의 신호의 반전된 신호를 제5 노드로 전달하는 슬레이브 래치 회로;
    상기 제5 노드의 신호를 반전시킴으로써 출력 신호를 생성하는 출력 인버터; 및
    클럭 신호, 상기 제1 노드의 신호, 제2 노드의 신호 및 상기 제4 노드의 신호를 기초로 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 제어 신호 생성 회로를 포함하는 플립 플롭.
  17. 제16항에 있어서,
    상기 입력 회로는,
    상기 입력 신호로서 데이터 신호 및 스캔 입력 신호를 수신하고, 스캔 인에이블 신호 및 반전된 스캔 인에이블 신호에 따라 상기 데이터 신호 또는 스캔 입력 신호 중 하나의 신호를 반전시키고, 반전된 신호를 상기 제1 노드에 전달하는 것을 특징으로 하는 플립 플롭.
  18. 제17항에 있어서,
    상기 마스터 래치 회로는,
    게이트 단이 상기 제1 노드와 연결되고, 소스 단이 제6 노드와 연결되고, 드레인 단이 상기 제2 노드와 연결되는 제1 P-타입 트랜지스터; 및
    게이트 단이 상기 제1 노드와 연결되고, 소스 단이 제7 노드와 연결되고, 드레인 단이 상기 제2 노드와 연결되는 제1 N-타입 트랜지스터를 포함하고,
    상기 슬레이브 래치 회로는,
    게이트 단에 상기 제2 제어 신호가 입력되고, 소스 단에 양의 전원 노드가 연결되고, 드레인 단에 상기 제6 노드가 연결되는 제2 P-타입 트랜지스터; 및
    게이트 단에 상기 제1 제어 신호가 입력되고, 소스 단에 음의 전원 노드가 연결되고, 드레인 단에 상기 제7 노드가 연결되는 제2 N-타입 트랜지스터를 포함하는 것을 특징으로 하는 플립 플롭.
  19. 제16항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 제1 노드의 신호에 대한 반전된 신호를 제8 노드에 전달하는 제1 인버터;
    상기 클럭 신호를 반전시킴으로써 상기 제1 제어 신호를 생성하는 제2 인버터; 및
    상기 제1 제어 신호, 상기 제2 노드의 신호, 상기 제4 노드의 신호 및 상기 제8 노드의 신호를 기초로 상기 제2 제어 신호를 생성하는 OAOI(OR-AND-OR-INVERTER)211 회로를 포함하는 것을 특징으로 하는 플립 플롭.
  20. 제19항에 있어서,
    상기 OAOI211 회로는,
    게이트 단에 상기 제1 제어 신호가 입력되는 제3 P-타입 트랜지스터;
    게이트 단에 상기 제4 노드의 신호가 입력되는 제4 P-타입 트랜지스터;
    게이트 단에 상기 제5 노드의 신호가 입력되는 제5 P-타입 트랜지스터; 및
    게이트 단에 상기 제2 노드의 신호가 입력되는 제6 P-타입 트랜지스터 중 적어도 하나를 포함하는 것을 특징으로 하는 플립 플롭.
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