JP4095367B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路装置に係り、特にフリップフロップ回路に関する。
【0002】
【従来の技術】
図7は、従来のフリップフロップ回路の回路図である。図7(a)が、フリップフロップ回路の信号伝送回路であり、図7(b)が、フリップフロップ回路のクロック供給回路である。
【0003】
フリップフロップ回路の信号伝送回路は、D入力に入力ノードが接続された第一のクロックドインバータINV21と、第一のクロックドインバータINV21の出力ノードに縦続接続された第二のインバータINV22と、第二のインバータINV22に相互接続された第三のクロックドインバータINV23と、第二のインバータINV22の出力ノードに縦続接続されたトランスミッションゲートTG21と、トランスミッションゲートTG21の出力ノードに縦続接続された第四のインバータINV24と、第四のインバータINV24に相互接続された第五のクロックドインバータINV25と、第四のインバータINV24の出力ノードに縦続接続され、出力ノードがQ出力に接続された第六のインバータINV26とを備えている。
【0004】
フリップフロップ回路のクロック供給回路は、クロック信号CLKの供給ノードに入力ノードが接続された第七のインバータINV27と、第七のインバータINV27の出力ノードに縦続接続された第八のインバータINV28とを備え、第八のインバータINV28の出力ノードから内部クロック信号CKIを供給し、第七のインバータINV27の出力ノードから反転内部クロック信号CKIBを供給する。
【0005】
内部クロック信号CKIは、第三のクロックドインバータINV23及びトランスミッションゲートTG21のNチャネルMOSトランジスタ並びに第一のクロックドインバータINV21及び第五のクロックドインバータINV25のPチャネルMOSトランジスタに供給され、反転内部クロック信号CKIBは、第一のクロックドインバータINV21及び第五のクロックドインバータINV25のNチャネルMOSトランジスタ並びに第三のクロックドインバータINV23及びトランスミッションゲートTG21のPチャネルMOSトランジスタに供給される。尚、図7においては、簡単のため、NチャネルMOSトランジスタ側に供給される内部クロック信号及び反転内部クロック信号のみ示している。
【0006】
クロック信号CLKがL(Low)レベルのとき、内部クロック信号CKIはLレベル、反転内部クロック信号CKIBはH(High)レベルになり、クロック信号CLKがHレベルのとき、内部クロック信号CKIはHレベル、反転内部クロック信号CKIBはLレベルになる。
【0007】
D入力から入力された入力信号は、クロック信号CLKがLレベルのとき、即ち、反転内部クロック信号CKIBがHレベルのとき、第一のクロックドインバータINV21を通過して第二のインバータINV22に入力されるが、このとき内部クロック信号CKIがLレベルなので、トランスミッションゲートTG21及び第三のクロックドインバータINV23は閉じており、入力信号はここで阻止される。
【0008】
クロック信号CLKがLレベルからHレベルに切り替わると、第一のクロックドインバータINV21が閉じる一方、トランスミッションゲートTG21及び第三のクロックドインバータINV23は開いた状態となる。従って、クロック信号CLKが切り替わる瞬間にD入力から入力されていた入力信号は、第二のインバータINV22及び第三のクロックドインバータINV23によりラッチされると共に、トランスミッションゲートTG21、第四のインバータINV24、第六のインバータINV26を通過してQ出力から出力信号として出力される。
【0009】
そして、次にクロック信号CLKがHレベルからLレベルに切り替わると、トランスミッションゲートTG21が閉じる一方、第五のクロックドインバータINV25が開いた状態となる。従って、クロック信号CLKが切り替わる瞬間にトランスミッションゲートTG21を通過してきていた入力信号は、第四のインバータINV24及び第五のクロックドインバータINV25にラッチされ、第六のインバータINV26を通過してQ出力から出力信号として出力される。この状態は、その後、トランスミッションゲートTG21が開いて、異なったレベルの入力信号が入力されてくるまで継続する。
【0010】
【発明が解決しようとする課題】
ところで、大規模集積回路(LSI)の中でもフリップフロップ回路は、消費電力が大きいことが知られている。
【0011】
図7に示した従来のフリップフロップ回路は、クロック信号CLKに基づく動作に応じて多数のノードが充放電され、電力を消費する。例えば、図7に示したフリップフロップ回路では、全トランジスタ数が24個であるのに対して、12個のトランジスタが充放電される。その結果として、D入力から入力される入力信号のレベルが変化しない場合であっても、変化した場合の40%程度の電力を消費している。
【0012】
濱田らは、特許出願 特願平10−240713号において、図8に示す低消費電力フリップフロップ回路を開示している。
【0013】
図8は、先に開示された低消費電力フリップフロップ回路の回路図である。
【0014】
この低消費電力フリップフロップ回路には、D入力に入力ノードが接続された第一のインバータINV41と、第一のインバータINV41の出力ノードに縦続接続されたトランスミッションゲートTG31と、トランスミッションゲートTG31の出力ノードに縦続接続された第二のインバータINV42と、第二のインバータINV42に相互接続された第三のクロックドインバータINV43と、トランスミッションゲートTG31の出力ノードに縦続接続され、出力ノードがQ出力に接続された第四のインバータINV44とが備えられている。以上の第一乃至第三のインバータINV41−43及びトランスミッションゲートTG31によりラッチ回路が信号伝送回路として構成されている。尚、Q出力は、第二のインバータINV42の出力ノードから取り出してもよいが、Q出力の安定供給のために第四のインバータINV44によりQ出力を取り出している。
【0015】
また、この低消費電力フリップフロップ回路には、相互に並列接続された一対の第一のNチャネルMOSトランジスタNM21及び第一のPチャネルMOSトランジスタPM21であって、第一のNチャネルMOSトランジスタNM21のドレイン及び第一のPチャネルMOSトランジスタPM21のソースがトランスミッションゲートTG31の出力ノードに接続され、第一のNチャネルMOSトランジスタNM21のゲートが第一のインバータINV41の出力ノードに接続され、第一のPチャネルMOSトランジスタPM21のゲートがD入力に接続された一対の第一のNチャネルMOSトランジスタNM21及び第一のPチャネルMOSトランジスタPM21と、相互に並列接続された一対の第二のNチャネルMOSトランジスタNM22及び第二のPチャネルMOSトランジスタPM22であって、第二のNチャネルMOSトランジスタNM22のドレイン及び第二のPチャネルMOSトランジスタPM22のソースが第二のインバータINV42の出力ノードに接続され、第二のNチャネルMOSトランジスタNM22のゲートがD入力に接続され、第二のPチャネルMOSトランジスタPM22のゲートが第一のインバータINV41の出力ノードに接続された一対の第二のNチャネルMOSトランジスタNM22及び第二のPチャネルMOSトランジスタPM22とが備えられている。以上の一対の第一のNチャネルMOSトランジスタNM21及び第一のPチャネルMOSトランジスタPM21及び一対の第二のNチャネルMOSトランジスタNM22及び第二のPチャネルMOSトランジスタPM22により、D入力とQ出力との排他的否定論理和を論理演算するEX−NOR論理回路EX−NOR3を構成している。
【0016】
さらに、この低消費電力フリップフロップ回路には、クロック信号CLKが一方側入力に入力される2入力AND論理回路AND21と、第一のNチャネルMOSトランジスタNM21のソース及び第一のPチャネルMOSトランジスタPM21のドレイン並びに第二のNチャネルMOSトランジスタNM22のソース及び第二のPチャネルMOSトランジスタPM22のドレインが一方側入力に接続され、AND論理回路AND21の出力ノードが他方側入力に接続された2入力NOR論理回路NOR21と、クロック信号CLKが一方側入力に入力され、NOR論理回路NOR21の出力ノードが他方側入力に接続された2入力NAND論理回路NAND21と、NOR論理回路NOR21の出力ノードが入力ノードに接続され、AND論理回路AND21の他方側入力に出力ノードが接続された第五のインバータINV45と、NAND論理回路NAND21の出力ノードに縦続接続された第六のインバータINV46とが、クロック制御回路CLK−CTRL3として備えられており、第六のインバータINV46の出力ノードから内部クロック信号CKIが供給され、NAND論理回路NAND21の出力ノードから反転内部クロック信号CKIBが供給される。
【0017】
内部クロック信号CKIは、トランスミッションゲートTG31のNチャネルMOSトランジスタ及び第三のクロックドインバータINV43のPチャネルMOSトランジスタに供給され、反転内部クロック信号CKIBは、第三のクロックドインバータINV43のNチャネルMOSトランジスタ及びトランスミッションゲートTG31のPチャネルMOSトランジスタに供給される。尚、図8においては、簡単のため、NチャネルMOSトランジスタ側に供給される内部クロック信号及び反転内部クロック信号のみ示している。
【0018】
図8に示す低消費電力フリップフロップ回路は、EX−NOR論理回路EX−NOR3においてD入力とQ出力とを比較して、その比較結果に応じた論理信号によりクロック制御回路CLK−CTRL3を制御する。そして、D入力がQ出力と異なる場合にのみ、クロック信号CLKから生成した内部クロック信号CKI及び反転内部クロック信号CKIBを信号伝送回路に供給することにより、消費電力を低減している。
【0019】
しかし、図8に示す低消費電力フリップフロップ回路は、信号伝送回路を一つのラッチ回路により構成し、全トランジスタ数を抑制しているものの、クロック制御回路CLK−CTRL3のトランジスタ数が多いという欠点があった。
【0020】
本発明は、上記問題点に鑑みてなされたもので、その目的は、トランジスタ数を抑制した簡素なクロック制御回路により、信号伝送回路の消費電力を低減することが可能な構成のフリップフロップ回路を提供することである。
【0021】
【課題を解決するための手段】
本発明の一態様によれば、第一の内部クロック信号が第一の信号レベルのときに入力信号を通過させ、前記第一の内部クロック信号が第二の信号レベルのときに入力信号を保持する第一のラッチ回路と、前記第一のラッチ回路に縦続接続され、第二の内部クロック信号が第二の信号レベルのときに入力信号を通過させ、前記第二の内部クロック信号が第一の信号レベルのときに入力信号を保持する第二のラッチ回路と、前記第一のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第一の比較回路と、前記第二のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第二の比較回路と、前記第一の比較回路による比較の結果、前記第一のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は所定のクロック信号を前記第一の内部クロック信号として出力する第一のクロック制御回路と、前記第二の比較回路による比較の結果、前記第二のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は前記所定のクロック信号を前記第二の内部クロック信号として出力する第二のクロック制御回路と、を備えていることを特徴とする半導体集積回路装置が提供される。
【0022】
本発明の具体的構成に係る半導体集積回路装置によれば、D入力に入力ノードが接続され、所定のノードXに出力ノードが接続され、クロック入力ノードに入力される第一の内部クロック信号が第一の信号レベルである間は信号を通過させ、第一の内部クロック信号が第二の信号レベルである間は信号を保持する第一のラッチ回路と、前記ノードXに入力ノードが接続され、Q出力に出力ノードが接続され、クロック入力ノードに入力される第二の内部クロック信号が第二の信号レベルである間は信号を通過させ、第二の内部クロック信号が第一の信号レベルである間は信号を保持する第二のラッチ回路と、前記D入力が一方側入力に入力され、前記ノードXに他方側入力が接続された第一の比較回路と、前記第一の比較回路の出力ノードが一方側入力に接続され、所定のクロック信号が他方側入力に入力され、前記第一の内部クロック信号を出力する第一のクロック制御回路と、前記ノードXに一方側入力が接続され、前記Q出力が他方側入力に入力される第二の比較回路と、前記第二の比較回路の出力ノードが一方側入力に接続され、前記所定のクロック信号が他方側入力に入力され、前記第二の内部クロック信号を出力する第二のクロック制御回路と、を備えていることを特徴とする。
【0023】
【発明の実施の形態】
本発明に係る半導体集積回路装置は、トランジスタ数を抑制した簡素なクロック制御回路により、信号伝送回路の入力信号が出力信号と同一論理値の場合は内部クロック信号を一定値に保持して信号伝送回路の動作を抑制し、信号伝送回路の入力信号が出力信号と異なる論理値の場合は内部クロック信号を通常のクロック信号として信号伝送回路を動作させて、低消費電力を実現したフリップフロップ回路である。
【0024】
以下、本発明に係る半導体集積回路装置の実施の形態について、図面を参照しながら説明する。
【0025】
図1は、本発明の第一の実施の形態に係るフリップフロップ回路のブロック図である。
【0026】
本発明の第一の実施の形態に係るフリップフロップ回路は、D入力に入力ノードが接続され、所定のノードXに出力ノードが接続され、クロック入力ノードに入力される第一の内部クロック信号がLレベル(第一の信号レベル)である間は信号を通過させ、第一の内部クロック信号がHレベル(第二の信号レベル)である間は信号を保持する第一のラッチ回路LTL1と、ノードXに入力ノードが接続され、Q出力に出力ノードが接続され、クロック入力ノードに入力される第二の内部クロック信号がHレベルである間は信号を通過させ、第二の内部クロック信号がLレベルである間は信号を保持する第二のラッチ回路HTL1と、D入力が一方側入力に入力され、ノードXに他方側入力が接続された2入力EX−NOR論理回路EX−NOR1(第一の比較回路)と、EX−NOR論理回路EX−NOR1の出力ノードCLが一方側入力に接続され、所定のクロック信号CKが他方側入力に入力され、第一の内部クロック信号を出力する2入力OR論理回路OR1(第一のクロック制御回路)と、ノードXに一方側入力が接続され、Q出力が他方側入力に入力される2入力EX−OR論理回路EX−OR1(第二の比較回路)と、EX−OR論理回路EX−OR1の出力ノードCHが一方側入力に接続され、クロック信号CKが他方側入力に入力され、第二の内部クロック信号を出力する2入力AND論理回路AND1(第二のクロック制御回路)とを備えている。
【0027】
図2は、本発明の第一の実施の形態に係るフリップフロップ回路の動作タイミングチャートである。
【0028】
図1及び図2を参照して、本発明の第一の実施の形態に係るフリップフロップ回路の動作について説明する。
【0029】
D入力とノードXとが同一の論理値を取るとき、EX−NOR論理回路EX−NOR1の出力ノードCLはHレベルとなり、第一のラッチ回路LTL1に入力される第一の内部クロック信号は常にHレベルとなる。また、そのときノードXとQ出力とは同一の論理値を取り、EX−OR論理回路EX−OR1の出力ノードCHはLレベルとなるので、第二のラッチ回路HTL1に入力される第二の内部クロック信号は常にLレベルとなる。従って、第一のラッチ回路LTL1、第二のラッチ回路HTL1にそれぞれ供給される第一、第二の内部クロック信号はいずれも、各ラッチ回路のクロック入力ノードにそれぞれ接続されているOR論理回路OR1、AND論理回路AND1において阻止されることとなる。
【0030】
一方、D入力とノードXとが異なる論理値を取るとき、EX−NOR論理回路EX−NOR1の出力ノードCLはLレベルとなり、第一のラッチ回路LTL1に入力される第一の内部クロック信号は、クロック信号CKと同一のものとなる。クロック信号CKがLレベルになると、ノードXがD入力と同一の論理値となり、EX−NOR論理回路EX−NOR1の出力ノードCLはHレベルとなる。すると、今度はノードXとQ出力とが異なる論理値となり、EX−OR論理回路EX−OR1の出力CHはHレベルとなるので、第二のラッチ回路HTL1に入力される内部クロック信号は、クロック信号CKと同一のものとなる。そこで、クロック信号CKがHレベルになると、ノードXとQ出力とが同一の論理値となり、D入力がクロック信号CKの立ち上がりに同期してQ出力から出力されることになる。
【0031】
以上のように、本発明の第一の実施の形態に係るフリップフロップ回路の構成においては、通常のD型フリップフロップの動作を行いつつ、D入力とQ出力とが同一の論理値を取るときは、フリップフロップを構成する各ラッチ回路の手前で内部クロック信号を阻止することにより、不要な回路動作を排除し、消費電力の低減を図ることができる。
【0032】
図3は、本発明の第一の実施の形態に係るフリップフロップ回路の具体例の回路図である。
【0033】
図3に示す本発明の第一の実施の形態に係るフリップフロップ回路の具体例は、図1に示す本発明の第一の実施の形態に係るフリップフロップ回路の基本構成に従って、第一のラッチ回路LTL1と、第二のラッチ回路HTL1と、EX−NOR論理回路EX−NOR1と、EX−OR論理回路EX−OR1と、クロック制御回路CLK−CTRL1とを備えている。
【0034】
第一のラッチ回路LTL1は、D入力に入力ノードが接続された第一のインバータINV1と、第一のインバータINV1の出力ノードに縦続接続された第一のトランスミッションゲートTG1と、第一のトランスミッションゲートTG1の出力ノードに縦続接続され、ノードXに出力ノードが接続された第二のインバータINV2と、第二のインバータINV2に相互接続された第一のクロックドインバータINV3とを備えている。
【0035】
第二のラッチ回路HTL1は、ノードXに入力ノードが接続された第三のインバータINV4と、第三のインバータINV4の出力ノードに縦続接続された第二のトランスミッションゲートTG2と、第二のトランスミッションゲートTG2の出力ノードに縦続接続された第四のインバータINV5と、第四のインバータINV5に相互接続された第二のクロックドインバータINV6と、第二のトランスミッションゲートTG2の出力ノードに縦続接続され、出力ノードがQ出力に接続された第七のインバータINV7とを備えている。Q出力は、第四のインバータINV5の出力ノードから取り出してもよいが、Q出力の安定供給のために第七のインバータINV7によりQ出力を取り出している。尚、第四のインバータINV5の出力ノードからQ出力を取り出す場合は、第七のインバータINV7は不要である。
【0036】
EX−NOR論理回路EX−NOR1は、相互に並列接続された一対の第一のNチャネルMOSトランジスタNM1及び第一のPチャネルMOSトランジスタPM1であって、第一のNチャネルMOSトランジスタNM1のドレイン及び第一のPチャネルMOSトランジスタPM1のソースが第一のトランスミッションゲートTG1の出力ノードに接続され、第一のNチャネルMOSトランジスタNM1のゲートが第一のインバータINV1の出力ノードに接続され、第一のPチャネルMOSトランジスタPM1のゲートがD入力に接続された一対の第一のNチャネルMOSトランジスタNM1及び第一のPチャネルMOSトランジスタPM1と、相互に並列接続された一対の第二のNチャネルMOSトランジスタNM2及び第二のPチャネルMOSトランジスタPM2であって、第二のNチャネルMOSトランジスタNM2のドレイン及び第二のPチャネルMOSトランジスタPM2のソースがノードX即ち第二のインバータINV2の出力ノードに接続され、第二のNチャネルMOSトランジスタNM2のゲートがD入力に接続され、第二のPチャネルMOSトランジスタPM2のゲートが第一のインバータINV1の出力ノードに接続された一対の第二のNチャネルMOSトランジスタNM2及び第二のPチャネルMOSトランジスタPM2とを備えている。EX−NOR論理回路EX−NOR1は、D入力とノードXとの排他的否定論理和を論理演算する。
【0037】
EX−OR論理回路EX−OR1は、相互に並列接続された一対の第三のNチャネルMOSトランジスタNM3及び第三のPチャネルMOSトランジスタPM3であって、第三のNチャネルMOSトランジスタNM3のドレイン及び第三のPチャネルMOSトランジスタPM3のソースが第二のトランスミッションゲートTG2の出力ノードに接続され、第三のNチャネルMOSトランジスタNM3のゲートが第三のインバータINV4の入力ノードに接続され、第三のPチャネルMOSトランジスタPM3のゲートが第三のインバータINV4の出力ノードに接続された一対の第三のNチャネルMOSトランジスタNM3及び第三のPチャネルMOSトランジスタPM3と、相互に並列接続された一対の第四のNチャネルMOSトランジスタNM4及び第四のPチャネルMOSトランジスタPM4であって、第四のNチャネルMOSトランジスタNM4のドレイン及び第四のPチャネルMOSトランジスタPM4のソースがQ出力又は第四のインバータINV5の出力ノードに接続され、第四のNチャネルMOSトランジスタNM4のゲートが第三のインバータINV4の出力ノードに接続され、第四のPチャネルMOSトランジスタPM4のゲートが第三のインバータINV4の入力ノードに接続された一対の第四のNチャネルMOSトランジスタNM4及び第四のPチャネルMOSトランジスタPM4とを備えている。EX−OR論理回路EX−OR1は、ノードXとQ出力との排他的論理和を論理演算する。
【0038】
クロック制御回路CLK−CTRL1は、クロック信号CKが一方側入力に入力され、第一のNチャネルMOSトランジスタNM1のソース及び第一のPチャネルMOSトランジスタPM1のドレイン並びに第二のNチャネルMOSトランジスタNM2のソース及び第二のPチャネルMOSトランジスタPM2のドレインが他方側入力に接続されたNOR論理回路NOR1と、NOR論理回路NOR1の出力ノードに縦続接続された第五のインバータINV8と、クロック信号CKが一方側入力に入力され、第三のNチャネルMOSトランジスタNM3のソース及び第三のPチャネルMOSトランジスタPM3のドレイン並びに第四のNチャネルMOSトランジスタNM4のソース及び第四のPチャネルMOSトランジスタPM4のドレインが他方側入力に接続されたNAND論理回路NAND1と、NAND論理回路NAND1の出力ノードに縦続接続された第六のインバータINV9とを備え、第五のインバータINV8の出力ノードから第一の内部クロック信号CLIを供給し、NOR論理回路NOR1の出力ノードから第一の反転内部クロック信号CLIBを供給し、第六のインバータINV9の出力ノードから第二の内部クロック信号CHIを供給し、NAND論理回路NAND1の出力ノードから第二の反転内部クロック信号CHIBを供給する。第一の内部クロック信号CLIBは第一のトランスミッションゲートTG1のNチャネルMOSトランジスタ及び第一のクロックドインバータINV3のPチャネルMOSトランジスタに供給され、第一の反転内部クロック信号CLIは第一のクロックドインバータINV3のNチャネルMOSトランジスタ及び第一のトランスミッションゲートTG1のPチャネルMOSトランジスタに供給され、第二の内部クロック信号CHIは第二のトランスミッションゲートTG2のNチャネルMOSトランジスタ及び第二のクロックドインバータINV6のPチャネルMOSトランジスタに供給され、第二の反転内部クロック信号CHIBは第二のクロックドインバータINV6のNチャネルMOSトランジスタ及び第二のトランスミッションゲートTG2のPチャネルMOSトランジスタに供給される。尚、図3においては、簡単のため、NチャネルMOSトランジスタ側に供給される内部クロック信号及び反転内部クロック信号のみ示している。
【0039】
図3に示す本発明の第一の実施の形態に係るフリップフロップ回路の具体的動作は、図1に示す本発明の第一の実施の形態に係るフリップフロップ回路の基本動作に従って全く同様に行われる。尚、図3に示す本発明の第一の実施の形態に係るフリップフロップ回路は、具体的回路構成の一例であるので、同様の機能を確保しつつ、その構成を変更することができる。
【0040】
図4は、本発明の第二の実施の形態に係るフリップフロップ回路のブロック図である。
【0041】
本発明の第二の実施の形態に係るフリップフロップ回路は、D入力に入力ノードが接続され、所定のノードXに出力ノードが接続され、クロック入力ノードに入力される第一の内部クロック信号がHレベル(第一の信号レベル)である間は信号を通過させ、第一の内部クロック信号がLレベル(第二の信号レベル)である間は信号を保持する第一のラッチ回路HTL2と、ノードXに入力ノードが接続され、Q出力に出力ノードが接続され、クロック入力ノードに入力される第二の内部クロック信号がLレベルである間は信号を通過させ、第二の内部クロック信号がHレベルである間は信号を保持する第二のラッチ回路LTL2と、D入力が一方側入力に入力され、ノードXに他方側入力が接続された2入力EX−OR論理回路EX−OR2(第一の比較回路)と、EX−OR論理回路EX−OR2の出力ノードCHが一方側入力に接続され、所定のクロック信号CKが他方側入力に入力され、第一の内部クロック信号を出力する2入力AND論理回路AND2(第一のクロック制御回路)と、ノードXに一方側入力が接続され、Q出力が他方側入力に入力される2入力EX−NOR論理回路EX−NOR2(第二の比較回路)と、EX−NOR論理回路EX−NOR2の出力ノードCLが一方側入力に接続され、クロック信号CKが他方側入力に入力され、第二の内部クロック信号を出力する2入力OR論理回路OR2(第二のクロック制御回路)とを備えている。
【0042】
図5は、本発明の第二の実施の形態に係るフリップフロップ回路の動作タイミングチャートである。
【0043】
図4及び図5を参照して、本発明の第二の実施の形態に係るフリップフロップ回路の動作について説明する。
【0044】
D入力とノードXとが同一の論理値を取るとき、EX−OR論理回路EX−OR2の出力ノードCHはLレベルとなり、第一のラッチ回路HTL2に入力される第一の内部クロック信号は常にLレベルとなる。また、そのときノードXとQ出力とは同一の論理値を取り、EX−NOR論理回路EX−NOR2の出力ノードCLはHレベルとなるので、第二のラッチ回路LTL2に入力される第二の内部クロック信号は常にHレベルとなる。従って、第一のラッチ回路HTL2、第二のラッチ回路LTL2にそれぞれ供給される第一、第二の内部クロック信号はいずれも、各ラッチ回路のクロック入力ノードにそれぞれ接続されているOR論理回路OR2、AND論理回路AND2において阻止されることとなる。
【0045】
一方、D入力とノードXとが異なる論理値を取るとき、EX−OR論理回路EX−OR2の出力CHはHレベルとなり、第一のラッチ回路HTL2に入力される第一の内部クロック信号は、クロック信号CKと同一のものとなる。クロック信号CKがHレベルになると、ノードXがD入力と同一の論理値となり、EX−OR論理回路EX−OR2の出力CHはLレベルとなる。すると、今度はノードXとQ出力とが異なる論理値となり、EX−NOR論理回路EX−NOR2の出力CLはLレベルとなるので、第二のラッチ回路LTL2に入力される内部クロック信号は、クロック信号CKと同一のものとなる。そこで、クロック信号CKがLレベルになると、ノードXとQ出力とが同一の論理値となり、D入力がクロック信号CKの立ち下がりに同期してQ出力から出力されることになる。
【0046】
以上のように、本発明の第二の実施の形態に係るフリップフロップ回路の構成においても、第一の実施の形態と同様に、通常のD型フリップフロップの動作を行いつつ、D入力とQ出力とが同一の論理値を取るときは、フリップフロップを構成する各ラッチ回路の手前で内部クロック信号を阻止することにより、不要な回路動作を排除し、消費電力の低減を図ることができる。
【0047】
図6は、本発明の第二の実施の形態に係るフリップフロップ回路の具体例の回路図である。
【0048】
図6に示す本発明の第二の実施の形態に係るフリップフロップ回路の具体例は、図4に示す本発明の第二の実施の形態に係るフリップフロップ回路の基本構成に従って、第一のラッチ回路HTL2と、第二のラッチ回路LTL2と、EX−OR論理回路EX−OR2と、EX−NOR論理回路EX−NOR2と、クロック制御回路CLK−CTRL2とを備えている。
【0049】
第一のラッチ回路HTL2は、D入力に入力ノードが接続された第一のインバータINV11と、第一のインバータINV11の出力ノードに縦続接続された第一のトランスミッションゲートTG11と、第一のトランスミッションゲートTG11の出力ノードに縦続接続され、ノードXに出力ノードが接続された第二のインバータINV12と、第二のインバータINV12に相互接続された第一のクロックドインバータINV13とを備えている。
【0050】
第二のラッチ回路LTL2は、ノードXに入力ノードが接続された第三のインバータINV14と、第三のインバータINV14の出力ノードに縦続接続された第二のトランスミッションゲートTG12と、第二のトランスミッションゲートTG12の出力ノードに縦続接続された第四のインバータINV15と、第四のインバータINV15に相互接続された第二のクロックドインバータINV16と、第二のトランスミッションゲートTG12の出力ノードに縦続接続され、出力ノードがQ出力に接続された第七のインバータINV17とを備えている。Q出力は、第四のインバータINV15の出力ノードから取り出してもよいが、Q出力の安定供給のために第七のインバータINV17によりQ出力を取り出している。尚、第四のインバータINV15の出力ノードからQ出力を取り出す場合は、第七のインバータINV17は不要である。
【0051】
EX−OR論理回路EX−OR2は、相互に並列接続された一対の第一のNチャネルMOSトランジスタNM11及び第一のPチャネルMOSトランジスタPM11であって、第一のNチャネルMOSトランジスタNM11のドレイン及び第一のPチャネルMOSトランジスタPM11のソースが第一のトランスミッションゲートTG11の出力ノードに接続され、第一のNチャネルMOSトランジスタNM11のゲートがD入力に接続され、第一のPチャネルMOSトランジスタPM11のゲートが第一のインバータINV11の出力ノードに接続された一対の第一のNチャネルMOSトランジスタNM11及び第一のPチャネルMOSトランジスタPM11と、相互に並列接続された一対の第二のNチャネルMOSトランジスタNM12及び第二のPチャネルMOSトランジスタPM12であって、第二のNチャネルMOSトランジスタNM12のドレイン及び第二のPチャネルMOSトランジスタPM12のソースがノードX即ち第二のインバータINV12の出力ノードに接続され、第二のNチャネルMOSトランジスタNM12のゲートが第一のインバータINV11の出力ノードに接続され、第二のPチャネルMOSトランジスタPM12のゲートがD入力に接続された一対の第二のNチャネルMOSトランジスタNM12及び第二のPチャネルMOSトランジスタPM12とを備えている。EX−OR論理回路EX−OR2は、D入力とノードXとの排他的論理和を論理演算する。
【0052】
EX−NOR論理回路EX−NOR2は、相互に並列接続された一対の第三のNチャネルMOSトランジスタNM13及び第三のPチャネルMOSトランジスタPM13であって、第三のNチャネルMOSトランジスタNM13のドレイン及び第三のPチャネルMOSトランジスタPM13のソースが第二のトランスミッションゲートTG12の出力ノードに接続され、第三のNチャネルMOSトランジスタNM13のゲートが第三のインバータINV4の出力ノードに接続され、第三のPチャネルMOSトランジスタPM13のゲートが第三のインバータINV4の入力ノードに接続された一対の第三のNチャネルMOSトランジスタNM13及び第三のPチャネルMOSトランジスタPM13と、相互に並列接続された一対の第四のNチャネルMOSトランジスタNM14及び第四のPチャネルMOSトランジスタPM14であって、第四のNチャネルMOSトランジスタNM14のドレイン及び第四のPチャネルMOSトランジスタPM14のソースがQ出力又は第四のインバータINV15の出力ノードに接続され、第四のNチャネルMOSトランジスタNM14のゲートが第三のインバータINV14の入力ノードに接続され、第四のPチャネルMOSトランジスタPM14のゲートが第三のインバータINV4の出力ノードに接続された一対の第四のNチャネルMOSトランジスタNM14及び第四のPチャネルMOSトランジスタPM14とを備えている。EX−NOR論理回路EX−NOR2は、ノードXとQ出力との排他的否定論理和を論理演算する。
【0053】
クロック制御回路CLK−CTRL2は、クロック信号CKが一方側入力に入力され、第一のNチャネルMOSトランジスタNM11のソース及び第一のPチャネルMOSトランジスタPM11のドレイン並びに第二のNチャネルMOSトランジスタNM12のソース及び第二のPチャネルMOSトランジスタPM12のドレインが他方側入力に接続されたNAND論理回路NAND11と、NAND論理回路NAND11の出力ノードに縦続接続された第五のインバータINV18と、クロック信号CKが一方側入力に入力され、第三のNチャネルMOSトランジスタNM13のソース及び第三のPチャネルMOSトランジスタPM13のドレイン並びに第四のNチャネルMOSトランジスタNM14のソース及び第四のPチャネルMOSトランジスタPM14のドレインが他方側入力に接続されたNOR論理回路NOR11と、NOR論理回路NOR11の出力ノードに縦続接続された第六のインバータINV19とを備え、第五のインバータINV18の出力ノードから第一の内部クロック信号CHIを供給し、NAND論理回路NAND11の出力ノードから第一の反転内部クロック信号CHIBを供給し、第六のインバータINV19の出力ノードから第二の内部クロック信号CLIを供給し、NOR論理回路NOR11の出力ノードから第二の反転内部クロック信号CLIBを供給する。第一の内部クロック信号CHIは第一のトランスミッションゲートTG11のNチャネルMOSトランジスタ及び第一のクロックドインバータINV13のPチャネルMOSトランジスタに供給され、第一の反転内部クロック信号CHIBは第一のクロックドインバータINV13のNチャネルMOSトランジスタ及び第一のトランスミッションゲートTG11のPチャネルMOSトランジスタに供給され、第二の内部クロック信号CLIは第二のトランスミッションゲートTG12のNチャネルMOSトランジスタ及び第二のクロックドインバータINV16のPチャネルMOSトランジスタに供給され、第二の反転内部クロック信号CLIBは第二のクロックドインバータINV16のNチャネルMOSトランジスタ及び第二のトランスミッションゲートTG12のPチャネルMOSトランジスタに供給される。尚、図6においては、簡単のため、NチャネルMOSトランジスタ側に供給される内部クロック信号及び反転内部クロック信号のみ示している。
【0054】
図6に示す本発明の第二の実施の形態に係るフリップフロップ回路の具体的動作は、図4に示す本発明の第二の実施の形態に係るフリップフロップ回路の基本動作に従って全く同様に行われる。尚、図6に示す本発明の第二の実施の形態に係るフリップフロップ回路は、具体的回路構成の一例であるので、同様の機能を確保しつつ、その構成を変更することができる。
【0055】
【発明の効果】
本発明に係る半導体集積回路装置によれば、トランジスタ数を抑制した簡素なクロック制御回路により、信号伝送回路の入力信号が出力信号と同一論理値の場合は内部クロック信号を一定値に保持して信号伝送回路の動作を抑制し、信号伝送回路の入力信号が出力信号と異なる論理値の場合は内部クロック信号を通常のクロック信号として信号伝送回路を動作させて、信号伝送回路の消費電力を低減することが可能な構成のフリップフロップ回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の第一の実施の形態に係るフリップフロップ回路のブロック図である。
【図2】本発明の第一の実施の形態に係るフリップフロップ回路の動作タイミングチャートである。
【図3】本発明の第一の実施の形態に係るフリップフロップ回路の具体例の回路図である。
【図4】本発明の第二の実施の形態に係るフリップフロップ回路のブロック図である。
【図5】本発明の第二の実施の形態に係るフリップフロップ回路の動作タイミングチャートである。
【図6】本発明の第二の実施の形態に係るフリップフロップ回路の具体例の回路図である。
【図7】従来のフリップフロップ回路の回路図である。
【図8】先に開示された低消費電力フリップフロップ回路の回路図である。
【符号の説明】
LTL ラッチ回路
HTL ラッチ回路
EX−OR EX−OR論理回路
EX−NOR EX−NOR論理回路
OR OR論理回路
AND AND論理回路
NOR NOR論理回路
NAND NAND論理回路
INV インバータ又はクロックドインバータ
TG トランスミッションゲート
NM NチャネルMOSトランジスタ
PM PチャネルMOSトランジスタ
Claims (8)
- 第一の内部クロック信号が第一の信号レベルのときに入力信号を通過させ、前記第一の内部クロック信号が第二の信号レベルのときに入力信号を保持する第一のラッチ回路と、
前記第一のラッチ回路に縦続接続され、第二の内部クロック信号が第二の信号レベルのときに入力信号を通過させ、前記第二の内部クロック信号が第一の信号レベルのときに入力信号を保持する第二のラッチ回路と、
前記第一のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第一の比較回路と、
前記第二のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値を比較する第二の比較回路と、
前記第一の比較回路による比較の結果、前記第一のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は所定のクロック信号を前記第一の内部クロック信号として出力する第一のクロック制御回路と、
前記第二の比較回路による比較の結果、前記第二のラッチ回路の信号入力ノード及び信号出力ノードにおける信号論理値が同一の場合は信号を保持させる一定の論理値信号を、異なる場合は前記所定のクロック信号を前記第二の内部クロック信号として出力する第二のクロック制御回路と、
を備えていることを特徴とする半導体集積回路装置。 - 前記第一の比較回路はEX−NOR論理回路、前記第二の比較回路はEX−OR論理回路、前記第一のクロック制御回路はOR論理回路、前記第二のクロック制御回路はAND論理回路であることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第一の比較回路はEX−OR論理回路、前記第二の比較回路はEX−NOR論理回路、前記第一のクロック制御回路はAND論理回路、前記第二のクロック制御回路はOR論理回路であることを特徴とする請求項1に記載の半導体集積回路装置。
- D入力に入力ノードが接続され、所定のノードXに出力ノードが接続され、クロック入力ノードに入力される第一の内部クロック信号が第一の信号レベルである間は信号を通過させ、第一の内部クロック信号が第二の信号レベルである間は信号を保持する第一のラッチ回路と、
前記ノードXに入力ノードが接続され、Q出力に出力ノードが接続され、クロック入力ノードに入力される第二の内部クロック信号が第二の信号レベルである間は信号を通過させ、第二の内部クロック信号が第一の信号レベルである間は信号を保持する第二のラッチ回路と、
前記D入力が一方側入力に入力され、前記ノードXに他方側入力が接続された第一の比較回路と、
前記第一の比較回路の出力ノードが一方側入力に接続され、所定のクロック信号が他方側入力に入力され、前記第一の内部クロック信号を出力する第一のクロック制御回路と、
前記ノードXに一方側入力が接続され、前記Q出力が他方側入力に入力される第二の比較回路と、
前記第二の比較回路の出力ノードが一方側入力に接続され、前記所定のクロック信号が他方側入力に入力され、前記第二の内部クロック信号を出力する第二のクロック制御回路と、
を備えていることを特徴とする半導体集積回路装置。 - 前記第一のラッチ回路は、前記D入力に入力ノードが接続された第一のインバータと、前記第一のインバータの出力ノードに縦続接続された第一のトランスミッションゲートと、前記第一のトランスミッションゲートの出力ノードに縦続接続され、前記ノードXに出力ノードが接続された第二のインバータと、前記第二のインバータに相互接続された第一のクロックドインバータとを備えており、
前記第二のラッチ回路は、前記ノードXに入力ノードが接続された第三のインバータと、前記第三のインバータの出力ノードに縦続接続された第二のトランスミッションゲートと、前記第二のトランスミッションゲートの出力ノードに縦続接続された第四のインバータと、前記第四のインバータに相互接続された第二のクロックドインバータとを備えていることを特徴とする請求項4に記載の半導体集積回路装置。 - 前記第一の比較回路は、
相互に並列接続された一対の第一のNチャネルMOSトランジスタ及び第一のPチャネルMOSトランジスタであって、前記第一のNチャネルMOSトランジスタのドレイン及び前記第一のPチャネルMOSトランジスタのソースが前記第一のトランスミッションゲートの出力ノードに接続され、前記第一のNチャネルMOSトランジスタのゲートが前記第一のインバータの出力ノードに接続され、前記第一のPチャネルMOSトランジスタのゲートが前記D入力に接続された一対の前記第一のNチャネルMOSトランジスタ及び前記第一のPチャネルMOSトランジスタと、
相互に並列接続された一対の第二のNチャネルMOSトランジスタ及び第二のPチャネルMOSトランジスタであって、前記第二のNチャネルMOSトランジスタのドレイン及び前記第二のPチャネルMOSトランジスタのソースが前記ノードXに接続され、前記第二のNチャネルMOSトランジスタのゲートが前記D入力に接続され、前記第二のPチャネルMOSトランジスタのゲートが前記第一のインバータの出力ノードに接続された一対の前記第二のNチャネルMOSトランジスタ及び前記第二のPチャネルMOSトランジスタとを備えており、
前記第二の比較回路は、
相互に並列接続された一対の第三のNチャネルMOSトランジスタ及び第三のPチャネルMOSトランジスタであって、前記第三のNチャネルMOSトランジスタのドレイン及び前記第三のPチャネルMOSトランジスタのソースが前記第二のトランスミッションゲートの出力ノードに接続され、前記第三のNチャネルMOSトランジスタのゲートが前記第三のインバータの入力ノードに接続され、前記第三のPチャネルMOSトランジスタのゲートが前記第三のインバータの出力ノードに接続された一対の前記第三のNチャネルMOSトランジスタ及び前記第三のPチャネルMOSトランジスタと、
相互に並列接続された一対の第四のNチャネルMOSトランジスタ及び第四のPチャネルMOSトランジスタであって、前記第四のNチャネルMOSトランジスタのドレイン及び前記第四のPチャネルMOSトランジスタのソースが前記第四のインバータの出力ノードに接続され、前記第四のNチャネルMOSトランジスタのゲートが前記第三のインバータの出力ノードに接続され、前記第四のPチャネルMOSトランジスタのゲートが前記第三のインバータの入力ノードに接続された一対の第四のNチャネルMOSトランジスタ及び第四のPチャネルMOSトランジスタとを備えていることを特徴とする請求項5に記載の半導体集積回路装置。 - 前記第一のクロック制御回路は、
前記クロック信号が一方側入力に入力され、前記第一のNチャネルMOSトランジスタのソース及び前記第一のPチャネルMOSトランジスタのドレイン並びに前記第二のNチャネルMOSトランジスタのソース及び前記第二のPチャネルMOSトランジスタのドレインが他方側入力に接続されたNOR論理回路と、
前記NOR論理回路の出力ノードに縦続接続された第五のインバータとを備え、
前記第二のクロック制御回路は、
前記クロック信号が一方側入力に入力され、前記第三のNチャネルMOSトランジスタのソース及び前記第三のPチャネルMOSトランジスタのドレイン並びに前記第四のNチャネルMOSトランジスタのソース及び前記第四のPチャネルMOSトランジスタのドレインが他方側入力に接続されたNAND論理回路と、
前記NAND論理回路の出力ノードに縦続接続された第六のインバータとを備え、
前記第五のインバータの出力ノードから前記第一の内部クロック信号を前記第一のトランスミッションゲートのNチャネルMOSトランジスタ及び前記第一のクロックドインバータのPチャネルMOSトランジスタに供給し、前記NOR論理回路の出力ノードから前記第一の内部クロック信号の論理反転信号である第一の反転内部クロック信号を前記第一のクロックドインバータのNチャネルMOSトランジスタ及び前記第一のトランスミッションゲートのPチャネルMOSトランジスタに供給し、前記第六のインバータの出力ノードから前記第二の内部クロック信号を前記第二のトランスミッションゲートのNチャネルMOSトランジスタ及び前記第二のクロックドインバータのPチャネルMOSトランジスタに供給し、前記NAND論理回路の出力ノードから前記第二の内部クロック信号の論理反転信号である第二の反転内部クロック信号を前記第二のクロックドインバータのNチャネルMOSトランジスタ及び前記第二のトランスミッションゲートのPチャネルMOSトランジスタに供給することを特徴とする請求項6に記載の半導体集積回路装置。 - 前記第二のラッチ回路はさらに、前記第二のトランスミッションゲートの出力ノードに縦続接続され、出力ノードが前記Q出力に接続された第七のインバータを備えていることを特徴とする請求項5に記載の半導体集積回路装置。
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