JP5139132B2 - 半導体集積回路 - Google Patents
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図1に表した訂正機能付きフリップフロップ300は、マスターラッチ(第1のラッチ回路)302とスレーブラッチ(第2のラッチ回路)304とからなるD型フリップフロップを有する。そして、マスターラッチ302と並列にバッファ回路306が接続されている。バッファ回路306は、イネーブル信号40によって動作する。なお、図1には、立ち上がりエッジで動作するD型フリップフロップ構成を例示し、以下の説明もこれに沿って進めるが、立ち下がりエッジで動作するD型フリップフロップも同様に用いることができる。
バッファ回路306としては、例えば、図2(a)に表したように、スリーステートバッファ回路を用いることができる。すなわち、図(a)に表したバッファ回路306は、NAND362、インバータ364、NOR366、PMOSトランジスタ368、NMOSトランジスタ370を有する。入力20とイネーブル信号40はNAND362にそれぞれ入力され、NAND362の出力がPMOSトランジスタ368のゲートを制御する。一方、イネーブル信号40の反転信号と入力20とがNOR366に入力され、NOR366の出力がNMOSトランジスタ370のゲートを制御する。PMOSトランジスタ368とNMOSトランジスタ370は、電源VDDとグランドとの間にこの順に直列接続され、その接続中点からノードAに信号が出力される。
本具体例は、インバータ回路とスリーステートインバータ回路との組み合わせである。
本具体例は、トランスミッションゲート構成である。
本具体例においては、入力20とノードAとの間にPMOSトランジスタ390を設け、このゲートをイネーブル信号40の反転信号によって制御する。
本具体例においては、入力20とノードAとの間にNMOSトランジスタ392を設け、このゲートをイネーブル信号40によって制御する。
バッファ回路306は、前述したように、イネーブル信号40がハイ(High)の時にアクティブになり、ロー(Low)のときに高インピーダンス状態になる。図1に表した訂正機能付きフリップフロップ300の動作は、以下の如くである。
まず、クロック10の立ち上がり後に正しいデータが入力20に到達した場合、イネーブル信号40をハイ(High)にして、データをスレーブラッチ304の入力へ渡した後、イネーブル信号40をロー(Low)にする。
ここでは、イネーブル信号40は、クロック10の立ち上がり後の所定の期間だけ、常にハイ(High)になる場合について表した。
入力信号20Aがクロック10Aよりも先に到着した場合は、クロック10Aの立ち上がりと同時に、入力信号20Aのデータがラッチされて出力信号50がハイ(High)に立ち上がる。その後、イネーブル信号40が立ち下がった後に次のデータに変化するように設計すれば、通常のフリップフロップと同様の動作となる。すなわち、クロック10Aで立ち上がった出力50そのまま維持される。そして、次のクロック10Bの立ち上がりの際には、入力20はロー(Low)に遷移しているので、出力50もロー(Low)に遷移する。
本具体例の訂正機能付きフリップフロップ300も、マスターラッチ302とスレーブラッチ304とからなるD型フリップフロップを有する。そして、バッファ回路306の出力をスレーブラッチ304の入力ではなく、マスターラッチ302の内部ノードである、スリーステートインバータの出力へ接続する。なお、本具体例においては、バッファ回路306にはスリーステートインバータを用いているが、同様の機能を持ち、論理が反転する回路であれば、これには限らない。これにより、バッファ回路306のトランジスタ数を減らすことができ、回路面積が小型になる。
本実施形態の半導体集積回路は、フリップフロップ100と、組み合わせロジック回路200と、訂正機能付きフリップフロップ300と、信号遷移検出回路400と、イネーブル信号生成回路500と、を備えている。組み合わせロジック回路200は、複数の論理回路200−1、200−2・・・200−Nを組み合わせて、任意の論理を実現する回路である。これら論理回路200−1、200−2・・・200−Nのそれぞれは、ひとつのトランジスタからなるものでもよく、ひとつのロジックゲートからなるものでもよく、複数のロジックゲートからなるものでもよい。
信号遷移検出回路400は、論理回路200−Nが動作しているかどうかを検出する。その検出方法としては、例えばドミノ回路を用いる方法や、後に詳述するように、論理回路200−Nを流れる電流を検出する方法がある。信号遷移検出回路400は、論理回路200−Nが動作している場合、すなわち信号遷移が計測されている間は、それを示す検出信号30をイネーブル信号生成回路500に出力する。
フリップフロップ100は、クロック10に基づいて組み合わせロジック回路200に所定の入力信号を与える。組み合わせロジック回路200は、その入力信号に基づいて所定の演算を実行し、演算出力20を訂正機能付きフリップフロップ300に出力する。この時、組み合わせロジック回路200から出力される出力信号20には、遅延22が生ずることがある。
このようにすれば、演算出力20がクロック10からみて遅延した場合でも、正しい演算出力20が出力されるタイミングが分かる。そして、そのタイミングに入力した正しい演算出力20を反映させた出力50を得ることができる。
すなわち、図9は、組み合わせロジック回路200を、連続したCMOS(Complementary Metal-Oxide-Semiconductor)インバータ202により形成した具体例を表す。ここで、図9に表したものは、組み合わせロジック回路200の最終段の部分であり、組み合わせロジック回路200は、図示しない回路部分を有していてもよい。また、図9では、組み合わせロジック回路200を直列のインバータ202としているが、もちろんそれ以外の任意の回路にも本発明は適用可能である。
また、図9に表した具体例は、訂正機能付きフリップフロップ300が立ち上がりエッジ動作である場合に対応するので、クロック信号をNMOSトランジスタに入力している。これに対して、訂正機能付きフリップフロップ300が立ち下がりエッジ動作である場合には、クロック10の反転信号をNMOSトランジスタに入力するか、電源とCMOSインバータ502との間にPMOSトランジスタを挿入してクロック10をそのPMOSトランジスタに入力するなどの方法がある。
本実施例では、次のクロックサイクルに取り込まれるべきデータは、クロック10がハイ(High)の間には到着しないように、ロジック回路を設計する。もしくは、信号遷移検出回路400において電流計測を行う対象となる組み合わせロジック回路200のゲート数を調整する。
本具体例においては、組み合わせロジック回路200の最終出力端と訂正機能付きフリップフロップ300との間にインバータ450を挿入し、そのインバータ450の動作を信号遷移検出回路400でモニタする。すなわち、組み合わせロジック回路200の出力端に接続された複数のインバータ450の間のノードと最終段の出力端とから、信号遷移検出回路400に信号をそれぞれ分岐させる。
分岐された信号は、それぞれ信号遷移検出回路400に設けられたCMOSインバータ404に入力される。CMOSインバータ404の出力は共通にNMOSトランジスタ406において電圧変換され、検出信号30としてイネーブル信号生成回路500に出力される。
ここでは最も単純に、奇数個のインバータ702を用いたリング発振器をクロック生成回路とした具体例を表した。リング発振器のNMOSトランジスタとグランドの間に電源制御用トランジスタとしてNMOSトランジスタ704を挿入し、このNMOSトランジスタ704のゲートをイネーブル信号40の反転信号に接続している。イネーブル信号40が立ち上がっていない場合は、電源制御トランジスタ704は全てオン(ON)しているので、リング発振器は発振動作を行う。イネーブル信号40が立ち上がった場合、電源制御トランジスタ704がオフ(OFF)になるので、リング発振器に電源が供給されなくなり、イネーブル信号40が立ち上がっている間、リング発振器の動作が止まる。その後、イネーブル信号40が解除されると、再びリング発振を開始することになる。イネーブル信号40が立ち上がっている時間は短いので、このときリング発振器の内部ノードの状態は、トランジスタや配線のキャパシタンスによって保持され、イネーブル信号40が解除された時、再び前の状態から発振を開始することになる。すなわち、クロックタイミングをイネーブル信号40の時間だけ遅らせることが可能になる。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体集積回路を基にして、当業者が適宜設計変更して実施し得る全ての半導体集積回路も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
10A クロック
10B クロック
10C クロック
10D クロック
10S クロックエッジ
20 入力(出力信号、演算出力)
20A 入力信号
20B データ
20B 入力信号
22 遅延
30 検出信号
40 イネーブル信号
50 出力(出力信号 )
100 フリップフロップ
200 組み合わせ論理回路(ロジック回路)
202 インバータ
204 論理ゲート
300 フリップフロップ
302 マスターラッチ
302A インバータ
302B トランスミッションゲート
304 スレーブラッチ
306 バッファ回路
364 インバータ
368 トランジスタ
370 トランジスタ
372 インバータ
374 インバータ
376〜392 トランジスタ
400 信号遷移検出回路
402 インバータ
403 ゲート電極
404 インバータ
406 インバータ
450 インバータ
500 イネーブル信号生成回路
502 インバータ
504 インバータ
506 トランジスタ
702 インバータ
704 電源制御トランジスタ
Claims (8)
- 入力されたデータをクロックに応じて保持し出力するフリップフロップであって、
前記クロックに応じて動作する複数の論理ゲートを有し、前記データが入力される入力端に接続された第1のラッチ回路と、
前記複数の論理ゲートのうちの入力端に最も近い論理ゲートよりも入力側のノードに入力が接続され、前記論理ゲートよりも出力側のノードに出力が接続され、イネーブル信号によって高インピーダンス状態から信号が伝達される状態に遷移して前記第1のラッチ回路のデータを修復するバッファ回路と、
前記第1のラッチ回路と出力との間に接続され、修復されたデータをラッチする第2のラッチ回路と、
を有するフリップフロップを備えたことを特徴とする半導体集積回路。 - 前記バッファ回路の前記入力は、前記第1のラッチ回路の入力側に接続され、
前記バッファ回路の前記出力は、前記第1のラッチ回路と前記第2のラッチ回路との間に接続されたことを特徴とする請求項1記載の半導体集積回路。 - 前記バッファ回路の前記入力は、前記第1のラッチ回路の入力に接続され、
前記バッファ回路の前記出力は、前記複数の論理ゲートのうちの入力端に最も近い論理ゲートの出力側に接続されたことを特徴とする請求項1記載の半導体集積回路。 - 前記第1のラッチ回路は、前記入力端に接続されたインバータをさらに有し、
前記バッファ回路の前記入力は、前記インバータと、前記複数の論理ゲートのうちの入力端に最も近い論理ゲートの入力と、の間に接続され、
前記バッファ回路の前記出力は、前記入力端に最も近い論理ゲートの出力側に接続されたことを特徴とする請求項1記載の半導体集積回路。 - 前記イネーブル信号は、前記クロックのクロックエッジと同期して、前記クロックよりも短いパルス幅で周期的に供給されることを特徴とする請求項1〜4のいずれか1つに記載の半導体集積回路。
- 前記イネーブル信号は、前記フリップフロップに入力されるデータの信号遷移に応じて供給されることを特徴とする請求項1〜4のいずれか1つに記載の半導体集積回路。
- 前記フリップフロップに前記データを出力する論理回路をさらに備え、
前記イネーブル信号は、前記論理回路と電源との間と、前記論理回路とグランドとの間と、の少なくともいずれかを流れる電流に応じて供給されることを特徴とする請求項6記載の半導体集積回路。 - 前記フリップフロップに前記データを出力する論理回路と、
前記論理回路と前記フリップフロップとの間に直列に接続された複数のインバータと、
をさらに備え、
前記イネーブル信号は、前記複数のインバータの少なくともいずれかの接続中点における信号の遷移に応じて供給されることを特徴とする請求項1〜4のいずれか1つに記載の半導体集積回路。
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