JP2004208108A - 集積回路 - Google Patents
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Abstract
【課題】待機動作等で電源の供給が制御される回路ブロックを有する集積回路で、電源が切られた回路ブロックから出力されるの不安定な信号による貫通電流を防止する。
【解決手段】回路ブロック１０の電源切断に先立ってマスク信号ＭＡＳＫが“Ｌ”にされると、ＮＡＮＤ２４ａとインバータ２４ｂで構成されるラッチ回路２４によってノードＮ１が“Ｌ”に保持される。その後、電源が切断されて電源電圧ＶＤＤ１が“Ｌ”レベルに低下すると、ＮＡＮＤ２４ａの出力信号は“Ｈ”に固定される。この状態で回路ブロック１０から不安定なマスク信号ＭＡＳＫが出力されても、ノードＮ１のレベルは“Ｌ”に保持される。これにより、ゲート回路２１１〜２１ｎは閉じられたままとなり、論理ブロック１０からの不安定な信号ＳＩＧ１〜ＳＩＢｎによる論理回路２２の貫通電流が防止できる。
【選択図】 図１
【解決手段】回路ブロック１０の電源切断に先立ってマスク信号ＭＡＳＫが“Ｌ”にされると、ＮＡＮＤ２４ａとインバータ２４ｂで構成されるラッチ回路２４によってノードＮ１が“Ｌ”に保持される。その後、電源が切断されて電源電圧ＶＤＤ１が“Ｌ”レベルに低下すると、ＮＡＮＤ２４ａの出力信号は“Ｈ”に固定される。この状態で回路ブロック１０から不安定なマスク信号ＭＡＳＫが出力されても、ノードＮ１のレベルは“Ｌ”に保持される。これにより、ゲート回路２１１〜２１ｎは閉じられたままとなり、論理ブロック１０からの不安定な信号ＳＩＧ１〜ＳＩＢｎによる論理回路２２の貫通電流が防止できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、待機動作等で電源の供給が制御される回路ブロックを有する集積回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平５−５７０６４号公報
【０００４】
従来、待機動作等で電源供給が制御される回路ブロックを有する集積回路では、電源が切れた第１の回路ブロックからの出力信号を入力する第２の回路ブロックの入力回路で、入力信号がフローティング状態になることによって貫通電流が発生して消費電流が増大するという問題があり、その対策が必要であった。
【０００５】
図２は、入力信号のフローティング対策が施された従来の集積回路の一例を示す構成図である。
【０００６】
この集積回路は、電源供給が制御される回路ブロック１０と、常時電源が投入されている回路ブロック２０を有している。
【０００７】
回路ブロック１０は、電源電圧ＶＤＤ１で動作する論理回路１１とインバータ１２を有している。論理回路１１は、回路ブロック２０に対するデータ等の信号ＳＩＧ１〜ＳＩＧｎと、電源の切断を直前に通知するための制御信号ＣＯＮを出力する機能を有している。また、インバータ１２は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１２ａとＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１２ｂを直列接続して構成されたもので、入力側に制御信号ＣＯＮが与えられ、出力側からこの制御信号ＣＯＮが反転されてマスク信号ＭＡＳＫが出力されるようになっている。
【０００８】
一方、回路ブロック２０は、それぞれ回路ブロック１０から信号ＳＩＧ１〜ＳＩＧｎが与えられる２入力の論理積ゲート（以下、「ＡＮＤ」という）２１１〜２１ｎと、これらのＡＮＤ２１１〜２１ｎの出力信号が与えられる論理回路２２を有している。更に、回路ブロック２０は、回路ブロック１０からマスク信号ＭＡＳＫが与えられるノードＮ１を有している。ノードＮ１には、インバータ２３ａ，２３ｂをループ状に接続したラッチ回路２３が接続されると共に、ＡＮＤ２１１〜２１ｎの第２の入力側が接続されている。なお、ラッチ回路２３の出力インピーダンスは、回路ブロック１０のインバータ１２の出力インピーダンスに比べて十分大きく設定されている。
【０００９】
このような集積回路において、回路ブロック１０に有効な電源電圧ＶＤＤ１が供給されている場合、制御信号ＣＯＮはレベル“Ｌ”となり、マスク信号ＭＡＳＫはレベル“Ｈ”となっている。回路ブロック２０のノードＮ１には、このマスク信号ＭＡＳＫが与えられるので、ラッチ回路２３の保持内容は、強制的に“Ｈ”にセットされる。これにより、ノードＮ１は“Ｈ”となり、論理回路１１から出力された信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００１０】
次に、回路ブロック１０の電源を切る準備として、有効な電源電圧ＶＤＤ１が供給された状態で、制御信号ＣＯＮが“Ｈ”となり、これに従ってマスク信号ＭＡＳＫは“Ｌ”となる。これにより、回路ブロック２０のノードＮ１は“Ｌ”となり、ラッチ回路２３の保持内容は強制的に“Ｌ”となる。このため、ＡＮＤ２１１〜２１ｎの出力信号はすべて“Ｌ”となる。
【００１１】
その後、回路ブロック１０の電源電圧ＶＤＤ１の供給が停止される。これにより、回路ブロック１０のインバータ１２の出力側がハイインピーダンス状態となるが、ノードＮ１にはラッチ回路２３から“Ｌ”の信号が出力されているので、論理回路２２へ与えられる信号は“Ｌ”に保持され、この論理回路２２の入力信号がハイインピーダンス状態になることはない。
【００１２】
なお、回路ブロック１０に対する電源電圧ＶＤＤ１の供給を再開する時には、リセット等の動作によってマスク信号ＭＡＳＫが“Ｌ”に固定された状態で起動され、その後、マスク信号ＭＡＳＫが“Ｈ”に切り替えられる。これにより、回路ブロック２０のラッチ回路２３の保持内容は、強制的に“Ｈ”にセットされ、論理回路１１から出力される信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の集積回路では、次のような課題があった。
【００１４】
（１） マスク信号ＭＡＳＫは、回路ブロック１０の電源が完全に切れてしまえばハイインピーダンス状態になるが、電源電圧ＶＤＤ１が動作保証範囲よりも低下し、かつ完全に０Ｖになるまでの間の動作については保証されない。従って、電源電圧ＶＤＤ１の低下中に、マスク信号ＭＡＳＫがラッチ回路２３を“Ｈ”にセットするようなレベルとなり、電源が切れた後もノードＮ１が“Ｈ”に保持されるおそれがある。これにより、回路ブロック２０内の論理回路２２に不安定な信号が入力され、貫通電流が増大する。
【００１５】
（２） 電源が切断された状態で、マスク信号ＭＡＳＫに雑音が重畳されると、不安定な信号ＳＩＧ１〜ＳＩＧｎが論理回路２２に入力され、貫通電流が発生する。
【００１６】
（３） マスク信号ＭＡＳＫが変化する時のノードＮ１の信号は、ラッチ回路２３の出力信号との衝突によって、マスク信号ＭＡＳＫの変化タイミングよりも遅れるという現象が生ずる。従って、ノードＮ１のマスク信号ＭＡＳＫをマスク制御以外の目的で使用する場合に、正確なタイミングをとることができない。
【００１７】
（４） 集積回路の良否判定では、スキャン試験を行う事が一般的であるが、このスキャン試験では、回路ブロック１０のマスク信号ＭＡＳＫは、電源電圧ＶＤＤ１が供給されていても、“Ｌ”や“Ｈ”のレベルに変化する。このため、マスク信号ＭＡＳＫが“Ｌ”になると、回路ブロック２０側のＡＮＤ２１１〜２１ｎが閉じられ、回路ブロック１０からの信号ＳＩＧ１〜ＳＩＧｎが入力できなくなり、十分なスキャン試験を行うことができない。
【００１８】
（５） 回路ブロック１０への電源の再投入の時、リセット等の動作によってマスク信号ＭＡＳＫを“Ｌ”に固定するように構成していても、電源電圧ＶＤＤ１が動作保証電圧に達するまでの信号レベルは保証されない。このため、ノードＮ１の電圧が、一瞬でもラッチ回路２３によって“Ｈ”と判断されるレベルになると、このノードＮ１は“Ｈ”にセットされる。これにより、回路ブロック１０の不安定な信号ＳＩＧ１〜ＳＩＧｎが論理回路２２に入力され、誤動作の原因となるおそれがあった。
【００１９】
【課題を解決するための手段】
前記課題を解決するために、本発明は、第１の電源の供給が制御される第１の回路ブロックと第２の電源が常時供給される論理回路を持つ第２の回路ブロックとを有し、前記第１の電源を切る場合、前記第１の回路ブロックから前記第２の回路ブロックの出力するマスク信号を“Ｈ”から“Ｌ”に切り替えて、前記第１の回路ブロックの出力信号を遮断する集積回路において、前記第２の回路ブロックは、前記マスク信号が与えられる第１のノードと、第１の論理ゲートと第２の論理ゲートからなり、前記第１の論理ゲートは前記第１の電源と前記マスク信号とを入力とし、前記第２の論理ゲートは前記第１の論理ゲートの出力を入力とし、また、前記第２の論理ゲートの出力と前記第１の論理ゲートの入力は前記第１のノードで接続されていて、前記第２の論理ゲートにとって前記第１の回路ブロックの第１の電源が有効な時には前記第１のノードのレベルを保持し、前記第１の回路ブロックの第１の電源が無効の時には前記第１のノードに“Ｌ”を出力するラッチ回路とを備えている。
【００２０】
本発明によれば、以上のように集積回路を構成したので、次のような作用が行われる。
【００２１】
第１の回路ブロックの電源切断に先立って、マスク信号が“Ｈ”から“Ｌ”に切り替えられると、第２の回路ブロックのラッチ回路によって“Ｌ”のレベルが保持されてノードに出力される。これにより、第１の回路ブロックの出力信号の入力が停止される。次に、第１の回路ブロックの電源が切断され、その電源電位が無効な状態になると、マスク信号のレベルに拘らず、ラッチ回路からノードに“Ｌ”が出力される。従って、第１の回路ブロックの電源切断時に、不安定なマスク信号によって第１の回路ブロックの信号が第２の回路ブロックに入力されてしまうというおそれがない。
【００２２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示す集積回路の説明図であり、同図（ａ）は構成図、及び同図（ｂ）は信号波形図を示している。なお、図２中の要素と共通の要素には共通の符号が付されている。
【００２３】
この集積回路は、電源供給が制御される第１の回路ブロック１０と、常時電源が投入されている第２の回路ブロック２０Ａを有している。
【００２４】
図１（ａ）に示すように、回路ブロック１０は、電源電圧ＶＤＤ１で動作する論理回路１１とインバータ１２を有している。論理回路１１は、回路ブロック２０に対するデータ等の信号ＳＩＧ１〜ＳＩＧｎと、電源の切断を直前に通知するための制御信号ＣＯＮを出力する機能を有している。また、インバータ１２は、ＰＭＯＳ１２ａとＮＭＯＳ１２ｂを直列接続して構成されたもので、入力側に制御信号ＣＯＮが与えられ、出力側からこの制御信号ＣＯＮが反転されてマスク信号ＭＡＳＫとして出力されるようになっている。
【００２５】
一方、回路ブロック２０Ａは、それぞれ回路ブロック１０から信号ＳＩＧ１〜ＳＩＧｎが与えられる２入力のＡＮＤ２１１〜２１ｎと、これらのＡＮＤ２１１〜２１ｎの出力信号が与えられる論理回路２２を有している。更に、回路ブロック２０Ａは、回路ブロック１０からマスク信号ＭＡＳＫが与えられるノードＮ１を有しており、このノードＮ１にＡＮＤ２１１〜２１ｎの第２の入力側が接続されている。
【００２６】
更に、ノードＮ１には、否定的論理積ゲート（以下、「ＮＡＮＤ」という）２４ａとインバータ２４ｂで構成されたラッチ回路２４が接続されている。ＮＡＮＤ２４ａの第１の入力側はノードＮ１に接続され、第２の入力側は回路ブロック１０の電源電圧ＶＤＤ１に接続されている。なお、ＮＡＮＤ２４ａの第２の入力側の閾値電圧は、電源電圧ＶＤＤ１の低下を直ちに検出するために、通常（一般的には電源電圧の１／２）よりも高く設定されている。ＮＡＮＤ２４ａの出力側はインバータ２４ｂの入力側に接続され、このインバータ２４ｂの出力側がノードＮ１に接続されている。また、ラッチ回路２４の出力インピーダンス（即ち、インバータ２４ｂの出力インピーダンス）は、回路ブロック１０のインバータ１２の出力インピーダンスに比べて十分大きく設定されている。
【００２７】
次に、図１（ｂ）を参照しつつ、図１（ａ）の集積回路の動作を説明する。
【００２８】
このような集積回路において、回路ブロック１０に有効な電源電圧ＶＤＤ１が供給されている場合、制御信号ＣＯＮは“Ｌ”、マスク信号ＭＡＳＫは“Ｈ”となっている。回路ブロック２０ＡのノードＮ１には、このマスク信号ＭＡＳＫが与えられるので、ラッチ回路２４の保持内容は、“Ｈ”にセットされる。これにより、ノードＮ１は“Ｈ”となり、論理回路１１から出力された信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００２９】
次に、回路ブロック１０の電源を切る準備として、有効な電源電圧ＶＤＤ１が供給された状態で、制御信号ＣＯＮが“Ｈ”となる。これに従ってマスク信号ＭＡＳＫは“Ｌ”となり、回路ブロック２０ＡのノードＮ１に与えられる。この時、ノードＮ１には、インバータ２４ｂから“Ｈ”の信号Ｓ２４ｂが出力されているが、インバータ１２の駆動能力はインバータ２４ｂに比べて十分大きいので、ノードＮ１のレベルは、このインバータ１２から出力されるマスク信号ＭＡＳＫで置き換えられる。これにより、ノードＮ１は“Ｌ”となり、ＮＡＮＤ２４ａから出力される信号Ｓ２４ａは“Ｈ”となる。更に、インバータ２４ｂから出力される信号Ｓ２４ｂは“Ｌ”となり、ラッチ回路２４の保持内容は強制的に“Ｌ”となる。従って、ＡＮＤ２１１〜２１ｎの出力信号はすべて“Ｌ”となる。
【００３０】
その後、回路ブロック１０の電源電圧ＶＤＤ１の供給が停止される。これにより、電源電圧ＶＤＤ１は“Ｈ”から徐々に低下し、まず、ＮＡＮＤ２４ａの第２の入力側の閾値電圧以下まで低下すると、このＮＡＮＤ２４ａから出力される信号Ｓ２４ａは、ノードＮ１のレベルに拘らず“Ｈ”になる。これにより、インバータ２４ｂの信号Ｓ２４ｂは“Ｌ”となる。
【００３１】
更に、電源電圧ＶＤＤ１が動作保証範囲よりも低下し、マスク信号ＭＡＳＫにラッチ回路２４を“Ｈ”にセットするようなレベルが出力されたとする。この場合、マスク信号ＭＡＳＫは、インバータ２４ｂから出力される信号Ｓ２４ｂと衝突するが、回路ブロック１０の電源電圧ＶＤＤ１は既に切断されているため、ノードＮ１に対する駆動能力は無く、このノードＮ１は“Ｌ”に維持される。従って、論理回路２２へ与えられる信号は“Ｌ”に保持され、この論理回路２２の入力信号がハイインピーダンス状態になることはない。
【００３２】
なお、回路ブロック１０に対する電源電圧ＶＤＤ１の供給を再開する時には、リセット等の動作によってマスク信号ＭＡＳＫが“Ｌ”に固定された状態で起動され、その後、マスク信号ＭＡＳＫが“Ｈ”に切り替えられる。これにより、回路ブロック２０のラッチ回路２３の保持内容は、強制的に“Ｈ”にセットされ、論理回路１１から出力される信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００３３】
以上のように、この第１の実施形態の集積回路は、電源供給が制御される回路ブロック１０の電源電圧ＶＤＤ１が“Ｌ”になったときに、この回路ブロック１０から出力されるマスク信号ＭＡＳＫのレベルに拘らず、ノードＮ１に“Ｌ”を出力するラッチ回路２４を有している。これにより、電源供給を停止しているときに不安定なマスク信号ＭＡＳＫが出力されても、ノードＮ１のレベルが“Ｌ”に固定され、不安定な信号ＳＩＧ１〜ＳＩＧｎによる貫通電流を防止することができるという利点がある。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３５】
この集積回路では、図１の集積回路にバッファ２５，２６と、２入力のＡＮＤ２７を追加している。バッファ２５は、回路ブロック１０から出力されるマスク信号ＭＡＳＫの電力を増幅してノードＮ１へ出力するものである。また、バッファ２６は、回路ブロック１０から出力されるマスク信号ＭＡＳＫの電力を、バッファ２５とは別に増幅してＡＮＤ２７の第１の入力側に与えるものである。ＡＮＤ２７の第２の入力側はノードＮ１に接続され、このＡＮＤ２７の出力側には、図示していないが、マスク制御とは別の目的でマスク信号ＭＡＳＫを使用する回路が接続されている。その他の構成は、図１と同様である。
【００３６】
次に、バッファ２５，２６を挿入したことによる動作について説明する。
【００３７】
回路ブロック１０から出力されるマスク信号ＭＡＳＫが“Ｌ”から“Ｈ”へ変化するとき、及び“Ｈ”から“Ｌ”へ変化するときに、ラッチ回路２４からノードＮ１に出力される信号とバッファ２５からこのノードＮ１に出力される信号が瞬間的に衝突する。バッファ２５の駆動能力はインバータ２４ｂの駆動能力よりも大きいので、ノードＮ１のレベルはマスク信号ＭＡＳＫのレベルに変化するが、これらのバッファ２５とインバータ２４ｂの出力信号の衝突により、このノードＮ１のレベルの変化は若干遅れる。
【００３８】
このような状況で、遅延ライブラリに基づいてタイミングの設計を行うと、バッファ２５の出力の変化がライブラリに登録された値とは異なるが、マスク制御に使用する信号なので、特に問題はない。また、マスク信号ＭＡＳＫをマスク制御とは別の目的で使用しているバッファ２６とＡＮＤ２７では、バッファ２５とは独立してマスク信号ＭＡＳＫを使用しているので、このバッファ２５とインバータ２４ｂの信号の衝突の影響を受けることがない。
【００３９】
以上のように、この第２の実施形態の集積回路は、回路ブロック１０から出力されるマスク信号ＭＡＳＫを別々に増幅するバッファ２５，２６を有している。これにより、ノードＮ１に出力されるマスク信号ＭＡＳＫと、マスク制御以外の目的で使用する回路に与えられるマスク信号ＭＡＳＫを別の経路で出力することができる。従って、マスク制御以外の目的で使用する回路には、マスク信号ＭＡＳＫとラッチ回路２４の出力信号の衝突による遅延の影響がないので、遅延ライブラリに基づいたタイミング設計を行うことができるという利点がある。
【００４０】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す集積回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００４１】
この集積回路は、図２中の回路ブロック２０に代えて、構成の異なる回路ブロック２０Ｃを設けている。この回路ブロック２０Ｃは、回路ブロック２０に、マスク信号ＭＡＳＫを増幅してノードＮ１に出力するバッファ２５と、ノードＮ１と接地電圧ＧＮＤの間に接続されたＮＭＯＳ２８と、電源電圧ＶＤＤ１のレベルを反転してＮＭＯＳ２８のゲートに与えるインバータ２９とを追加したものである。その他の構成は、図２と同様である。
【００４２】
次に、動作を説明する。
【００４３】
回路ブロック１０の電源を切る場合、まずマスク信号ＭＡＳＫが“Ｌ”に設定され、その後、回路ブロック１０の電源電圧ＶＤＤ１の供給が停止される。これにより、電源電圧ＶＤＤ１は“Ｈ”から徐々に低下し、インバータ２９の閾値電圧以下まで低下すると、このインバータ２９の出力信号が“Ｈ”となる。これによりＮＭＯＳ２８がオンとなり、ノードＮ１は“Ｌ”に固定される。
【００４４】
ここで、電源電圧ＶＤＤ１が動作保証範囲よりも低下し、マスク信号ＭＡＳＫにラッチ回路２４を“Ｈ”にセットするようなレベルが出力されたとする。しかし、ノードＮ１はオン状態のＮＭＯＳ２８によって接地電圧ＧＮＤに接続されているため、このノードＮ１は“Ｌ”に維持される。従って、論理回路２２へ与えられる信号は“Ｌ”に保持され、この論理回路２２の入力信号がハイインピーダンス状態になることはない。
【００４５】
次に、回路ブロック１０に対する電源電圧ＶＤＤ１の供給を再開する場合、リセット等の動作によってマスク信号ＭＡＳＫが“Ｌ”に固定された状態で起動される。電源電圧ＶＤＤ１が徐々に上昇してインバータ２９の閾値電圧を越えると、このインバータ２９の出力信号が“Ｈ”となる。これによりＮＭＯＳ２８がオフとなり、ノードＮ１と接地電圧ＧＮＤとの接続が切られる。
【００４６】
その後、マスク信号ＭＡＳＫが“Ｈ”に切り替えられる。これにより、回路ブロック２０Ｃのラッチ回路２３の保持内容は、強制的に“Ｈ”にセットされ、回路ブロック１０から出力される信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００４７】
以上のように、この第３の実施形態の集積回路は、電源供給が制御される回路ブロック１０の電源電圧ＶＤＤ１が“Ｌ”になったときに、ノードＮ１を接地電圧ＧＮＤに接続するＮＭＯＳ２８を有している。これにより、第１の実施形態と同様の利点がある。更に、回路ブロック１０に有効な電源が供給されていないときにはノードＮ１が接地電圧ＧＮＤに固定されるので、マスク信号ＭＡＳＫに雑音が重畳しても不安定な信号ＳＩＧ１〜ＳＩＧｎが論理回路２２へ与えられることがないという利点がある。
【００４８】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４９】
この集積回路はスキャン試験対応の機能を追加したもので、マスク信号ＭＡＳＫを保持するラッチ回路２４に加えて、スキャンモード信号ＳＣＡＮを保持するラッチ回路３０と、２つのラッチ回路２４，３０の出力信号の論理和をとる論理和ゲート（以下、「ＯＲ」という）３１を備えた回路ブロック２０Ｄを有している。
【００５０】
回路ブロック１０側から出力されるスキャンモード信号ＳＣＡＮは、回路ブロック２０ＤのノードＮ２に与えられ、このノードＮ２にラッチ回路３０のＮＡＮＤ３０ａの第１の入力側が接続されている。ＮＡＮＤ３０ａの出力側は、インバータ３０ｂを介してノードＮ２に接続され、このＮＡＮＤ３０ａの第２の入力側には、回路ブロック１０の電源電圧ＶＤＤ１が与えられるようになっている。
【００５１】
ノードＮ１，Ｎ２は、２入力のＯＲ３１の入力側に接続され、このＯＲ３１の出力側がノードＮ３に接続されている。ノードＮ３には、ＡＮＤ２１１〜２１ｎの第２の入力側が接続されている。その他の構成は、図１と同様である。
【００５２】
このような集積回路では、回路ブロック１０に電源電圧ＶＤＤ１が与えられ、かつスキャン試験モードとなっている場合、この回路ブロック１０から出力されるスキャンモード信号ＳＣＡＮは“Ｈ”となる。従って、スキャンモード信号ＳＣＡＮがラッチ回路３０で保持されて、ノードＮ２のレベルは“Ｈ”となり、ノードＮ３も“Ｈ”となる。これにより、マスク信号ＭＡＳＫのレベルに拘らずＡＮＤ２１１〜２１ｎのゲートが開き、回路ブロック１０からの信号ＳＩＧ１〜ＳＩＧｎは、このＡＮＤ２１１〜２１ｎを介して論理回路２２に入力される。これにより、スキャン試験が可能になる。
【００５３】
一方、スキャン試験モードでないときには、スキャンモード信号ＳＣＡＮが“Ｌ”となり、ノードＮ２のレベルは“Ｌ”となる。これにより、ノードＮ１のレベルがそのままノードＮ３に出力され、第１の実施形態と同様の動作が行われる。
【００５４】
以上のように、この第４の実施形態の集積回路は、スキャン試験に対応するためのラッチ回路３０及びＯＲ３１を有しているので、十分なスキャン試験ができるという利点がある。
【００５５】
（第５の実施形態）
図６は、本発明の第５の実施形態を示す集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５６】
この集積回路は、図１中の回路ブロック２０Ａに代えて、構成の異なる回路ブロック２０Ｅを設けている。回路ブロック２０Ｅは、ノードＮ１とＡＮＤ２１１〜２１ｎの第２の入力側との間に、フリップフロップ（以下、「ＦＦ」という）３２，３３，３５とＡＮＤ３４とで構成されるフィルタ回路を設けたものである。このフィルタ回路は、ノードＮ１が“Ｌ”になったときには所定のタイミング（例えば、クロック信号の次の立ち上がり）で“Ｌ”の信号Ｓ３５を出力し、このノードＮ１が一定時間継続して（例えば、２クロック連続して）“Ｈ”になったときに、“Ｈ”の信号Ｓ３５を出力するものである。
【００５７】
フィルタ回路のＦＦ３２の入力端子ＤはノードＮ１に接続され、このＦＦ３２の出力端子ＱがＦＦ３４の入力端子ＤとＡＮＤ３４の第１の入力側に接続されている。ＦＦ３３の出力端子ＱはＡＮＤ３４の第２の入力側に接続され、このＡＮＤ３４の出力側がＦＦ３５の入力端子Ｄとリセット端子Ｒに接続されている。そして、ＦＦ３５の出力端子Ｑから出力される信号Ｓ３５が、ノードＮ３を介してＡＮＤ２１１〜２１ｎの第２の入力側に与えられている。また、ＦＦ３２，３３，３５のクロック端子Ｃには、クロック信号ＣＬＫが共通に与えられるようになっている。その他の構成は、図１と同様である。
【００５８】
図７は、図６の動作を示す信号波形図である。以下、この図７を参照しつつ、図６の動作を説明する。
【００５９】
回路ブロック１０に電源電圧ＶＤＤ１が供給されてるとき、この回路ブロック１０から出力されるマスク信号ＭＡＳＫは、回路ブロックのラッチ回路２４で保持される。ラッチ回路２４で保持されてノードＮ１に出力された信号は、クロック信号ＣＬＫの立ち上がりに同期して、ＦＦ３２，３３で構成されるシフトレジスタにシフトして保持される。
【００６０】
ＦＦ３２，３３から出力される信号Ｓ３２，Ｓ３３は、ＡＮＤ３４によって論理積がとられ、ＦＦ３５の入力端子Ｄとリセット端子Ｒに与えられる。従って、マスク信号ＭＡＳＫが“Ｈ”で連続している間は、信号Ｓ３２，Ｓ３３は“Ｈ”であり、更にＦＦ３５から出力される信号Ｓ３５も“Ｈ”である。
【００６１】
マスク信号ＭＡＳＫが“Ｌ”に変化すると、信号Ｓ３２は、次のクロック信号ＣＬＫの立ち上がりのタイミングで“Ｌ”に変化し、ＡＮＤ３４の出力信号が“Ｌ”となって信号Ｓ３５は“Ｌ”となる。これにより、ＡＮＤ２１１〜２１ｎの出力信号はすべて“Ｌ”となる。
【００６２】
次に、回路ブロック１０の電源電圧ＶＤＤ１の供給が停止される。電源電圧ＶＤＤ１は“Ｈ”から徐々に低下し、ＮＡＮＤ２４ａの閾値電圧以下まで低下すると、このＮＡＮＤ２４ａの信号Ｓ２４ａは、ノードＮ１のレベルに拘らず“Ｈ”になる。これにより、インバータ２４ｂの信号Ｓ２４ｂは“Ｌ”となる。
【００６３】
ここで、電源電圧ＶＤＤ１が動作保証範囲よりも低下し、マスク信号ＭＡＳＫにラッチ回路２４を“Ｈ”にセットするようなレベルが出力され、ノードＮ１が一時的に“Ｈ”になったとする。この状態でクロック信号ＣＬＫが立ち上がると、ＦＦ３２の信号Ｓ３２は“Ｈ”となる。しかし、ＦＦ３３の信号Ｓ３３は“Ｌ”であるので、信号Ｓ３５は“Ｌ”のままで変化しない。
【００６４】
電源電圧ＶＤＤ１は更に低下するので、次のクロック信号ＣＬＫの立ち上がり時点では、マスク信号ＭＡＳＫは“Ｌ”になる。これにより、信号Ｓ３２，Ｓ３３は、それぞれ“Ｌ”，“Ｈ”となるが、信号Ｓ３５は“Ｌ”のままで変化しない。これにより、マスク信号ＭＡＳＫの一時的な変動に影響されない信号Ｓ３５が得られ、不安定な信号ＳＩＧ１〜ＳＩＧｎが論理回路２２に与えられることがない。
【００６５】
一方、回路ブロック１０に対する電源電圧ＶＤＤ１の供給を再開する時には、リセット等の動作によってマスク信号ＭＡＳＫが“Ｌ”に固定された状態で起動され、その後、マスク信号ＭＡＳＫが“Ｈ”に切り替えられる。マスク信号ＭＡＳＫが“Ｈ”に切り替えられて、更に２クロック経過後に、信号Ｓ３５が“Ｈ”となり、その後、論理回路１１から出力される信号ＳＩＧ１〜ＳＩＧｎが、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００６６】
以上のように、この第５の実施形態の集積回路は、ノードＮ１のマスク信号ＭＡＳＫが２クロック以上連続して“Ｈ”になったときに、ＡＮＤ２１１〜２１ｎを開くための信号Ｓ３５を出力するフィルタ回路を有している。これにより、電源供給を停止しているときに不安定なマスク信号ＭＡＳＫが出力されたり、電源電圧ＶＤＤ１の停止中にマスク信号ＭＡＳＫに雑音が重畳されても、これらの雑音の影響を排除して、不安定な信号ＳＩＧ１〜ＳＩＧｎによる貫通電流を防止することができるという利点がある。
【００６７】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 図４中のバッファ２５は、省略することができる。
（ｂ） 図６中のフィルタ回路の構成は、例示したものに限定されない。同様の機能を有するものであれば、どのような回路構成でも適応可能である。
【００６８】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１の回路ブロックに供給される第１の電源が有効なときには第１のノードに与えられるマスク信号のレベルを保持し、この第１の電源が無効のときにはこの第１のノードに“Ｌ”を出力するラッチ回路を有している。これにより、電源切断時の不安定なマスク信号や電源切断後にマスク信号に重畳される雑音等によって第１の回路ブロックから第２の回路ブロックに信号が入力されることがなくなり、不安定な入力信号による貫通電流の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す集積回路の説明図である。
【図２】従来の集積回路の一例を示す構成図である。
【図３】本発明の第２の実施形態を示す集積回路の構成図である。
【図４】本発明の第３の実施形態を示す集積回路の構成図である。
【図５】本発明の第４の実施形態を示す集積回路の構成図である。
【図６】本発明の第５の実施形態を示す集積回路の構成図である。
【図７】図６の動作を示す信号波形図である。
【符号の説明】
１０，２０ 回路ブロック
２１，３４ ＡＮＤ
２２ 論理回路
２４ ラッチ回路
２４ａ，３０ａ ＮＡＮＤ
２４ｂ，２９，３０ｂ インバータ
２５，２６ バッファ
２８ ＮＭＯＳ
３２，３３，３５ ＦＦ
【発明の属する技術分野】
本発明は、待機動作等で電源の供給が制御される回路ブロックを有する集積回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平５−５７０６４号公報
【０００４】
従来、待機動作等で電源供給が制御される回路ブロックを有する集積回路では、電源が切れた第１の回路ブロックからの出力信号を入力する第２の回路ブロックの入力回路で、入力信号がフローティング状態になることによって貫通電流が発生して消費電流が増大するという問題があり、その対策が必要であった。
【０００５】
図２は、入力信号のフローティング対策が施された従来の集積回路の一例を示す構成図である。
【０００６】
この集積回路は、電源供給が制御される回路ブロック１０と、常時電源が投入されている回路ブロック２０を有している。
【０００７】
回路ブロック１０は、電源電圧ＶＤＤ１で動作する論理回路１１とインバータ１２を有している。論理回路１１は、回路ブロック２０に対するデータ等の信号ＳＩＧ１〜ＳＩＧｎと、電源の切断を直前に通知するための制御信号ＣＯＮを出力する機能を有している。また、インバータ１２は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１２ａとＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１２ｂを直列接続して構成されたもので、入力側に制御信号ＣＯＮが与えられ、出力側からこの制御信号ＣＯＮが反転されてマスク信号ＭＡＳＫが出力されるようになっている。
【０００８】
一方、回路ブロック２０は、それぞれ回路ブロック１０から信号ＳＩＧ１〜ＳＩＧｎが与えられる２入力の論理積ゲート（以下、「ＡＮＤ」という）２１１〜２１ｎと、これらのＡＮＤ２１１〜２１ｎの出力信号が与えられる論理回路２２を有している。更に、回路ブロック２０は、回路ブロック１０からマスク信号ＭＡＳＫが与えられるノードＮ１を有している。ノードＮ１には、インバータ２３ａ，２３ｂをループ状に接続したラッチ回路２３が接続されると共に、ＡＮＤ２１１〜２１ｎの第２の入力側が接続されている。なお、ラッチ回路２３の出力インピーダンスは、回路ブロック１０のインバータ１２の出力インピーダンスに比べて十分大きく設定されている。
【０００９】
このような集積回路において、回路ブロック１０に有効な電源電圧ＶＤＤ１が供給されている場合、制御信号ＣＯＮはレベル“Ｌ”となり、マスク信号ＭＡＳＫはレベル“Ｈ”となっている。回路ブロック２０のノードＮ１には、このマスク信号ＭＡＳＫが与えられるので、ラッチ回路２３の保持内容は、強制的に“Ｈ”にセットされる。これにより、ノードＮ１は“Ｈ”となり、論理回路１１から出力された信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００１０】
次に、回路ブロック１０の電源を切る準備として、有効な電源電圧ＶＤＤ１が供給された状態で、制御信号ＣＯＮが“Ｈ”となり、これに従ってマスク信号ＭＡＳＫは“Ｌ”となる。これにより、回路ブロック２０のノードＮ１は“Ｌ”となり、ラッチ回路２３の保持内容は強制的に“Ｌ”となる。このため、ＡＮＤ２１１〜２１ｎの出力信号はすべて“Ｌ”となる。
【００１１】
その後、回路ブロック１０の電源電圧ＶＤＤ１の供給が停止される。これにより、回路ブロック１０のインバータ１２の出力側がハイインピーダンス状態となるが、ノードＮ１にはラッチ回路２３から“Ｌ”の信号が出力されているので、論理回路２２へ与えられる信号は“Ｌ”に保持され、この論理回路２２の入力信号がハイインピーダンス状態になることはない。
【００１２】
なお、回路ブロック１０に対する電源電圧ＶＤＤ１の供給を再開する時には、リセット等の動作によってマスク信号ＭＡＳＫが“Ｌ”に固定された状態で起動され、その後、マスク信号ＭＡＳＫが“Ｈ”に切り替えられる。これにより、回路ブロック２０のラッチ回路２３の保持内容は、強制的に“Ｈ”にセットされ、論理回路１１から出力される信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の集積回路では、次のような課題があった。
【００１４】
（１） マスク信号ＭＡＳＫは、回路ブロック１０の電源が完全に切れてしまえばハイインピーダンス状態になるが、電源電圧ＶＤＤ１が動作保証範囲よりも低下し、かつ完全に０Ｖになるまでの間の動作については保証されない。従って、電源電圧ＶＤＤ１の低下中に、マスク信号ＭＡＳＫがラッチ回路２３を“Ｈ”にセットするようなレベルとなり、電源が切れた後もノードＮ１が“Ｈ”に保持されるおそれがある。これにより、回路ブロック２０内の論理回路２２に不安定な信号が入力され、貫通電流が増大する。
【００１５】
（２） 電源が切断された状態で、マスク信号ＭＡＳＫに雑音が重畳されると、不安定な信号ＳＩＧ１〜ＳＩＧｎが論理回路２２に入力され、貫通電流が発生する。
【００１６】
（３） マスク信号ＭＡＳＫが変化する時のノードＮ１の信号は、ラッチ回路２３の出力信号との衝突によって、マスク信号ＭＡＳＫの変化タイミングよりも遅れるという現象が生ずる。従って、ノードＮ１のマスク信号ＭＡＳＫをマスク制御以外の目的で使用する場合に、正確なタイミングをとることができない。
【００１７】
（４） 集積回路の良否判定では、スキャン試験を行う事が一般的であるが、このスキャン試験では、回路ブロック１０のマスク信号ＭＡＳＫは、電源電圧ＶＤＤ１が供給されていても、“Ｌ”や“Ｈ”のレベルに変化する。このため、マスク信号ＭＡＳＫが“Ｌ”になると、回路ブロック２０側のＡＮＤ２１１〜２１ｎが閉じられ、回路ブロック１０からの信号ＳＩＧ１〜ＳＩＧｎが入力できなくなり、十分なスキャン試験を行うことができない。
【００１８】
（５） 回路ブロック１０への電源の再投入の時、リセット等の動作によってマスク信号ＭＡＳＫを“Ｌ”に固定するように構成していても、電源電圧ＶＤＤ１が動作保証電圧に達するまでの信号レベルは保証されない。このため、ノードＮ１の電圧が、一瞬でもラッチ回路２３によって“Ｈ”と判断されるレベルになると、このノードＮ１は“Ｈ”にセットされる。これにより、回路ブロック１０の不安定な信号ＳＩＧ１〜ＳＩＧｎが論理回路２２に入力され、誤動作の原因となるおそれがあった。
【００１９】
【課題を解決するための手段】
前記課題を解決するために、本発明は、第１の電源の供給が制御される第１の回路ブロックと第２の電源が常時供給される論理回路を持つ第２の回路ブロックとを有し、前記第１の電源を切る場合、前記第１の回路ブロックから前記第２の回路ブロックの出力するマスク信号を“Ｈ”から“Ｌ”に切り替えて、前記第１の回路ブロックの出力信号を遮断する集積回路において、前記第２の回路ブロックは、前記マスク信号が与えられる第１のノードと、第１の論理ゲートと第２の論理ゲートからなり、前記第１の論理ゲートは前記第１の電源と前記マスク信号とを入力とし、前記第２の論理ゲートは前記第１の論理ゲートの出力を入力とし、また、前記第２の論理ゲートの出力と前記第１の論理ゲートの入力は前記第１のノードで接続されていて、前記第２の論理ゲートにとって前記第１の回路ブロックの第１の電源が有効な時には前記第１のノードのレベルを保持し、前記第１の回路ブロックの第１の電源が無効の時には前記第１のノードに“Ｌ”を出力するラッチ回路とを備えている。
【００２０】
本発明によれば、以上のように集積回路を構成したので、次のような作用が行われる。
【００２１】
第１の回路ブロックの電源切断に先立って、マスク信号が“Ｈ”から“Ｌ”に切り替えられると、第２の回路ブロックのラッチ回路によって“Ｌ”のレベルが保持されてノードに出力される。これにより、第１の回路ブロックの出力信号の入力が停止される。次に、第１の回路ブロックの電源が切断され、その電源電位が無効な状態になると、マスク信号のレベルに拘らず、ラッチ回路からノードに“Ｌ”が出力される。従って、第１の回路ブロックの電源切断時に、不安定なマスク信号によって第１の回路ブロックの信号が第２の回路ブロックに入力されてしまうというおそれがない。
【００２２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示す集積回路の説明図であり、同図（ａ）は構成図、及び同図（ｂ）は信号波形図を示している。なお、図２中の要素と共通の要素には共通の符号が付されている。
【００２３】
この集積回路は、電源供給が制御される第１の回路ブロック１０と、常時電源が投入されている第２の回路ブロック２０Ａを有している。
【００２４】
図１（ａ）に示すように、回路ブロック１０は、電源電圧ＶＤＤ１で動作する論理回路１１とインバータ１２を有している。論理回路１１は、回路ブロック２０に対するデータ等の信号ＳＩＧ１〜ＳＩＧｎと、電源の切断を直前に通知するための制御信号ＣＯＮを出力する機能を有している。また、インバータ１２は、ＰＭＯＳ１２ａとＮＭＯＳ１２ｂを直列接続して構成されたもので、入力側に制御信号ＣＯＮが与えられ、出力側からこの制御信号ＣＯＮが反転されてマスク信号ＭＡＳＫとして出力されるようになっている。
【００２５】
一方、回路ブロック２０Ａは、それぞれ回路ブロック１０から信号ＳＩＧ１〜ＳＩＧｎが与えられる２入力のＡＮＤ２１１〜２１ｎと、これらのＡＮＤ２１１〜２１ｎの出力信号が与えられる論理回路２２を有している。更に、回路ブロック２０Ａは、回路ブロック１０からマスク信号ＭＡＳＫが与えられるノードＮ１を有しており、このノードＮ１にＡＮＤ２１１〜２１ｎの第２の入力側が接続されている。
【００２６】
更に、ノードＮ１には、否定的論理積ゲート（以下、「ＮＡＮＤ」という）２４ａとインバータ２４ｂで構成されたラッチ回路２４が接続されている。ＮＡＮＤ２４ａの第１の入力側はノードＮ１に接続され、第２の入力側は回路ブロック１０の電源電圧ＶＤＤ１に接続されている。なお、ＮＡＮＤ２４ａの第２の入力側の閾値電圧は、電源電圧ＶＤＤ１の低下を直ちに検出するために、通常（一般的には電源電圧の１／２）よりも高く設定されている。ＮＡＮＤ２４ａの出力側はインバータ２４ｂの入力側に接続され、このインバータ２４ｂの出力側がノードＮ１に接続されている。また、ラッチ回路２４の出力インピーダンス（即ち、インバータ２４ｂの出力インピーダンス）は、回路ブロック１０のインバータ１２の出力インピーダンスに比べて十分大きく設定されている。
【００２７】
次に、図１（ｂ）を参照しつつ、図１（ａ）の集積回路の動作を説明する。
【００２８】
このような集積回路において、回路ブロック１０に有効な電源電圧ＶＤＤ１が供給されている場合、制御信号ＣＯＮは“Ｌ”、マスク信号ＭＡＳＫは“Ｈ”となっている。回路ブロック２０ＡのノードＮ１には、このマスク信号ＭＡＳＫが与えられるので、ラッチ回路２４の保持内容は、“Ｈ”にセットされる。これにより、ノードＮ１は“Ｈ”となり、論理回路１１から出力された信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００２９】
次に、回路ブロック１０の電源を切る準備として、有効な電源電圧ＶＤＤ１が供給された状態で、制御信号ＣＯＮが“Ｈ”となる。これに従ってマスク信号ＭＡＳＫは“Ｌ”となり、回路ブロック２０ＡのノードＮ１に与えられる。この時、ノードＮ１には、インバータ２４ｂから“Ｈ”の信号Ｓ２４ｂが出力されているが、インバータ１２の駆動能力はインバータ２４ｂに比べて十分大きいので、ノードＮ１のレベルは、このインバータ１２から出力されるマスク信号ＭＡＳＫで置き換えられる。これにより、ノードＮ１は“Ｌ”となり、ＮＡＮＤ２４ａから出力される信号Ｓ２４ａは“Ｈ”となる。更に、インバータ２４ｂから出力される信号Ｓ２４ｂは“Ｌ”となり、ラッチ回路２４の保持内容は強制的に“Ｌ”となる。従って、ＡＮＤ２１１〜２１ｎの出力信号はすべて“Ｌ”となる。
【００３０】
その後、回路ブロック１０の電源電圧ＶＤＤ１の供給が停止される。これにより、電源電圧ＶＤＤ１は“Ｈ”から徐々に低下し、まず、ＮＡＮＤ２４ａの第２の入力側の閾値電圧以下まで低下すると、このＮＡＮＤ２４ａから出力される信号Ｓ２４ａは、ノードＮ１のレベルに拘らず“Ｈ”になる。これにより、インバータ２４ｂの信号Ｓ２４ｂは“Ｌ”となる。
【００３１】
更に、電源電圧ＶＤＤ１が動作保証範囲よりも低下し、マスク信号ＭＡＳＫにラッチ回路２４を“Ｈ”にセットするようなレベルが出力されたとする。この場合、マスク信号ＭＡＳＫは、インバータ２４ｂから出力される信号Ｓ２４ｂと衝突するが、回路ブロック１０の電源電圧ＶＤＤ１は既に切断されているため、ノードＮ１に対する駆動能力は無く、このノードＮ１は“Ｌ”に維持される。従って、論理回路２２へ与えられる信号は“Ｌ”に保持され、この論理回路２２の入力信号がハイインピーダンス状態になることはない。
【００３２】
なお、回路ブロック１０に対する電源電圧ＶＤＤ１の供給を再開する時には、リセット等の動作によってマスク信号ＭＡＳＫが“Ｌ”に固定された状態で起動され、その後、マスク信号ＭＡＳＫが“Ｈ”に切り替えられる。これにより、回路ブロック２０のラッチ回路２３の保持内容は、強制的に“Ｈ”にセットされ、論理回路１１から出力される信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００３３】
以上のように、この第１の実施形態の集積回路は、電源供給が制御される回路ブロック１０の電源電圧ＶＤＤ１が“Ｌ”になったときに、この回路ブロック１０から出力されるマスク信号ＭＡＳＫのレベルに拘らず、ノードＮ１に“Ｌ”を出力するラッチ回路２４を有している。これにより、電源供給を停止しているときに不安定なマスク信号ＭＡＳＫが出力されても、ノードＮ１のレベルが“Ｌ”に固定され、不安定な信号ＳＩＧ１〜ＳＩＧｎによる貫通電流を防止することができるという利点がある。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３５】
この集積回路では、図１の集積回路にバッファ２５，２６と、２入力のＡＮＤ２７を追加している。バッファ２５は、回路ブロック１０から出力されるマスク信号ＭＡＳＫの電力を増幅してノードＮ１へ出力するものである。また、バッファ２６は、回路ブロック１０から出力されるマスク信号ＭＡＳＫの電力を、バッファ２５とは別に増幅してＡＮＤ２７の第１の入力側に与えるものである。ＡＮＤ２７の第２の入力側はノードＮ１に接続され、このＡＮＤ２７の出力側には、図示していないが、マスク制御とは別の目的でマスク信号ＭＡＳＫを使用する回路が接続されている。その他の構成は、図１と同様である。
【００３６】
次に、バッファ２５，２６を挿入したことによる動作について説明する。
【００３７】
回路ブロック１０から出力されるマスク信号ＭＡＳＫが“Ｌ”から“Ｈ”へ変化するとき、及び“Ｈ”から“Ｌ”へ変化するときに、ラッチ回路２４からノードＮ１に出力される信号とバッファ２５からこのノードＮ１に出力される信号が瞬間的に衝突する。バッファ２５の駆動能力はインバータ２４ｂの駆動能力よりも大きいので、ノードＮ１のレベルはマスク信号ＭＡＳＫのレベルに変化するが、これらのバッファ２５とインバータ２４ｂの出力信号の衝突により、このノードＮ１のレベルの変化は若干遅れる。
【００３８】
このような状況で、遅延ライブラリに基づいてタイミングの設計を行うと、バッファ２５の出力の変化がライブラリに登録された値とは異なるが、マスク制御に使用する信号なので、特に問題はない。また、マスク信号ＭＡＳＫをマスク制御とは別の目的で使用しているバッファ２６とＡＮＤ２７では、バッファ２５とは独立してマスク信号ＭＡＳＫを使用しているので、このバッファ２５とインバータ２４ｂの信号の衝突の影響を受けることがない。
【００３９】
以上のように、この第２の実施形態の集積回路は、回路ブロック１０から出力されるマスク信号ＭＡＳＫを別々に増幅するバッファ２５，２６を有している。これにより、ノードＮ１に出力されるマスク信号ＭＡＳＫと、マスク制御以外の目的で使用する回路に与えられるマスク信号ＭＡＳＫを別の経路で出力することができる。従って、マスク制御以外の目的で使用する回路には、マスク信号ＭＡＳＫとラッチ回路２４の出力信号の衝突による遅延の影響がないので、遅延ライブラリに基づいたタイミング設計を行うことができるという利点がある。
【００４０】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す集積回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００４１】
この集積回路は、図２中の回路ブロック２０に代えて、構成の異なる回路ブロック２０Ｃを設けている。この回路ブロック２０Ｃは、回路ブロック２０に、マスク信号ＭＡＳＫを増幅してノードＮ１に出力するバッファ２５と、ノードＮ１と接地電圧ＧＮＤの間に接続されたＮＭＯＳ２８と、電源電圧ＶＤＤ１のレベルを反転してＮＭＯＳ２８のゲートに与えるインバータ２９とを追加したものである。その他の構成は、図２と同様である。
【００４２】
次に、動作を説明する。
【００４３】
回路ブロック１０の電源を切る場合、まずマスク信号ＭＡＳＫが“Ｌ”に設定され、その後、回路ブロック１０の電源電圧ＶＤＤ１の供給が停止される。これにより、電源電圧ＶＤＤ１は“Ｈ”から徐々に低下し、インバータ２９の閾値電圧以下まで低下すると、このインバータ２９の出力信号が“Ｈ”となる。これによりＮＭＯＳ２８がオンとなり、ノードＮ１は“Ｌ”に固定される。
【００４４】
ここで、電源電圧ＶＤＤ１が動作保証範囲よりも低下し、マスク信号ＭＡＳＫにラッチ回路２４を“Ｈ”にセットするようなレベルが出力されたとする。しかし、ノードＮ１はオン状態のＮＭＯＳ２８によって接地電圧ＧＮＤに接続されているため、このノードＮ１は“Ｌ”に維持される。従って、論理回路２２へ与えられる信号は“Ｌ”に保持され、この論理回路２２の入力信号がハイインピーダンス状態になることはない。
【００４５】
次に、回路ブロック１０に対する電源電圧ＶＤＤ１の供給を再開する場合、リセット等の動作によってマスク信号ＭＡＳＫが“Ｌ”に固定された状態で起動される。電源電圧ＶＤＤ１が徐々に上昇してインバータ２９の閾値電圧を越えると、このインバータ２９の出力信号が“Ｈ”となる。これによりＮＭＯＳ２８がオフとなり、ノードＮ１と接地電圧ＧＮＤとの接続が切られる。
【００４６】
その後、マスク信号ＭＡＳＫが“Ｈ”に切り替えられる。これにより、回路ブロック２０Ｃのラッチ回路２３の保持内容は、強制的に“Ｈ”にセットされ、回路ブロック１０から出力される信号ＳＩＧ１〜ＳＩＧｎは、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００４７】
以上のように、この第３の実施形態の集積回路は、電源供給が制御される回路ブロック１０の電源電圧ＶＤＤ１が“Ｌ”になったときに、ノードＮ１を接地電圧ＧＮＤに接続するＮＭＯＳ２８を有している。これにより、第１の実施形態と同様の利点がある。更に、回路ブロック１０に有効な電源が供給されていないときにはノードＮ１が接地電圧ＧＮＤに固定されるので、マスク信号ＭＡＳＫに雑音が重畳しても不安定な信号ＳＩＧ１〜ＳＩＧｎが論理回路２２へ与えられることがないという利点がある。
【００４８】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４９】
この集積回路はスキャン試験対応の機能を追加したもので、マスク信号ＭＡＳＫを保持するラッチ回路２４に加えて、スキャンモード信号ＳＣＡＮを保持するラッチ回路３０と、２つのラッチ回路２４，３０の出力信号の論理和をとる論理和ゲート（以下、「ＯＲ」という）３１を備えた回路ブロック２０Ｄを有している。
【００５０】
回路ブロック１０側から出力されるスキャンモード信号ＳＣＡＮは、回路ブロック２０ＤのノードＮ２に与えられ、このノードＮ２にラッチ回路３０のＮＡＮＤ３０ａの第１の入力側が接続されている。ＮＡＮＤ３０ａの出力側は、インバータ３０ｂを介してノードＮ２に接続され、このＮＡＮＤ３０ａの第２の入力側には、回路ブロック１０の電源電圧ＶＤＤ１が与えられるようになっている。
【００５１】
ノードＮ１，Ｎ２は、２入力のＯＲ３１の入力側に接続され、このＯＲ３１の出力側がノードＮ３に接続されている。ノードＮ３には、ＡＮＤ２１１〜２１ｎの第２の入力側が接続されている。その他の構成は、図１と同様である。
【００５２】
このような集積回路では、回路ブロック１０に電源電圧ＶＤＤ１が与えられ、かつスキャン試験モードとなっている場合、この回路ブロック１０から出力されるスキャンモード信号ＳＣＡＮは“Ｈ”となる。従って、スキャンモード信号ＳＣＡＮがラッチ回路３０で保持されて、ノードＮ２のレベルは“Ｈ”となり、ノードＮ３も“Ｈ”となる。これにより、マスク信号ＭＡＳＫのレベルに拘らずＡＮＤ２１１〜２１ｎのゲートが開き、回路ブロック１０からの信号ＳＩＧ１〜ＳＩＧｎは、このＡＮＤ２１１〜２１ｎを介して論理回路２２に入力される。これにより、スキャン試験が可能になる。
【００５３】
一方、スキャン試験モードでないときには、スキャンモード信号ＳＣＡＮが“Ｌ”となり、ノードＮ２のレベルは“Ｌ”となる。これにより、ノードＮ１のレベルがそのままノードＮ３に出力され、第１の実施形態と同様の動作が行われる。
【００５４】
以上のように、この第４の実施形態の集積回路は、スキャン試験に対応するためのラッチ回路３０及びＯＲ３１を有しているので、十分なスキャン試験ができるという利点がある。
【００５５】
（第５の実施形態）
図６は、本発明の第５の実施形態を示す集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５６】
この集積回路は、図１中の回路ブロック２０Ａに代えて、構成の異なる回路ブロック２０Ｅを設けている。回路ブロック２０Ｅは、ノードＮ１とＡＮＤ２１１〜２１ｎの第２の入力側との間に、フリップフロップ（以下、「ＦＦ」という）３２，３３，３５とＡＮＤ３４とで構成されるフィルタ回路を設けたものである。このフィルタ回路は、ノードＮ１が“Ｌ”になったときには所定のタイミング（例えば、クロック信号の次の立ち上がり）で“Ｌ”の信号Ｓ３５を出力し、このノードＮ１が一定時間継続して（例えば、２クロック連続して）“Ｈ”になったときに、“Ｈ”の信号Ｓ３５を出力するものである。
【００５７】
フィルタ回路のＦＦ３２の入力端子ＤはノードＮ１に接続され、このＦＦ３２の出力端子ＱがＦＦ３４の入力端子ＤとＡＮＤ３４の第１の入力側に接続されている。ＦＦ３３の出力端子ＱはＡＮＤ３４の第２の入力側に接続され、このＡＮＤ３４の出力側がＦＦ３５の入力端子Ｄとリセット端子Ｒに接続されている。そして、ＦＦ３５の出力端子Ｑから出力される信号Ｓ３５が、ノードＮ３を介してＡＮＤ２１１〜２１ｎの第２の入力側に与えられている。また、ＦＦ３２，３３，３５のクロック端子Ｃには、クロック信号ＣＬＫが共通に与えられるようになっている。その他の構成は、図１と同様である。
【００５８】
図７は、図６の動作を示す信号波形図である。以下、この図７を参照しつつ、図６の動作を説明する。
【００５９】
回路ブロック１０に電源電圧ＶＤＤ１が供給されてるとき、この回路ブロック１０から出力されるマスク信号ＭＡＳＫは、回路ブロックのラッチ回路２４で保持される。ラッチ回路２４で保持されてノードＮ１に出力された信号は、クロック信号ＣＬＫの立ち上がりに同期して、ＦＦ３２，３３で構成されるシフトレジスタにシフトして保持される。
【００６０】
ＦＦ３２，３３から出力される信号Ｓ３２，Ｓ３３は、ＡＮＤ３４によって論理積がとられ、ＦＦ３５の入力端子Ｄとリセット端子Ｒに与えられる。従って、マスク信号ＭＡＳＫが“Ｈ”で連続している間は、信号Ｓ３２，Ｓ３３は“Ｈ”であり、更にＦＦ３５から出力される信号Ｓ３５も“Ｈ”である。
【００６１】
マスク信号ＭＡＳＫが“Ｌ”に変化すると、信号Ｓ３２は、次のクロック信号ＣＬＫの立ち上がりのタイミングで“Ｌ”に変化し、ＡＮＤ３４の出力信号が“Ｌ”となって信号Ｓ３５は“Ｌ”となる。これにより、ＡＮＤ２１１〜２１ｎの出力信号はすべて“Ｌ”となる。
【００６２】
次に、回路ブロック１０の電源電圧ＶＤＤ１の供給が停止される。電源電圧ＶＤＤ１は“Ｈ”から徐々に低下し、ＮＡＮＤ２４ａの閾値電圧以下まで低下すると、このＮＡＮＤ２４ａの信号Ｓ２４ａは、ノードＮ１のレベルに拘らず“Ｈ”になる。これにより、インバータ２４ｂの信号Ｓ２４ｂは“Ｌ”となる。
【００６３】
ここで、電源電圧ＶＤＤ１が動作保証範囲よりも低下し、マスク信号ＭＡＳＫにラッチ回路２４を“Ｈ”にセットするようなレベルが出力され、ノードＮ１が一時的に“Ｈ”になったとする。この状態でクロック信号ＣＬＫが立ち上がると、ＦＦ３２の信号Ｓ３２は“Ｈ”となる。しかし、ＦＦ３３の信号Ｓ３３は“Ｌ”であるので、信号Ｓ３５は“Ｌ”のままで変化しない。
【００６４】
電源電圧ＶＤＤ１は更に低下するので、次のクロック信号ＣＬＫの立ち上がり時点では、マスク信号ＭＡＳＫは“Ｌ”になる。これにより、信号Ｓ３２，Ｓ３３は、それぞれ“Ｌ”，“Ｈ”となるが、信号Ｓ３５は“Ｌ”のままで変化しない。これにより、マスク信号ＭＡＳＫの一時的な変動に影響されない信号Ｓ３５が得られ、不安定な信号ＳＩＧ１〜ＳＩＧｎが論理回路２２に与えられることがない。
【００６５】
一方、回路ブロック１０に対する電源電圧ＶＤＤ１の供給を再開する時には、リセット等の動作によってマスク信号ＭＡＳＫが“Ｌ”に固定された状態で起動され、その後、マスク信号ＭＡＳＫが“Ｈ”に切り替えられる。マスク信号ＭＡＳＫが“Ｈ”に切り替えられて、更に２クロック経過後に、信号Ｓ３５が“Ｈ”となり、その後、論理回路１１から出力される信号ＳＩＧ１〜ＳＩＧｎが、ＡＮＤ２１１〜２１ｎを通して論理回路２２へ与えられる。
【００６６】
以上のように、この第５の実施形態の集積回路は、ノードＮ１のマスク信号ＭＡＳＫが２クロック以上連続して“Ｈ”になったときに、ＡＮＤ２１１〜２１ｎを開くための信号Ｓ３５を出力するフィルタ回路を有している。これにより、電源供給を停止しているときに不安定なマスク信号ＭＡＳＫが出力されたり、電源電圧ＶＤＤ１の停止中にマスク信号ＭＡＳＫに雑音が重畳されても、これらの雑音の影響を排除して、不安定な信号ＳＩＧ１〜ＳＩＧｎによる貫通電流を防止することができるという利点がある。
【００６７】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 図４中のバッファ２５は、省略することができる。
（ｂ） 図６中のフィルタ回路の構成は、例示したものに限定されない。同様の機能を有するものであれば、どのような回路構成でも適応可能である。
【００６８】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１の回路ブロックに供給される第１の電源が有効なときには第１のノードに与えられるマスク信号のレベルを保持し、この第１の電源が無効のときにはこの第１のノードに“Ｌ”を出力するラッチ回路を有している。これにより、電源切断時の不安定なマスク信号や電源切断後にマスク信号に重畳される雑音等によって第１の回路ブロックから第２の回路ブロックに信号が入力されることがなくなり、不安定な入力信号による貫通電流の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す集積回路の説明図である。
【図２】従来の集積回路の一例を示す構成図である。
【図３】本発明の第２の実施形態を示す集積回路の構成図である。
【図４】本発明の第３の実施形態を示す集積回路の構成図である。
【図５】本発明の第４の実施形態を示す集積回路の構成図である。
【図６】本発明の第５の実施形態を示す集積回路の構成図である。
【図７】図６の動作を示す信号波形図である。
【符号の説明】
１０，２０ 回路ブロック
２１，３４ ＡＮＤ
２２ 論理回路
２４ ラッチ回路
２４ａ，３０ａ ＮＡＮＤ
２４ｂ，２９，３０ｂ インバータ
２５，２６ バッファ
２８ ＮＭＯＳ
３２，３３，３５ ＦＦ
Claims (8)
- 第１の電源の供給が制御される第１の回路ブロックと第２の電源が常時供給される論理回路を持つ第２の回路ブロックとを有し、前記第１の電源を切る場合、前記第１の回路ブロックから前記第２の回路ブロックの出力するマスク信号をハイレベルからローレベルに切り替えて、前記第１の回路ブロックの出力信号を遮断する集積回路において、
前記第２の回路ブロックは、
前記マスク信号が与えられる第１のノードと、
第１の論理ゲートと第２の論理ゲートからなり、前記第１の論理ゲートは前記第１の電源と前記マスク信号とを入力とし、前記第２の論理ゲートは前記第１の論理ゲートの出力を入力とし、また、前記第２の論理ゲートの出力と前記第１の論理ゲートの入力は前記第１のノードで接続されていて、前記第２の論理ゲートにとって前記第１の回路ブロックの第１の電源が有効な時には前記第１のノードのレベルを保持し、前記第１の回路ブロックの第１の電源が無効の時には前記第１のノードにローレベルを出力するラッチ回路とを、
備えたことを特徴とする集積回路。 - 前記第１の回路ブロックの出力と前記第１のノードと接続され、前記第１のノードがハイレベルの時は前記第１の回路ブロックの出力信号を入力し、前記第１のノードがローレベルの時は前記出力信号の入力を停止するゲート回路を備えたことを特徴とする請求項１記載の集積回路。
- 前記第１のノードがローレベルの時は所定の期間でローレベルを出力し、前記第１のノードが一定時間継続してハイレベルの時はハイレベルを出力する前記第１のノードに接続されたフィルタ回路と、
前記フィルタ回路の出力が与えられる第２のノードと、
前記第１の回路ブロックの出力と前記第２のノードと接続され、前記第２のノードがハイレベルの時は前記第１の回路ブロックの出力信号を入力し、前記第２のノードがローレベルの時は前記出力信号の入力を停止するゲート回路とを、
備えたことを特徴とする請求項１記載の集積回路。 - 前記第１の回路ブロックから試験モード信号が与えられる第３のノードと、
第３の論理ゲートと第４の論理ゲートからなり、前記第３の論理ゲートは前記第１の回路ブロックの前記第１の電源と前記試験モード信号とを入力とし、前記第４の論理ゲートは前記第３の論理ゲートの出力を入力とし、また、前記第４の論理ゲートの出力と前記第３の論理ゲートの入力は前記第３のノードで接続されていて、前記第３の論理ゲートにとって前記第１の回路ブロックの第１の電源が有効な時には前記第３の論理ゲートのレベルを保持し、前記第１の回路ブロックの第１の電源が無効の時には前記第３のノードにローレベルを出力するラッチ回路と、
前記第１のノードのレベルと前記第３のノードのレベルに応じて制御信号を出力する入力制御回路と、
前記入力制御回路の出力が与えられる第４のノードと、
前記第１の回路ブロックの出力と前記第４のノードと接続され、前記第４のノードがハイレベルの時は前記第１の回路ブロックの出力信号を入力し、前記第４のノードがローレベルの時は前記出力信号の入力を停止するゲート回路とを、
備えたことを特徴とする請求項１記載の集積回路。 - 前記第１の論理ゲート及び前記第３の論理ゲートはＮＡＮＤ回路、前記第２の論理ゲート及び第４の論理ゲートはインバータ回路であることを特徴とする請求項２、３または４記載の集積回路。
- 前記第２の回路ブロックは、前記第１の回路ブロックから与えられる前記マスク信号を増幅して前記第１のノードに出力する第１のバッファを有することを特徴とする請求項２、３、４または５記載の集積回路。
- 前記第２の回路ブロックは、前記第１の回路ブロックから与えられる前記マスク信号を増幅して出力する第２のバッファと、前記第１の回路ブロックから与えられる前記マスク信号と前記第２のバッファに基づいて出力する任意制御ゲートを有し、前記任意制御ゲートには任意の回路が接続されていることを特徴とする請求項６記載の集積回路。
- 第１の電源の供給が制御される第１の回路ブロックと第２の電源が常時供給される論理回路を持つ第２の回路ブロックとを有し、前記第１の電源を切る場合、前記第１の回路ブロックから前記第２の回路ブロックの出力するマスク信号をハイレベルからローレベルに切り替えて、前記第１の回路ブロックの出力信号を遮断する集積回路において、
前記第２の回路ブロックは、
前記マスク信号が与えられる第１のノードと、
前記第１の回路ブロックの第１の電源が有効な時にはオフ状態となり、前記第１の回路ブロックの第１の電源が無効の時にはオン状態となって前記第１のノードをローレベルに接続するスイッチ回路と、
第１の論理ゲートと第２の論理ゲートからなり、前記第１の論理ゲートは前記第１の電源と前記マスク信号とを入力とし、前記第２の論理ゲートは前記第１の論理ゲートの出力を入力とし、また、前記第２の論理ゲートの出力と前記第１の論理ゲートの入力は前記第１のノードで接続されていて、前記第２の論理ゲートにとって前記第１の回路ブロックの第１の電源が有効な時には前記第１のノードのレベルを保持し、前記第１の回路ブロックの第１の電源が無効の時には前記第１のノードにローレベルを出力するラッチ回路と、
前記第１のノードがハイレベルの時は前記第１の回路ブロックの出力信号を入力し、前記第１のノードがローレベルの時は前記出力信号の入力を停止するゲート回路とを、
備えたことを特徴とする集積回路。
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