JPH0575064A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH0575064A JPH0575064A JP3261100A JP26110091A JPH0575064A JP H0575064 A JPH0575064 A JP H0575064A JP 3261100 A JP3261100 A JP 3261100A JP 26110091 A JP26110091 A JP 26110091A JP H0575064 A JPH0575064 A JP H0575064A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- input
- input buffer
- input pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 スタンバイ時（データ保持状態）に電源電圧
を低下させて消費電力の低下を図るようにしたメモリに
おいて、入力ピンから入ったノイズによる誤動作を防止
できるようにする。 【構成】 入力ピンと入力バッファとの間に信号の伝送
ゲートを介在させるとともに、内部電源電圧の低下を検
出する手段を設け、電源電圧低下時に上記ゲートを遮断
させて入力ピンからの信号を入力バッファに伝達させな
いようにした。 【効果】 内部電源電圧の低下により入力バッファの論
理しきい値電圧が下がっても、入力ピンと入力バッファ
との間に介在されたゲートが遮断され、入力ピンに入っ
たノイズが入力バッファに伝達されないようになるた
め、回路の誤動作を防止することができる。
を低下させて消費電力の低下を図るようにしたメモリに
おいて、入力ピンから入ったノイズによる誤動作を防止
できるようにする。 【構成】 入力ピンと入力バッファとの間に信号の伝送
ゲートを介在させるとともに、内部電源電圧の低下を検
出する手段を設け、電源電圧低下時に上記ゲートを遮断
させて入力ピンからの信号を入力バッファに伝達させな
いようにした。 【効果】 内部電源電圧の低下により入力バッファの論
理しきい値電圧が下がっても、入力ピンと入力バッファ
との間に介在されたゲートが遮断され、入力ピンに入っ
たノイズが入力バッファに伝達されないようになるた
め、回路の誤動作を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには入力ピンからの外部ノイズの遮断方式に適用して
特に有効な技術に関し、例えば電源電圧を低下させて動
作するモードを有するダイナミックＲＡＭに利用して有
効な技術に関する。
らには入力ピンからの外部ノイズの遮断方式に適用して
特に有効な技術に関し、例えば電源電圧を低下させて動
作するモードを有するダイナミックＲＡＭに利用して有
効な技術に関する。
【０００２】
【従来の技術】従来の半導体メモリは、マイクロコンピ
ュータ等システムを構成する他のＬＳＩとのインターフ
ェイスをとるため、通常＋５Ｖのような電源電圧で駆動
されるようになっている。ところで、半導体メモリとし
てダイナミックＲＡＭのような揮発性メモリを用いたシ
ステムでは、システムのスタンバイ時にもデータを保持
するためにメモリに電源電圧を供給する必要がある。し
かるに、このようなデータ保持状態では、他のＬＳＩと
の間の信号の入出力がないので、必ずしも＋５Ｖのよう
な電源電圧でメモリを駆動する必要はない。そこで、デ
ータ保持状態ではメモリへの給電を＋５Ｖから＋３Ｖの
ような電圧に下げることにより、消費電力の低下を図っ
たものが提案されている。（日立製作所製、擬似スタテ
ィックＲＡＭ、型番ＨＭ６５Ｖ８５１２）。
ュータ等システムを構成する他のＬＳＩとのインターフ
ェイスをとるため、通常＋５Ｖのような電源電圧で駆動
されるようになっている。ところで、半導体メモリとし
てダイナミックＲＡＭのような揮発性メモリを用いたシ
ステムでは、システムのスタンバイ時にもデータを保持
するためにメモリに電源電圧を供給する必要がある。し
かるに、このようなデータ保持状態では、他のＬＳＩと
の間の信号の入出力がないので、必ずしも＋５Ｖのよう
な電源電圧でメモリを駆動する必要はない。そこで、デ
ータ保持状態ではメモリへの給電を＋５Ｖから＋３Ｖの
ような電圧に下げることにより、消費電力の低下を図っ
たものが提案されている。（日立製作所製、擬似スタテ
ィックＲＡＭ、型番ＨＭ６５Ｖ８５１２）。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、電源電圧を低下さ
せると、入力バッファ回路の論理しきい値電圧が低下す
るため、入力ピンから入った比較的小さなノイズによっ
て入力バッファ回路が誤動作するというものである。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、電源電圧を低下さ
せると、入力バッファ回路の論理しきい値電圧が低下す
るため、入力ピンから入った比較的小さなノイズによっ
て入力バッファ回路が誤動作するというものである。
【０００４】この発明は、上記のような問題点に着目し
てなされたもので、その目的とするところは、スタンバ
イ時（データ保持状態）に電源電圧を低下させて消費電
力の低下を図るようにしたメモリにおいて、入力ピンか
ら入ったノイズによる誤動作を防止できるようにするこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。
てなされたもので、その目的とするところは、スタンバ
イ時（データ保持状態）に電源電圧を低下させて消費電
力の低下を図るようにしたメモリにおいて、入力ピンか
ら入ったノイズによる誤動作を防止できるようにするこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、入力ピンと入力バッファとの間
に信号の伝送ゲートを介在させるとともに、内部電源電
圧の低下を検出する手段を設け、電源電圧低下時に上記
ゲートを遮断させて入力ピンからの信号を入力バッファ
に伝達させないようにするものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、入力ピンと入力バッファとの間
に信号の伝送ゲートを介在させるとともに、内部電源電
圧の低下を検出する手段を設け、電源電圧低下時に上記
ゲートを遮断させて入力ピンからの信号を入力バッファ
に伝達させないようにするものである。
【０００６】
【作用】上記した手段によれば、内部電源電圧の低下に
より入力バッファの論理しきい値電圧が下がっても、入
力ピンと入力バッファとの間に介在されたゲートが遮断
され、入力ピンに入ったノイズが入力バッファに伝達さ
れないようになるため、回路の誤動作を防止するという
目的が達成される。
より入力バッファの論理しきい値電圧が下がっても、入
力ピンと入力バッファとの間に介在されたゲートが遮断
され、入力ピンに入ったノイズが入力バッファに伝達さ
れないようになるため、回路の誤動作を防止するという
目的が達成される。
【０００７】
【実施例】図１には、本発明をダイナミックＲＡＭに適
用した場合の一実施例が示されている。この実施例のダ
イナミックＲＡＭは特に制限されないが、２つのメモリ
アレイＡＲＹ０、ＡＲＹ１を備え、これらに対応してＸ
デコ−ダＸＤＥＣ０、ＸＤＥＣ１、及びＹデコ−ダＹＤ
ＥＣ０、ＹＤＥＣ１を備えている。また、上記メモリア
レイＡＲＹ０、ＡＲＹ１間には、シェア−ドＭＯＳ Ｓ
ＨＲ０、ＳＨＲ１を介して、センスアンプＳ・Ａおよび
プリチャ−ジ用ＭＯＳＦＥＴ回路 ＰＣＭＯＳ等の回路
が共通回路として配置されている。
用した場合の一実施例が示されている。この実施例のダ
イナミックＲＡＭは特に制限されないが、２つのメモリ
アレイＡＲＹ０、ＡＲＹ１を備え、これらに対応してＸ
デコ−ダＸＤＥＣ０、ＸＤＥＣ１、及びＹデコ−ダＹＤ
ＥＣ０、ＹＤＥＣ１を備えている。また、上記メモリア
レイＡＲＹ０、ＡＲＹ１間には、シェア−ドＭＯＳ Ｓ
ＨＲ０、ＳＨＲ１を介して、センスアンプＳ・Ａおよび
プリチャ−ジ用ＭＯＳＦＥＴ回路 ＰＣＭＯＳ等の回路
が共通回路として配置されている。
【０００８】なお、ＩＯＣはデータ入出力バッファ回
路、Ｉ／Ｏはデータの共通入出力端子、ＭＤＣはモード
制御回路、ＶＤＣはこのモード制御回路ＭＤＣによりデ
ータ保持モードが設定されたときに外部からの＋５Ｖの
ような電源電圧Ｖｃｃを＋３Ｖのような低い内部電源電
圧Ｖｃｃｉに降圧してメモリアレイＡＲＹ０、ＡＲＹ１
を駆動する降圧回路である。
路、Ｉ／Ｏはデータの共通入出力端子、ＭＤＣはモード
制御回路、ＶＤＣはこのモード制御回路ＭＤＣによりデ
ータ保持モードが設定されたときに外部からの＋５Ｖの
ような電源電圧Ｖｃｃを＋３Ｖのような低い内部電源電
圧Ｖｃｃｉに降圧してメモリアレイＡＲＹ０、ＡＲＹ１
を駆動する降圧回路である。
【０００９】上記ＸアドレスバッファＸＡＢは、クロッ
ク信号により動作するタイミングジェネレ−タＴＧから
のＸアドレス取込み信号ＸＬの立上タイミングで外部か
らのアドレスを取り込み、Ｘデコ−ダＸＤＥＣ０、ＸＤ
ＥＣ１にてワード線駆動信号が形成されて対応するワ−
ド線が一本選択され、デ−タ読込み書込みのために選択
レベルに変化される。同様にＹアドレスバッファＹＡＢ
はタイミングジェネレ−タＴＧからのＹアドレス取込み
信号ＹＬのタイミングでアドレスを取り込み、Ｙデコ−
ダＹＤＥＣ０、ＹＤＥＣ１にて一組のデ−タ線が選択さ
れ、リ−ドメインアンプＲ．ＭＡまたはライトメインア
ンプＲ．ＭＡに接続される。
ク信号により動作するタイミングジェネレ−タＴＧから
のＸアドレス取込み信号ＸＬの立上タイミングで外部か
らのアドレスを取り込み、Ｘデコ−ダＸＤＥＣ０、ＸＤ
ＥＣ１にてワード線駆動信号が形成されて対応するワ−
ド線が一本選択され、デ−タ読込み書込みのために選択
レベルに変化される。同様にＹアドレスバッファＹＡＢ
はタイミングジェネレ−タＴＧからのＹアドレス取込み
信号ＹＬのタイミングでアドレスを取り込み、Ｙデコ−
ダＹＤＥＣ０、ＹＤＥＣ１にて一組のデ−タ線が選択さ
れ、リ−ドメインアンプＲ．ＭＡまたはライトメインア
ンプＲ．ＭＡに接続される。
【００１０】Ｐ０，Ｐ１……Ｐｉは上記アドレス信号Ａ
０〜Ａｉの入力端子、Ｐ１１はＸアドレスの取込みタイ
ミングを与えるロウアドレスストローブ信号ＲＡＳの入
力端子、Ｐ１２はＹアドレスの取込みタイミングを与え
るカラムアドレスストローブ信号ＲＡＳの入力端子、Ｐ
１３はライトイネーブル信号ＷＥの入力端子である。
０〜Ａｉの入力端子、Ｐ１１はＸアドレスの取込みタイ
ミングを与えるロウアドレスストローブ信号ＲＡＳの入
力端子、Ｐ１２はＹアドレスの取込みタイミングを与え
るカラムアドレスストローブ信号ＲＡＳの入力端子、Ｐ
１３はライトイネーブル信号ＷＥの入力端子である。
【００１１】この実施例では、基準電圧Ｖｒｅｆと内部
電源電圧とを比較して内部電源電圧が、Ｖｒｅｆよりも
高い電圧か低い電圧かを判定し、高いときにハイレベル
の制御信号Ｂを、また低いときにロウレベルの制御信号
Ｂを出力する比較回路ＣＯＭＰが設けられているととも
に、上記各入力端子Ｐ０〜Ｐｉ，Ｐ１１〜Ｐ１３とアド
レスバッファＸＡＢ，ＹＡＢおよび入力バッファ回路Ｉ
ＢＦ１〜ＩＢＦ３との間にそれぞれＮＡＮＤゲートＧ０
〜Ｇｉ，Ｇ１１〜Ｇ１３が設けられており、各ＮＡＮＤ
ゲートＧ０〜Ｇｉ，Ｇ１１〜Ｇ１３の他方の端子には上
記比較回路ＣＯＭＰからの制御信号Ｂが供給されてい
る。
電源電圧とを比較して内部電源電圧が、Ｖｒｅｆよりも
高い電圧か低い電圧かを判定し、高いときにハイレベル
の制御信号Ｂを、また低いときにロウレベルの制御信号
Ｂを出力する比較回路ＣＯＭＰが設けられているととも
に、上記各入力端子Ｐ０〜Ｐｉ，Ｐ１１〜Ｐ１３とアド
レスバッファＸＡＢ，ＹＡＢおよび入力バッファ回路Ｉ
ＢＦ１〜ＩＢＦ３との間にそれぞれＮＡＮＤゲートＧ０
〜Ｇｉ，Ｇ１１〜Ｇ１３が設けられており、各ＮＡＮＤ
ゲートＧ０〜Ｇｉ，Ｇ１１〜Ｇ１３の他方の端子には上
記比較回路ＣＯＭＰからの制御信号Ｂが供給されてい
る。
【００１２】これによって、上記比較回路ＣＯＭＰから
の制御信号Ｂがハイレベルのときは入力ピンの信号を反
転して入力バッファに伝え、制御信号Ｂがロウレベルの
ときは入力ピンからの信号を遮断する。従って、データ
保持モードで内部電源電圧が＋３Ｖのような低いレベル
にされて入力バッファの論理しきい値が下がっていると
きに、入力ピンにノイズが入っても入力バッファに伝わ
らなくなるので、誤動作が防止される。
の制御信号Ｂがハイレベルのときは入力ピンの信号を反
転して入力バッファに伝え、制御信号Ｂがロウレベルの
ときは入力ピンからの信号を遮断する。従って、データ
保持モードで内部電源電圧が＋３Ｖのような低いレベル
にされて入力バッファの論理しきい値が下がっていると
きに、入力ピンにノイズが入っても入力バッファに伝わ
らなくなるので、誤動作が防止される。
【００１３】上記比較回路ＣＯＭＰは例えば図２に示す
ような差動増幅回路により構成される。なお、上記実施
例では、入力ピンと入力バッファとの間に介在されるゲ
ートとして、ＮＡＮＤゲートが使用されているが、ゲー
トの種類はこれに限定されるものでなく、ＮＯＲゲート
その他の論理積ゲートあるいはトランスミッションゲー
トのようなアナログスイッチを使用することができる。
ような差動増幅回路により構成される。なお、上記実施
例では、入力ピンと入力バッファとの間に介在されるゲ
ートとして、ＮＡＮＤゲートが使用されているが、ゲー
トの種類はこれに限定されるものでなく、ＮＯＲゲート
その他の論理積ゲートあるいはトランスミッションゲー
トのようなアナログスイッチを使用することができる。
【００１４】以上説明したように、上記実施例は、入力
ピンと入力バッファとの間に信号の伝送ゲートを介在さ
せるとともに、内部電源電圧の低下を検出する手段を設
け、電源電圧低下時に上記ゲートを遮断させて入力ピン
からの信号を入力バッファに伝達させないようにしたの
で、内部電源電圧の低下により入力バッファの論理しき
い値電圧が下がっても、入力ピンと入力バッファとの間
に介在されたゲートが遮断され、入力ピンに入ったノイ
ズが入力バッファに伝達されないようになるため、回路
の誤動作を防止することができるという効果がある。
ピンと入力バッファとの間に信号の伝送ゲートを介在さ
せるとともに、内部電源電圧の低下を検出する手段を設
け、電源電圧低下時に上記ゲートを遮断させて入力ピン
からの信号を入力バッファに伝達させないようにしたの
で、内部電源電圧の低下により入力バッファの論理しき
い値電圧が下がっても、入力ピンと入力バッファとの間
に介在されたゲートが遮断され、入力ピンに入ったノイ
ズが入力バッファに伝達されないようになるため、回路
の誤動作を防止することができるという効果がある。
【００１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、降圧回路とモード制御回路を備えたメモリ
について説明したが、低電源電圧動作モード時の電圧も
外部から与えられたり、モード制御信号が外部から与え
られるようにされたメモリにも適用することができる。
その場合、上記降圧回路ＶＤＣやモード制御回路ＭＤＣ
は不要である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、降圧回路とモード制御回路を備えたメモリ
について説明したが、低電源電圧動作モード時の電圧も
外部から与えられたり、モード制御信号が外部から与え
られるようにされたメモリにも適用することができる。
その場合、上記降圧回路ＶＤＣやモード制御回路ＭＤＣ
は不要である。
【００１６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、この
発明はそれに限定されるものでなく、低電源電圧で動作
するモードを有する論理集積回路一般に利用することが
できる。
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、この
発明はそれに限定されるものでなく、低電源電圧で動作
するモードを有する論理集積回路一般に利用することが
できる。
【００１７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、スタンバイ時（データ保持
状態）に電源電圧を低下させて消費電力の低下を図るよ
うにしたメモリにおいて、入力ピンから入ったノイズに
よる誤動作を防止できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、スタンバイ時（データ保持
状態）に電源電圧を低下させて消費電力の低下を図るよ
うにしたメモリにおいて、入力ピンから入ったノイズに
よる誤動作を防止できる。
【図１】本発明をダイナミックＲＡＭに適用した場合の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】比較回路の一例を示す回路図である。
ＣＯＭＰ 比較回路 ＭＤＣ モード制御回路 ＶＤＣ 降圧回路 ＡＲＹ０，ＡＲＹ１ メモリアレイ ＳＨＲ０，ＳＨＲ１ シェア−ドＭＯＳ ＹＡＢ Ｙアドレスバッファ ＸＡＢ Ｘアドレスバッファ ＹＤＥＣ０，ＹＤＥＣ１ Ｙデコ−ダ ＸＤＥＣ０，ＸＤＥＣ１ Ｘデコ−ダ Ｓ．Ａ センスアンプ ＰＣＭＯＳ プリチャ−ジＭＯＳ ＴＧ タイミングジェネレ−タ Ｒ．ＭＡ リ−ドメインアンプ Ｗ．ＭＡ ライトメインアンプ ＩＯＣ デ−タ入出力回路
Claims (3)
- 【請求項１】 入力ピンと入力バッファとの間に信号の
伝送ゲートを介在させるとともに、低電源電圧動作時に
上記伝送ゲートを遮断させて入力ピンからの信号を入力
バッファに伝達させないようにしたことを特徴とする論
理集積回路。 - 【請求項２】 内部電源電圧の低下を検出する手段を備
え、この電圧低下検出手段の出力信号によって上記伝送
ゲートが制御されるように構成されてなることを特徴と
する請求項１記載の論理集積回路。 - 【請求項３】 降圧回路と、低電源電圧動作モードを設
定するモード制御手段とを備え、このモード制御手段の
出力信号によって上記降圧回路が活性化されるように構
成されてなることを特徴とする請求項２記載の論理集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261100A JPH0575064A (ja) | 1991-09-11 | 1991-09-11 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261100A JPH0575064A (ja) | 1991-09-11 | 1991-09-11 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575064A true JPH0575064A (ja) | 1993-03-26 |
Family
ID=17357084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261100A Pending JPH0575064A (ja) | 1991-09-11 | 1991-09-11 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575064A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894545B2 (en) | 2002-12-26 | 2005-05-17 | Oki Electric Industry Co., Ltd. | Integrated circuit |
| JP2007235622A (ja) * | 2006-03-01 | 2007-09-13 | Nec Corp | 差動伝送回路および信号再生方法 |
| JP2009238522A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Electric Works Co Ltd | 無線式調光制御システム |
| US20190061814A1 (en) * | 2017-08-31 | 2019-02-28 | Toyota Jidosha Kabushiki Kaisha | Tie rod end and method of producing the same |
-
1991
- 1991-09-11 JP JP3261100A patent/JPH0575064A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894545B2 (en) | 2002-12-26 | 2005-05-17 | Oki Electric Industry Co., Ltd. | Integrated circuit |
| JP2007235622A (ja) * | 2006-03-01 | 2007-09-13 | Nec Corp | 差動伝送回路および信号再生方法 |
| JP2009238522A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Electric Works Co Ltd | 無線式調光制御システム |
| US20190061814A1 (en) * | 2017-08-31 | 2019-02-28 | Toyota Jidosha Kabushiki Kaisha | Tie rod end and method of producing the same |
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