KR950010566B1 - 초기화 셋팅회로와 이것을 이용한 반도체 메모리 장치 - Google Patents

초기화 셋팅회로와 이것을 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR950010566B1
KR950010566B1 KR1019920700991A KR920700991A KR950010566B1 KR 950010566 B1 KR950010566 B1 KR 950010566B1 KR 1019920700991 A KR1019920700991 A KR 1019920700991A KR 920700991 A KR920700991 A KR 920700991A KR 950010566 B1 KR950010566 B1 KR 950010566B1
Authority
KR
South Korea
Prior art keywords
circuit
power supply
level
output
inverter
Prior art date
Application number
KR1019920700991A
Other languages
English (en)
Other versions
KR920702533A (ko
Inventor
다까시 고께쓰
데루오 세끼
Original Assignee
후지쓰 가부시끼가이샤
세끼사와 요시
후지쓰 브이 엘 에스 아이 가부시끼가이샤
하요시 도시유끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 세끼사와 요시, 후지쓰 브이 엘 에스 아이 가부시끼가이샤, 하요시 도시유끼 filed Critical 후지쓰 가부시끼가이샤
Publication of KR920702533A publication Critical patent/KR920702533A/ko
Application granted granted Critical
Publication of KR950010566B1 publication Critical patent/KR950010566B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)

Abstract

내용 없음.

Description

초기화 셋팅회로와 이것을 이용한 반도체 메모리 장치
제 1 도는 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.
제 2 도는 종래 초기화 셋팅회로의 일실시예를 보여주는 회로도이다.
제 3 도는 제 1 도에서 칩 활성 레지스터의 구성을 보여주는 회로도이다.
제 4 도는 일비트에 대한 부분을 예시하는 제 1 도에서의 데이터 레지스터 또는 라이트 활성 레지스터의 구성을 보여주는 회로도이다.
제 5 도는 일비트에 대한 부분을 예시하는 제 1 도에서의 어드레스 레지스터 구성을 보여주는 회로도이다.
제 6 도는 본 발명에 따른 초기화 셋팅회로의 일실시예 구성을 보여주는 회로도이다.
제 7 도는 전원공급의 온-셋트시 제 6 도에 나타낸 회로의 동작을 예시하는 신호 파형을 나타내는 챠트이다.
제 8 도는 전원공급의 차단후에 전원공급의 온-셋트시 제 6 도의 회로동작을 나타내는 신호파형의 차트이다.
제 9 도는 본 발명에 따른 초기화 셋팅회로와 다른 실시예를 나타내는 회로도이다.
본 발명은 전원공급의 온-셋트(on-set)시 반도체 장치의 각 회로들의 동작 상태를 유지하기 위한 래치(latch)회로의 초기 상태를 셋팅(setting)하기 위한 회로에 관한 것으로, 특히 어드레스(address)와 제어신호와 데이터와 같은 정보를 반도체 메모리 장치에서의 전원공급의 온-셋트시 유지하도록 래치회로의 초기상태를 셋팅하기 위한 개선된 초기화 셋팅회로에 관한 것이다.
래치회로는 예로서 각 회로의 동작 상태를 래치하기 위하여 반도체 메모리 장치에 제공된다. 초기화 셋팅회로는 전형적으로 전원공급의 온-셋트시 초기 상태를 셋팅하기 위한 래치회로에 접속되어진다.
종래 반도체 메모리 장치에 있어서, 예로서, 제 1 도에 나타낸 구성과 같이, 외부 어드레스신호(ADD)는 열(row)디코더(8)의 행(column)디코더(9)에 각각 열 어드레스신호(AD1)와 행 어드레스신호(AD2)로서 어드레스 레지스터(7)를 통해 입력된다.
각 디코더는 메모리 셀 어레이(1)에서 해당하는 어드레스의 메모리 셀을 선택하기 위하여 각 어드레스신호에 따라 복호(decode)신호를 만들고, 데이터의 라이팅(writing)과 리딩(reading)이 수행된다.
이 경우에 있어서, 어드레스 레지스터(7)는 내부회로 어드레스신호(ADD)의 전송을 제어하기 위하여 칩 활성 레지스터(4)로부터 활성신호(CS)를 수취한다.
활성신호(activation signal)(CS)는 참조회로가 제 3 도와 같이 만들어질때, 외부에서 공급되는 칩선택신호인 활성 열의 칩선택신호(CSX)에 따라서 칩 활성 레지스터에 의해 발생되어진다. 이 경우에 있어서, 칩 선택신호(CSX)는 두 단계 인버터(31, 32)와 트랜스퍼게이트(33)를 통해 역 평행 관계로 접속된 2개 인버터(34, 35)로 형성된 래치회로(30)에 입력되고, 더우기 2단계 인버터(36, 37)를 통해서 활성신호(CS)로서 출력된다. 이 구성에 있어서, 칩선택신호(CSX)가 "H"레벨일때, "H"레벨레벨신호는 래치회로(30)에 입력되고, "L"레벨신호는 래치회로(30)로 출력된다. 그러므로, 활성신호(CS)는 비활성상태로 어드레스 레지스터(7)를 유지하기 위하여 "L"레벨이 된다. 역으로 칩선택신호(CSX)가 "L"레벨일때, "H"레벨신호는 래치회로(30)로부터 출력되기 때문에, 활성신호(CS)는 어드레스 레지스터(7)를 활성화시키기 위하여 "H"레벨로 된다.
반면에, 래치회로의 하나의 인버터(34)에 대해, 전원전압(Vout)은 이후에 설명될(제 3도 참조) 초기화 셋팅회로(20a)로부어 공급된다. 다른 인버터(35)에 대해, 전원전압(Vcc)은 다른 회로들과 유사하게 고전위전원 라인(도시되지 않음)으로부터 직접 공급된다. 반도체 메모리 장치에 대한 전원(Vcc)공급의 온-셋트시에, 초기화 셋팅회로(20a)의 동작에 의해 전원전안(Vout)은 인버터(35)에 대해서 전원전압(Vcc)의 공급이 지연되어 인버터(34)에 공급된다. 그러므로, 전원공급의 온-셋트시에, 래치회로(30)내의 인버터(34)의 초기동작후에 인버터(35)의 동작때문에 래치회로(30)의 입력단자(A)에서의 전위는 "H"레벨이 되고, 인버터(35)의 동작에 의해서, 래치회로(30)의 출력신호는 인버터(34)에 대한 전원 공급후에 "H"레벨로 래치되어진다.
제 2 도는 상술한 초기화 셋팅회로(20a) 구성의 일실시예를 보여준다.
이 도면에서, CMOS인버터(p채널 트랜지스터 TR3와 n채널 트랜지스터 TR4)(21)에 대해 n채널 트랜지스터(TR1)의 소오스(source)가 접속된다. n채널 트랜지스터(TR1)의 드레인(Drain)과 게이트(gate)는 고 전위 전원라인(Vcc)에 접속된다.
반면에, 인버터(21)의 입력단자에 p채널 트랜지스터(TR2)의 드레인이 접속되고, 이 p채널 트랜지스터(TR2)의 소오스는 전원라인(Vcc)에 게이트는 인버터(21)의 출력단자에 접속된다. 더우기, 저항(R)은 인버터(21)와 저전위 전원라인(Vss)사이에 위치된다. 반면에 인버터(21)의 출력단자는 전원라인(Vcc)에 접속된 소오스와 초기화 셋팅회로(20a)의 출력단자(출력전압 Vout)에 접속된 드레인을 갖는 p채널 트랜지스터(TR5)의 게이트에 접속된다.
전원(Vcc)이 상술한 바와 같이 구성된 초기화 셋팅회로(20a)에 결합될때, 트랜지스터(TR1)의 문턱(threshold)레벨(VthN)에 상응하는 크기에 의해서 전원전압(Vcc)보다 낮은 전압이 인버터(21)의 입력단자에 인가된다. 이로서, 전원전압(Vcc)의 상승 후 주어진 시간 후에, 인버터(21)는 트랜지스터(TR5)로 "L"레벨 출력신호를 출력하기 위하여, 레벨(Vcc-VthN)에 대해 "H"레벨 판정을 한다. 이것에 의해, 트랜지스터(TR5)는 출력단자에서 전원전압(Vcc)과 동등한 출력전압(Vout)을 출력하기 위하여 턴온(turn-on)된다. 반면에, 트랜지스터(TR2)는 동시에 인버터(21)의 입력 단자에서 "H"레벨을 유지하기 위하여 턴온된다.
따라서, 초기화 셋팅회로(20a)는 전원 공급전압(Vcc)의 온-셋트에 응답하여 온-셋트 후 주어진 구간만큼 지연된 후에 출력단자에서 전원전압(Vcc)보다 빠른 출력신호(Vout)를 출력한다. 상술한 동작을 통해서, 래치회로(30)의 인비터(34)에 대한 전원공급은 약간 지연된다.
그러나, 상술한 바와 같이 초기화 셋팅회로(20a)에 있어서 전압(Vout)이 전원공급의 온-셋트 즉, 트랜지스터(TR5)의 드레인에 접속된 신호라인이 전원전압(Vcc)에 실질적으로 상응하는 레벨로 충전되는 상태에 의해서 출력단자로부터 래치회로(30)의 인버터(34)로 공급되는 상태에서 전원전압(Vcc)이 셧다운(Shut down)될때 문제가 야기될 것이다.
즉, 출력단자에서 축적된 전하는 방전될 수 없다. 그 결과로서, 출력단자에서의 전압레벨(출력신호 Vout의 레벨)은 중간 레벨로 플로우팅(floating)된다. 따라서, 전원전압(Vcc)이 다시 각 회로에 인가되면, 초기화 셋팅회로(20a)의 출력신호(Vout)(중간 레벨)에 의해 래치회로(30)의 인버터(34, 35)는 동시에 동작을 시작한다.
결과로서, 래치회로(30)의 출력단자(B)에서의 전위가 "H"레벨이 되는 것이 가능하게 된다. 그러므로, 나쁜 기능이 데이터를 리드하고 라이트할때 발생될 수 있다.
따라서, 본 발명의 목적은 전원전압이 셧다운 된 후 전원공급의 온-셋트될때 다시 동작의 초기화를 보증하여 악기능이 방지될 수 있는 초기화 셋팅회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 전원공급의 온-셋트시 반도체 메모리 장치에서 래치회로의 초기상태를 셋트하는데 적용되는 초기화 셋팅회로가 제공되었다. 이 회로는 주어진 전압에 도달하는 전원전압을 검출하기 위하여 전원공급의 온-셋트에 응답하는 검출회로, 검출회로로부터 검출신호출력에 응답하고, 초기화 셋팅회로의 출력신호의 레벨을 고전위 레벨로 신장시키거나 또는 초기화 셋팅회로의 출력신호의 레벨을 저전위 레벨로 풀다운(pull-down)시키기 위한 출력레벨 제어회로를 구비한다. 그 출력신호는 상기 출력레벨 제어회로에 의해서 제어되며 전원전압으로서 래치회로에 공급된다.
상술한 구성에 의해서, 출력레벨 제어회로는 전원전압의 온-셋트시, 전원전압의 상승 후 일정시간 지연후에 초기화 셋팅회로의 출력신호 레벨을 고전위 레벨로 급속도로 풀업(pull-up)시킬 수 있다. 또한, 전원전압의 차단시, 초기화 셋팅회로의 출력신호 레벨은 급속도로 저전위 레벨로 풀다운시킬 수 있다.
따라서, 전원전압이 셧다운될때, 래치회로의 동작은 확실히 초기화될 수 있고, 전원공급의 온-셋트의 악기능을 방지할 수 있게 된다.
본 발명의 다른 특징과 기능이 첨부된 도면을 참조로하여 이하에서 상세히 설명될 것이다.
이하에서, 본 발명의 실제 실시예가 제 1 도 및 제 3 도 내지 제 8 도를 참조하여 설명될 것이다.
제 1 도는 본 발명에 따른 반도체 메모리 장치의 일실시예 구성을 나타낸다.
그 나타낸 장치는 외부로부터 입력되는 각 비동기 데이터, 어드레스신호 및 다양한 제어신호로서 필요한 메모리 동작을 수행하는데 적용되는 소위 자기 시간 랜덤-액세스-메모리(자기 시간 램)라 불리운다.
이 도면에서, 참조번호(1)는 메모리 셀 어레이를 지시하고, (2)는 외부클럭신호(CLK)를 토대로 내부 사용에 대한 동기클럭신호(CK)를 발생하기 위한 클럭발생회로를 지시하며, (3)은 제어 레지스터를 지시한다. 제어 레지스터는 활성신호(CS)를 발생하기 위하여 클럭신호에 응답하여 외부에서 입력된 활성 열의 칩선택신호를 수취하는 칩 활성 레지스터(4)와 클럭신호에 응답하여 외부적으로 입력된 활성 열의 라이트 인에이블(enable)신호(WEX)를 수취하고 활성신호(CS)에 의해 제어되는 라이트 활성 레지스터(5)를 포함한다. 참조번호(6)는 클럭신호에 응답하여 외부에서 입력된 데이터(DIN)를 수취하고 활성신호(CS)에 의해 제어되는 데이터 레지스터를 지시하고, (7)은 클럭신호에 응답하여 외부에서 입력된 어드레스신호(ADD)를 수취하고 활성신호(CS)에 의해 제어되는 어드레스 레지스터를 지시한다.
반면에, 참조번호(8)는 어드레스 레지스터로부터 출력된 열 어드레스신호(AD1)를 복호하고 메모리 셀 어레이(1)에서 워드라인(word line)중 하나를 선택하는 열 디코더를 지시하고, (9)는 어드레스 레지스터(7)로부터 출력된 행 어드레스신호(AD2)를 복호하고 메모리 셀 어레이(1)에서 비트라인중 하나를 선택하는 행 디코더를 지시하고, (10)은 클럭신호(CK)에 응답하여 레지스터로부터의 라이트 인에이블신호와 레지스터(4)로부터의 활성신호(CS)를 토대로 라이트-인 신호 발생회로를 지시하고, (11)은 라이트-인 신호의 논리레벨에 따라 데이터 레지스터(6)의 출력의 차단 및 통과를 제어하기 위한 트라이 스테이트 버퍼(tri-state buffer)를 지시하고, (12)는 선택된 행라인을 데이터 라인(트라이 스테이트 버퍼의 출력라인과 출력레지스터 13의 입력라인)에 연결하는 행 게이트를 지시하고, (13)은 라이트-인 신호와 클럭신호(CK)에 응답하여 출력(Dout)으로서 행 게이트(12)를 통해 출력 데이터를 외부에 출력하기 위한 출력 레지스터를 지시한다.
제 3 도는 체크(check) 활성 레지스터(4)의 회로구성을 보여준다.
이 나타낸 회로는 외부에서 입력된 칩선택신호(CSX)에 응답하년 인버터(31), 인버터(31)의 출력에 응답하는 인버터(32), n채널 트랜지스터(QN)와 p채널 트랜지스터(QP)를 구비하고 클럭신호(CK) 또는 그것의 반전된 신호에 응답하여 인버터(32)의 출력의 차단 또는 전송을 제어하기 위한 트랜스퍼게이트(33), 역평행되게 접속되도록 배치된 두개의 인버터(34, 35)로 구성된 래치회로(30), 래치회로(30)내의 인버터(34)에 대해 전원전압(Vout)을 공급하기 위한 초기화 셋팅회로(20), 래치회로(30)의 출력에 응답하는 인버터(36), 인버터(36)의 출력에 응답하여 활성신호(CS)를 발생하는 인버터(37)를 포함한다.
제 4 도는 라이트-인 활성 레지스터(5)의 회로구성(또는 일비트에 대한 데이터 레지스터(6)을 보여준다.
이 나타낸 회로는 외부 라이트 인에이블신호(WEX)에 응답하는 인버터(41), 인버터(41)에 응답하는 인버터(42), 각각 서로 평행하게 접속되고 n채널 트랜지스터(QN)와 p채널 트랜지스터(QP)를 구비하며, 클럭신호(CK) 또는 그것의 반전된 신호(CKX)에 응답하여 인버터(42) 출력의 전송 및 차단을 제어하는 트랜스퍼게이트, 서로 역평행하게 접속되고 두개의 인버터(44, 45)를 구비한 래치회로(40), 래치회로의 출력에 응답하는 인버터(46), 인버터의 출력신호와 활성신호(CS)에 응답하는 낸드게이트(NAND gate)(47), 낸드게이트의 출력에 응답하여 라이트 인에이블신호(WEX)(또는 데이터 D)를 출력하는 인버터(48)를 포함한다.
제 5 도는 일비트에 대한 어드레스 레지스터(7)의 회로구성을 보여준다.
이 회로는 인버터(51), 인버터의 출력에 응답하는 인버터(52), 서로 평행되게 접속되고 클럭 신호(CK) 또는 그것의 반전신호(CKX)에 응답하여 인버터(52)의 출력을 차단 또는 전송하는 n채널 트랜지스터(QN)와 p채널 트랜지스터(QP)를 구비한 트랜스퍼게이트, 서로 역방향으로 접속된 두개의 인버터(54, 55)를 구비한 래치회로(40), 래치회로의 출력에 응답하는 인버터(56), 인버터의 출력과 활성신호(CS)에 응답하는 낸드게이트, 반전된 어드레스 비트(AX)를 출력하기 위하여 활성신호(CS)와 인버터(56)의 출력에 응답하는 낸드게이트, 어드레스 비트(A)를 출력하기 위한 낸드게이트(57)의 출력에 응답하는 인버터(59)를 포함한다.
제 6 도는 본 발명의 특징인 초기화 셋팅회로(제 3 도 참조)의 회로구성을 나타낸 것이다.
이 도면에 나타낸 바와 같이, 초기화 셋팅회로(20)의 보여진 실시예는 CMOS인버터(22)를 형성하기 위하여 종래 초기화 셋팅회로(20a)의 p채널 트랜지스터(TR5)에 인버터(21)의 출력신호에 응답하고 전원라인(Vss)과 트랜지스터(TR5)의 드레인 사이에 접속된 n채널 트랜지스터를 접속하는 것에 의해 구성되어진다. 그리고, 이것은 전원전압으로서 래치회로(30)의 인버터(34)중 하나에 인버터(22)의 출력을 공급한다.
이 구성으로서, 인헨스먼트(enhancement)형의 n채널 트랜지스터(TR1)를 이용하는 것에 의해 기판의 바이어스 효과가 이용되어진다. 이 실시예에서, 트랜지스터의 문턱 레벨(거의 1.5V 내지 2V) p채널 트랜지스터(TR3)의 문턱 레벨(거의 1V 또는 보다 크거나 또는 보다 작은) 보다 높게 셋팅된다. 반면에, 저항(R)에 대해 실질적으로 수 MΩ이상의 저항값이 제공된다.
제 7 도에서, 전원공급의 온-셋트시, 제 6 도의 초기화 셋팅회로내의 여러부분에서의 신호 파형이 예시되었다.
초기화 셋팅회로의 나타낸 실시예의 출력단자(출력신호 Vout)는 선행 기술과 유사하게 래치회로(30)의 인버터중 하나에 접속되고, 전원전압(Vcc)은 래치회로(30)와 초기화 셋팅회로(20)에 인가되는 것이 고려되었다.
전원전압(Vcc)이 설정된 레벨을 초과할때, 트랜지스터(TR1)를 경유하는 인버터(21)의 n채널 트랜지스터(TR4)의 게이트 전위(전압 V0)보다 높아지거나 트랜지스터(TR4)를 턴온(trun on)시키기 위한 문턱 레벨과 동일하게 된다. 그래서, 인버터의 출력신호를 "L"레벨신호로 전환시킨다. 이어서, 이 출력신호(V1)에 의해 인버터(22)의 p채널 트랜지스터(TR5)는 인버터(22)의 출력신호(Vout)가 전원전압(Vcc)의 레벨까지 빠르게 신장되도록 턴온되어진다.
반면에, 래치회로에서, 전원전압(Vcc)의 온-셋트에 비례되어 인버터(35)는 래치회로(30)의 입력단자(A)에서의 레벨을 이 상태에서 래치된 전원전압(Vcc)인 "H"레벨로 신장시키기 위하여 동작을 시작한다. 따라서, 전원공급의 온-셋트시, 그것은 종래 기술과 동일한 방법으로 동작한다.
제 8 도는 전원의 셧다운 및 잇따른 재 온-셋트시, 제 1 도의 초기화 셋팅회로의 여러부분에서의 신호파형을 나타낸다.
초기화 셋팅회로(20)와 래치회로(30)에 대하여 전원전압(Vcc)이 차단될때, 트랜지스터(TR1)의 소오스전위(전압 V0)와 출력신호(Vout)의 전위는 전원전압(Vcc)이 낮아짐에 따라 점진적으로 낮아진다. 전원전압(Vcc)이 주어진 레벨(인버터(22)내의 p채널 트랜지스터의 문턱레벨)까지 낮아질때, 출력신호(Vout)는 이후에 순간 레벨을 유지한다.
반면에, 인버터(21)이 입력전압(전압 V0)에 비례하여 저항에서의 전압드롭(drop)에 따라 전위가 점진적으로 낮아진다.
전원공급이 상술한 주어진 레벨을 지나서 전원전압(Vcc)이 낮아진 혹 다시 재개될 때, 트랜지스터(TR3)의 문턱레벨은 트랜지스터(TR1)의 문턱레벨보다 낮기 때문에, 트랜지스터(TR3)는 이르게 턴온되어진다. 이에따라, 인버터(21)의 출력신호(V1)는 전원전압(Vcc)레벨까지 상승한다. 이에따라, 인버터(22)의 n채널트랜지스터(TR6)는 출력신호(Vout)를 "L"레벨로 낮추기 위해 턴온되어진다.
이때, 이 도면의 쇄선에 의해 나타낸 바와 같이, 선행 기술에서의 출력신호(Vout)는 "L"레벨로 낮추어지는 것 대신 중간레벨로 플로우팅 된다. 그러나, 이 실시예의 구성을 가지고 출력단자(출력신호 Vout)에서 축적된 전하는 인버터(22)의 n채널 트랜지스터(TR6)를 턴온시키는 것에 의해 전원라인에 인가된다. 그러므로, 출력신호(Vout)는 "L"레벨레벨로 된다.
상술한 바와 같이, 초기화 셋팅회로(20)의 실시예 구성에 있어서, 래치회로의 인버터(34)에 대한 전원공급에 의해서, 전원공급의 온-셋트가 지연되고, 래치회로의 초기출력 신호가 "L"레벨신호가 되며, 전원공급의 셧다운시, 전원공급의 리셋트(reset)등 래치회로(30)로부터의 오류신호가 출력하는 것을 방지하기 위하여 인버터(22)(n채널 트랜지스터 TR6)의 동작에 의해 출력신호(Vout)가 "L"레벨로 낮아진다.
이 실시예에서, 잠시 셧다운된 후에 전원전압의 온-셋트시, 출력신호(Vout)의 레벨은 "L"레벨로 낮아진다. 이유는 다음과 같다.
즉, 인버터의 n채널 트랜지스터(TR6)를 턴온시키는 것에 의해 "L"레벨로 출력신호 레벨을 낮추기 위한 타이밍은 전원공급을 셧다운(shut down)시킬 수 있는 것처럼 보인다. 그러나, 출력신호(Vout) 라인의 용량에서 볼때, 라인상에 전하를 인출하기 위한 저항과 같은 소자를 부가하는 것이 필요하며, 부가된 소자의 값은 회로상태에 따라 변화되어야 한다. 조정은 어렵다.
그러나, 제시된 실시예에 따르면, 이 원하는 작업은 단지 n채널 트랜지스터(TR6)를 추가하는 것에 의해 이룰 수 있다.
반면에, 초기화 셋팅회로(20)가 위의 실시예에서의 칩 활성 레지스터(4)내의 래치회로(30)에만 제공될지라도, 초기화 셋팅회로는 라이트인 활성 레지스터(5)와 데이터 레지스터(6) 또는 어드레스 레지스터(7)에 대해서 적용될 수 있다.
더우기, 위의 실시예는 주어진 크기에 의해 전원전압(Vcc)보다 낮은 전압(V0)을 출력하기 위한 소자로서 n채널 트랜지스터(TR1)를 사용할지라도, 그것은 제 9 도에 나타낸 바와 같이 p채널 트랜지스터(TR1)로 대체될 수 있다. 실질적으로 등가의 효과가 예기됨은 명백하다. 덧붙여서, 자기 시간 랜덤 액세스 메모리에 대한 초기화 셋팅회로의 제시된 실시예의 적용에 대해 위에서 언급되었지만, 본 발명에 따른 초기화 셋팅회로는 특정 적용에 제한되지 않는다. 예로서, 입력단계에서 래치회로를 갖는 반도체 장치에 대해 동일하게 적용된다.

Claims (11)

  1. 설정된 레벨에 이르는 전원전압(Vcc)을 검출하기 위하여 전원공급치 온-셋트에 응답하여 활성되는 검출회로(TR1, TR2, R, 21)와 고전위 레벨로 초기화 셋팅회로의 출력신호(Vout)를 신장하거나, 저전위 레벨로 출력신호를 낮추기 위하여 상기 검출회로로부터의 검출신호(V1) 출력에 응답하는 출력레벨 제어회로를 구비함을 특징으로 하는 전원공급의 온-셋트시 반도체 메모리 장치에서 래치회로(30)의 초기상태를 셋팅하기 위한 초기화 셋팅회로(20).
  2. 제 1 항에 있어서, 상기 검출회로는 전원공급의 온-셋트에 응답하여 활성되고,설정된 문턱레벨에 의해 상기 전원전압(Vcc)보다 낮은 레벨을 갖는 전압(V0)을 출력하는 반도체 소자(TR1)와, 상기 반도체 소자의 출력전압에 응답하고 상기 전원전압을 수취하기 위한 인버터(21), 전원공급의 온-셋트 후에 상기 인버터의 문턱레벨에 비례된 상기 반도체 소자의 레벨 관계를 유지하기 위한 전압 유지회로를 포함하는 것을 특징으로 하는 초기화 셋팅회로.
  3. 제 2 항에 있어서, 상기 출력레벨 제어회로(22)는 저전위의 전원라인(Vss)과 고전위의 전원라인(Vcc) 사이에 접속된 p채널 트랜지스터(TR5)와 n채널 트랜지스터(TR6)를 포함하는 제1CMOS인버터(22)를
  4. 제 3 항에 있어서, 상기 반도체 소자의 출력전압에 응답하는 인버터는 저전위의 전원라인(Vss)과 고 전위의 전원라인(Vcc)사이에 접속된 p채널 트랜지스터(TR3)와 n채널 트랜지스터(TR4)를 포함하는 제2CMOS인버터를 구비함을 특징으로 하는 초기화 셋팅회로.
  5. 제 4 항에 있어서, 상기 반도체 소자는 인헨스먼트형 n채널 트랜지스터이고 트랜지스터의 게이트는 그것의 드레인에 접속되는 것을 특징으로 하는 초기화 셋팅회로.
  6. 제 4 항에 있어서, 상기 반도체 소자는 p채널 트랜지스터이고, 이 트랜지스터의 게이트는 그것의 드레인에 접속되는 것을 특징으로 하는 초기화 셋팅회로.
  7. 제 5 항에 있어서, 상기 인헨스먼트형 n채널 트랜지스터(TR1)의 문턱레벨은 상기 제2CMOS인버터의 p채널 트랜지스터의 문턱레벨 보다 높게 셋트되는 것을 특징으로 하른 초기화 셋팅회로.
  8. 제 7 항에 있어서, 상기 전압유지회로는 상기 제2CMOS인버터의 입력단자와 상기 고전위 라인 사이에 접속되는 p채널 트랜지스터(TR2)와, 상기 제2CMOS인버터의 입력단자와 상기 저전위 전원라인(Vss)사이에 접속된 저항(R)을 구비하고, 상기 p채널 트랜지스터는 상기 제2CMOS인버터의 출력전압레벨에 응답하는 것을 특징으로 하는 초기화 셋팅회로.
  9. 메모리 셀 어레이(1), 각 내부 회로의 동작을 동기시키기 위하여 클럭신호를 발생시키는 회로(2), 상기 클럭신호에 응답하여 외부 어드레스신호와 데이터 및 제어신호를 수취하고, 수취된 상태를 유지하기 위한 래치수단(30)과 전원공급의 온 셋트시 상기 래치수단의 초기상태를 셋팅하기 위한 초기화 셋팅수단을 포함하는 레지스터 수단(4-7), 상기 레지스터를 통해 상기 어드레스신호와 데이터 및 제어신호를 토대로 상기 메모리 셀 어레이에서 메모리의 액세스와 데이터 리딩 및 라이팅을 제어하기 위한 주변회로(8-13)를 구비하고, 상기 초기화 셋팅수단은 설정된 레벨에 이르는 전원전압(Vcc)을 검출하기 위한 전원공급의 온-셋트에 응답하여 활성되는 검출회로(TR1, TR2, R, 21), 고전위 레벨로 초기화 셋팅회로의 출력신호(Vout)를 신장시키거나 또는 저전위 레벨로 출력신호를 낮추기 위하여 상기 검출회로로부터의 검출신호(V1)출력에 응답하는 출력레벨 제어회로, 전원전압으로서 상기 래치회로에 공급되는 것으로 상기 출력레벨 제어회로에 의해 제어되는 출력신호를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 검출회로는 전원공급의 온-셋트에 응답하여 활성되며, 설정된 문턱레벨에 의해 상기 전원전압(Vcc)보다 낮은 레벨을 갖는 전압(V0)을 출력하는 반도체 소자(TR1)와, 상기 전원전압을 수취하고 상기 반도체 소자의 출력전압에 응답하는 인버터(21), 전원공급의 온-셋트 후에 상기 인버터의 문턱레벨에 비례한 상기 반도체 소자의 출력전압의 레벨 관계를 유지하는 전압유지회로(TR2, R)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 레지스터 수단은 상기 외부 어드레스신호, 데이터 및 제어신호에 상응하여 각각 제공되는 복수개의 레지스터(4-7)를 포함하고, 복수개의 각 레지스터는 상기 래치수단을 갖으며, 복수개의 레지스터중 적어도 하나는 상기 초기화 셋팅회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019920700991A 1990-08-28 1991-08-28 초기화 셋팅회로와 이것을 이용한 반도체 메모리 장치 KR950010566B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2227215A JPH04106784A (ja) 1990-08-28 1990-08-28 半導体集積回路
JP90-227215 1990-08-28
PCT/JP1991/001143 WO1992003825A1 (en) 1990-08-28 1991-08-28 Initializing circuit and semiconductor device using thereof

Publications (2)

Publication Number Publication Date
KR920702533A KR920702533A (ko) 1992-09-04
KR950010566B1 true KR950010566B1 (ko) 1995-09-19

Family

ID=16857301

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920700991A KR950010566B1 (ko) 1990-08-28 1991-08-28 초기화 셋팅회로와 이것을 이용한 반도체 메모리 장치

Country Status (5)

Country Link
US (1) US5307319A (ko)
EP (1) EP0500958A4 (ko)
JP (1) JPH04106784A (ko)
KR (1) KR950010566B1 (ko)
WO (1) WO1992003825A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0721778A (ja) * 1993-07-06 1995-01-24 Hitachi Ltd 半導体記憶装置とチェインメモリ装置及びデータ処理装置
AU2404695A (en) * 1994-05-04 1995-11-29 Mount Sinai Hospital Corporation Modulators of cytokines of the tgf-beta superfamily and methods for assaying for same
JP2914870B2 (ja) * 1994-05-25 1999-07-05 株式会社東芝 半導体集積回路
EP0805452B1 (en) * 1996-04-29 2003-09-24 STMicroelectronics S.r.l. Circuit for read-enabling a memory device synchronously with the reaching of the minimum functionality conditions of the memory cells and reading circuits, particularly for non-volatile memories
US6115312A (en) * 1997-10-16 2000-09-05 Altera Corporation Programmable logic device memory cell circuit
DE19829287A1 (de) * 1998-06-30 2000-01-05 Siemens Ag Dynamische Halbleiter-Speichervorrichtung und Verfahren zur Initialisierung einer dynamischen Halbleiter-Speichervorrichtung
US6231147B1 (en) 1999-04-19 2001-05-15 Texas Instruments Incorporated Data storage circuits using a low threshold voltage output enable circuit
US6369630B1 (en) 1999-11-24 2002-04-09 Bae Systems Information And Electronic Systems Integration Inc. Single-event upset hardened reconfigurable bi-stable CMOS latch
JP3829041B2 (ja) 2000-03-08 2006-10-04 株式会社東芝 強誘電体メモリ
JP4351819B2 (ja) * 2001-12-19 2009-10-28 株式会社東芝 半導体装置及び不揮発性半導体記憶装置
EP1324340A1 (en) 2001-12-28 2003-07-02 STMicroelectronics S.r.l. Static RAM with flash-clear function
JP2004062924A (ja) * 2002-07-25 2004-02-26 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその初期化方法
US7111110B1 (en) 2002-12-10 2006-09-19 Altera Corporation Versatile RAM for programmable logic device
US10191086B2 (en) * 2016-03-24 2019-01-29 Apple Inc. Power detection circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2433328A1 (de) * 1974-07-11 1976-01-29 Philips Patentverwaltung Integrierte schaltungsanordnung
JPS59124075A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体記憶装置
JPS60143498A (ja) * 1983-12-29 1985-07-29 Mitsubishi Electric Corp 半導体入力回路
JPS60180216A (ja) * 1984-02-28 1985-09-14 Fujitsu Ltd 電圧検知回路
JPS6171714A (ja) * 1984-09-17 1986-04-12 Nec Corp ラツチ回路
JP2856355B2 (ja) * 1987-06-18 1999-02-10 富士通株式会社 半導体集積回路
US5124951A (en) * 1990-09-26 1992-06-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequenced latched row line repeaters

Also Published As

Publication number Publication date
EP0500958A1 (en) 1992-09-02
EP0500958A4 (en) 1993-04-07
KR920702533A (ko) 1992-09-04
WO1992003825A1 (en) 1992-03-05
JPH04106784A (ja) 1992-04-08
US5307319A (en) 1994-04-26

Similar Documents

Publication Publication Date Title
US5870342A (en) Semiconductor memory device surely reset upon power on
KR950010566B1 (ko) 초기화 셋팅회로와 이것을 이용한 반도체 메모리 장치
US7289367B2 (en) Semiconductor memory device capable of carrying out stable operation
EP0384673A2 (en) Memory devices
JP2003229758A (ja) 半導体装置
KR100395770B1 (ko) 시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법
EP0639000B1 (en) Flip-flop type amplifier circuit
US6211710B1 (en) Circuit for generating a power-up configuration pulse
US6249461B1 (en) Flash memory device with a status read operation
KR100304195B1 (ko) 외부클럭신호를가지는동기형반도체메모리장치
US20060176078A1 (en) Voltage level shifting circuit and method
US7764562B2 (en) Semiconductor memory device having a short reset time
JPH09231767A (ja) スタティック型半導体記憶装置
JP3841469B2 (ja) 内部セル電圧を減少させたｓｒａｍメモリセル
EP0317939A2 (en) Input circuit incorporated in a semiconductor device
JPH0386993A (ja) 半導体記憶装置
US6906974B2 (en) Sense amplifiers with output buffers and memory devices incorporating same
US5940336A (en) Reference clock generating circuit in memory to be asynchronously precharged and activated
US6778448B2 (en) Semiconductor memory and output signal control method and circuit in semiconductor memory
US6833741B2 (en) Circuit for controlling an initializing circuit in a semiconductor device
US5337276A (en) Read/write control device for random access memory
KR100209747B1 (ko) 출력버퍼회로
JP3550168B2 (ja) 半導体記憶装置
WO2023142575A1 (zh) 一种电源开关电路和一次性可编程存储器
US6246633B1 (en) Semiconductor memory device permitting stabilized operation and high-speed access

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee