JPS59124075A

JPS59124075A - 半導体記憶装置

Info

Publication number: JPS59124075A
Application number: JP57233904A
Authority: JP
Inventors: Kazuo Oami; 大網　和夫; Masa Sato; 雅佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-12-29
Filing date: 1982-12-29
Publication date: 1984-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は、半導体記憶装置に係り、特に、ランダムアク
セスメモリのメモリアレイ周辺回路にランチ回路を付加
し、クロック信号を入力するチョッパ回路の出力で外部
から入力するアドレス、データ、書き込み可能信号或い
はチップセレクト信号をラッチさせることによってクロ
ックのレートに応じた書き込みパルス幅を前記メモリア
レイに供給できるような制御回路を有する半導体記憶装
置の構成に関する。

（２）技術の背景最近のＭＯ３半導体技術の進歩に伴い、半導体記憶装置
の大規模集積化はめまぐるしく、１チツプあたり、２５
６Ｋがすでに実用の域に入り、ＩＭの時代に入ってきた
。半導体記憶装置には読み出し専用のＲＯＭ　（リード
オンリメモリ）と読み書き可能なＲＡＭ　（ランダムア
クセスメモリ）があるが、後者のＲＡＭはアドレスによ
って指定された番地に入力信号を書き込むためにメモリ
アレイの周辺に書き込みパルス信号を形成する書き込み
制御回路を設ける必要があり、大規模集積化する場合に
はＲＯＭと異なり、この周辺回路に関する新たな問題が
存在する。すなわち、書き込めパルス幅をどの程度にす
るのか、そしていつ発生させるかという問題或いは書き
込みパルスの立ち下がり或いは立ち上がりを基準として
、アドレスや書き込み入力信号或いは外部書き込み可能
信号やチップセレクト信号をどのくらい前に決めておき
、どの程度まで保持しておくかというセントアンプタイ
ムやホールドタイムをどの程度にするかという問題であ
る。このような問題はより信頼性のある大規模ＲＡＭを
つくるときには、回路内部の製造バラツキを考慮する必
要がある。

（３）従来技術と問題点従来、この種のＲＡＭの書き込み制御書き込みにおいて
は、ＷＥ　（Ｗｒｉｔｅ−Ｅｎａｂｌｅ）ジェネレータ
機能を備え、一般に外部クロックをもとにチョッパ回路
を用いて幅の狭いＷｒｉｔｅ−Ｐｕｌｓｅを発生し、こ
れと書き込み信号とＯＲをとり内部の書き込み信号とし
ていた。このような回路を大容量のメモリに適用すると
、メモリセルの書き込みパルス幅のバラツキ等のため、
内部で発生ずるバイアスでパルスで書き込みが不可能と
いう状態が発生する恐れがあった。

（４）発明の目的本発明はこのような従来のＲＡＭの書き込み制御回路を
欠点を除去し、ＲＡＭのメモリアレイ周辺部にランチ回
路を付加し、外部から入力するアドレス、データ、書き
込み可能信号或いはチップセレクト信号をクロック信号
を入力するチョッパ回路の出力でランチさせることによ
って、パルス幅のバラツキに無関係のパルス幅でしかも
クロックのサイクルすなわぢレートに応して判断できる
書き込みパルス幅を前記メモリアレイに供給することが
できる書き込み制御回路を有する半導体記憶装置を提供
するものである。

（５）発明の構成本発明の特徴とするところは、アドレス信号によって指
定された番地に書き込みデータ信号を書き込み、アドレ
ス信号によって指定された番地から読み出しデータ信号
を読み出すランダムアクセスメモリのメモリアレイ部の
周辺部において、前記アドレス信号を入力し一時保持す
る第１のランチ回路と、前記書き込みデータ信号を入力
し一時保持する第２のラッチ回路と、前記読み出しデー
タ信号を入力し一時保持する第３のランチ回路と、外部
書き込め可能信号やチップセレクト信号等の制御信号を
一時保持する制御信号用う・７チ回路と、クロック信号
を入力し出力を前記各ランチ回路のラッチ用制御信号と
前記チョッパ回路を含み前記外部書き込み可能信号とチ
ップセレクト信号が前記制御信号用ラッチ回路にラッチ
された後、前記クロック信号のレートに応じて変化する
内部書き込み可能信号を前記メモリアレイ部に供給する
パルス発生書き込みとを有することを特徴とする半導体
記憶装置にある。

（６）発明の実施例次に本発明の実施例を図面を参照して説明する。

第１図は本発明のメモリアレイの周辺にラッチ回路とチ
ョッパ回路を有するＲＡＭ半導体記憶装置のブロック図
である。

本発明のＲＡＭば、メモリセルを行列に配列されてでき
るメモリアレイ１を中心に、外部アドレス信号（ＡＤ）
２０を入力し出力２１を前記メモリアレイ１に（デコー
ドして）供給するランチ回路２゜外部書き込み入力信号
（Ｄ、Ｎ）３０を入力し外部アドレス信号（Ａ　Ｄ）に
よって指定された番地に書き込むために、信号３１を前
記メモリアレイ１に供給するラッチ回路３．前記外部ア
ドレス信号（Ａ　Ｄ）によって指定された番地から読み
出し信号を読み出すために前記メモリアレイ１から出力
４１に入力し外部４０に出力するランチ回路４．そして
前記外部書き込み入力出力（Ｄ、Ｎ）３０を前記メモリ
アレイ１に書き込むために必要なパルス発生回路７．書
き込み可能出力（ＷＥ）　５０を入力するラッチ回路５
．及びチップセレクト信号（Ｃ３）６０を入力するラン
チ回路６からなる書き込み制御回路とを有する。

前記パルス発生回路７は、外部よりクロック信号７０を
入力し、パルスを作るチョッパ回路７１の反転出力■を
前記各ランチ回路２，３，４，５．６に供給し、非反転
出力■を前記書き込み可能信号（ＷＥ）用ラッチ回路５
と前記チップセレクト信号（Ｃ３）用ラッチ回路６とと
もにオア回路７２に入力しその出カフ２０を内部書き込
み可能信号ＷＥとして前記メモリアレイ１に供給する。

さらに、前記チョッパ回路７１は第２図のパルス発生回
路に示すように、クロック信号７０を入力する反転回路
７１０．その出力を入力するノ＼・ラッチ回路　７１１
．その信号を入力するバッファ回路７１２及び、前記バ
ッファ回路７１２の出力と前記クロ・ツク信号７０を入
力するノア回路７１３から構成され、出力を■としてい
る。また、チョッパ回路７１の出力■は■として反転回
路７１４で反転した信号かのであり、また、前記出力■
を前記書き込み可能信号（ＷＥ）用ラッチ回路の出力Ｏ
と前記チ・ノブセレクト信号（Ｃ３）用う・ノア回路６
の出力０をオア回路７２でオアをとって出力されるのが
前記内部書き込み可能信号ＷＥ’となっている。

第２図に示したパルス発生回路の内部回路の出力点にお
ける波形のタイミングチャートを第３図に示す。チョッ
パ回路は、内部の回路を遅延回路層して′働かせ、遅延
動作を組み合せてパルスを作る回路である。まず、反転
回路７１０に入力するクロック信号７０は第３図の一番
上に示す波形のように周期がｔ　ｃ／ｃ１ｔである規則
性正しい繰り返し波形になっている。反転回路７１０は
このクロック信号７０を入力すると反転させて、わずか
にゲート遅延するので、出力■は波形■のようになる。

この波形■はバッファ回路７１１によって、ゲート遅延
の分だけおくれで波形■のようになり、さらに、この波
形■は、バッファ回路７１２によって、ゲート遅延の分
だけおくれで、波形■のようにさらに遅れた波形となる
。そして、ノア回路７１３によって前記クロック信号７
０と前記バッファ回路７１２の出力■とのノア論理を取
ってゲート遅延分だけ遅らせるので、その出力■は波形
■のように、クロック信号の立ち下がりからある遅延時
間後に立ち下がり、クロックのレートに応じた立ち下が
りパルスをもって立ち上がるような波形になる。また、
そのチョッパ出力■の波形■を反転回路７１４で反転さ
せてできる波形■はタイミングチャートに示すように波
形■のようになる。すなわら、波形■を反転してゲート
遅延の分だけおくれでいる。この波形■は、立ぢ下がり
から立ち上がりまでのパルス幅が弗素に狭い形になって
おり、この波形■を■として第１図に示すＲＡＭの各ラ
ンチ回路２゜３．４．．５．６に供給するので、波形■
の立ち示がりで各ラッチ回路を入力のランチ、すなわち
一時保持することになる。例えば、第３図のタイミング
チャート図の波形＠、■に示すように、外部書き込み信
号（ＷＥ）とチップセレクト信号（Ｃ３）を、それぞれ
、ラッチ回路５とランチ回路６によって、■としての波
形■の立ち下がりでラッチすることによって、その入力
信号論理に従う出力がランチ回路５．６の出力に現れる
。

従って、波形＠、■のデータ変化点は、波形■の立ち下
がりの直後になっている。また、前記内部書き込み可能
信号ＷＥ’は、前述したように、チョッパ回路の信号で
ある波形■と、前記ラッチ回路５．６の信号である波形
◎、Ｃ沖オアであるから、第３図のタイミングチャート
図の最後に示した波形すなわちＷＥ′のようになる。こ
の波形ＷＥ′は、◎と■の波形が論理“０”状態すなわ
ち、書き込み状態であって、チップセレクトもされてい
るという状態においては、波形■をオアゲート７２のゲ
ート遅延の分だ砂遅らした波形になっている。すなわち
、このときＷＥ’の波形は、クロック信号の立ぢ下がり
からある遅延時間後に立ち下がり、クロックのレートに
応じた立ち下がりパルスをもって立ち上がる波形になっ
ている。従って、ランチ回路５．６の出力である波形◎
とＯのデータは、波形ＷＥ′の立ち下がりよりもｔ時間
、すなわちセントアンプクイムｔ８時間前には必ずデー
タが決っており、ＷＥ′波形が立ち上がってから、ｔＨ
待時間すなわち、゛ホールドクイムｔＨ時間だけは必ず
ランチ回路５．６によって保持されていることになる。

また、ランチ回路２，３．４によって、アドレス信号や
書き込みデータ信号に対しても、それらのランチ回路を
波形■でラッチしているので、波形Ｑ沖＠のように、Ｗ
Ｅ′波形の立ち下がりよりｔ５時間前には決っており、
ＷＥ’波形の立ち上がりよりｔ８時間後までは保持され
たものとなっている。このように、内部書き込み信号Ｗ
Ｅ′のパルス幅がＲＡＭの実際の書き込めパルス幅とな
り、この幅ｔＬＬＩＬＩＪは、ｔｗ　ｕＩ＝　ｔｔｙ、４（（ｔｐ　　＋ｔ＋−＋）と
なり、クロックのレート（ｔ　ｃ７ｃｌｃ　）の関数に
なり、レートに応じたものとなる。すなわぢ、ｔｕｕｕ
＋はクロックに応じて、広くとることも可能であり、ｔ
　７．ｉｃに比例しているので、メモリセルに対するｔ
ＬＬＩＬＩＩが大きいときには、それに応じて、クロッ
クの周期ｔ７ｃｌｔを大きくすることによって書き込み
動作を確実に行うことができる。

（７）発明の効果本発明の半導体記憶装置は、このようにＲＡＭのメモリ
アレイ周辺部にランチ回路を付加し、外部から入力する
アドレス、データ、書き込み可能信号或いはチップセレ
クト信号をクロック信号に入力するチョッパ回路の出力
でランチさせることによって、パルス幅のバラツキに無
関係に、メモリセルにデータ書き込みできる書き込みパ
ルス幅を外部クロック信号に応じて制御でき、大容量の
メモリに対しても確実に書き込み動作を実効できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の一実施例のブロック
図、第２図は上記実施例におけるタイミングチャート、
第３図は本発明の前記実施例の内部におけるパルス発生
回路の回路図である。１・・・メモリ素子、　　　２，３，４．５．６・・・
ランチ回路、　　７・・・パルス発生回路、７１・・・
チョッパ回路。

Claims

【特許請求の範囲】

アドレス信号によって指定された番地に書き込みデータ
信号を書き込み、アドレス信号によって指定された番地
から読み出しデータ信号を読み出すランダムアクセスメ
モリのメモリアレイ部の周辺部において、前記アドレス
信号を入力し一時保持する第１のランチ回路と、前記書
き込みデータ信号を入力し一時保持する第２のランチ回
路と、前記読み出しデータ信号を入力し一時保持する第
３のランチ回路と、外部書き込み可能信号や千ノブセレ
クト信号等の制御信号を一時保持する制御信号用ランチ
回路と、クロック信号を入力し出力を前記各ランチ回路
のランチ用制御信号とするチョッパ回路と、前記チョッ
パ回路を含み前記外部書き込み可能信号とチップセレク
ト信号が前記制御信号用ランチ回路にランチされた後、
前記クロック信号のレートに応じて変化する内部書き込
み可能信号を前記メモリルス発生回路とを有することを
特徴とする半導体記憶装置。