JPS62291789A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS62291789A JPS62291789A JP61135302A JP13530286A JPS62291789A JP S62291789 A JPS62291789 A JP S62291789A JP 61135302 A JP61135302 A JP 61135302A JP 13530286 A JP13530286 A JP 13530286A JP S62291789 A JPS62291789 A JP S62291789A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- valid
- cycle
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000872 buffer Substances 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、 ％明の詳細な説明
〔産業上の利用分野〕
本発明は特に有効データ出力時間を長く取れ、アドレス
、書込みデータ、制御信号などの有効信号入力時間が短
かくて済むように構成された半導体メモリに関する。
、書込みデータ、制御信号などの有効信号入力時間が短
かくて済むように構成された半導体メモリに関する。
〔従来の技術）
従来の半導体メモリの構成を第３図に示す。４１は単位
メモリセルを二次元状に配置したメモリセルアレイ、４
２はロウ選択アドレス信号Ａ Ｏ／〜池′のパッフフ、
４３紘その出力をデコードし、メモリセルアレイ４１０
行（ロウ）を選択する之めロウデコーダ、４４はメモリ
セルアレイ４１内の列（カラム）線と、入出力デーヨバ
スとを接続するためのセンススイッチ、４５はセンスス
イッチ４４を選択的に活性化するためのカラムデコーダ
、４６はカラム選択アドレス信号Ａｍｐ１〜Ａｎ’のバ
ラフチで、カラムデコーダ４５にカラムアドレス信号を
供給する。４７は出力データ増幅器で出力データパス上
の微小出力データ信号を増幅し、出力端子Ｑ′よシ出力
する。
メモリセルを二次元状に配置したメモリセルアレイ、４
２はロウ選択アドレス信号Ａ Ｏ／〜池′のパッフフ、
４３紘その出力をデコードし、メモリセルアレイ４１０
行（ロウ）を選択する之めロウデコーダ、４４はメモリ
セルアレイ４１内の列（カラム）線と、入出力デーヨバ
スとを接続するためのセンススイッチ、４５はセンスス
イッチ４４を選択的に活性化するためのカラムデコーダ
、４６はカラム選択アドレス信号Ａｍｐ１〜Ａｎ’のバ
ラフチで、カラムデコーダ４５にカラムアドレス信号を
供給する。４７は出力データ増幅器で出力データパス上
の微小出力データ信号を増幅し、出力端子Ｑ′よシ出力
する。
４８は入カデータパッファで人力データＤ′を増幅し、
入力データパスに書込みデータを供給する。さらに入力
データバッフ丁４８は書込み／読出しコントロール信号
Ｗ／Ｒ’によシ制御されておシ、読出し時には入力デー
タバッフ丁４８の出力はハイインピーダンスになるよう
に構成されている。
入力データパスに書込みデータを供給する。さらに入力
データバッフ丁４８は書込み／読出しコントロール信号
Ｗ／Ｒ’によシ制御されておシ、読出し時には入力デー
タバッフ丁４８の出力はハイインピーダンスになるよう
に構成されている。
上述した従来の半導体メモリは、アドレス信号。
データ入力信号及び書込み／続出し制御信号などを書込
みあるいは読出しサイクルが完了するまで安定した状態
で保っておかなければ々らないように構成されておシ、
またデータ出力は、アドレス漕力など、サイクルがかわ
るとすぐに無効データに変ってしまうように構成される
のが常であった。
みあるいは読出しサイクルが完了するまで安定した状態
で保っておかなければ々らないように構成されておシ、
またデータ出力は、アドレス漕力など、サイクルがかわ
るとすぐに無効データに変ってしまうように構成される
のが常であった。
従って、高速動作をさせようとすると、アドレス信号、
データ人力信号及び書込み／読出し信号等を安定に長時
開法つのは困難であシ、また出力データをピックアップ
する有効時間を長く取れないという欠点がある。
データ人力信号及び書込み／読出し信号等を安定に長時
開法つのは困難であシ、また出力データをピックアップ
する有効時間を長く取れないという欠点がある。
本発明の半導体メモリは、この従来技術の問題点を解決
するために、データ出力、あるいはアドレス入力、デー
タ入力、！込み／読出し制御信号入力などをフリップ／
７０ツブ（以下略してＦ／′Ｆとする）から出力、また
は、Ｆ／Ｆへ入力するように構成され、外部クロックに
同期妊せて動かすことにより、有効出力データの出力時
間が長く取れ、また、有効アドレス、入力データ、書込
み／読出し信号の入力時間が短かくて済むような半導体
メモリを提供する。
するために、データ出力、あるいはアドレス入力、デー
タ入力、！込み／読出し制御信号入力などをフリップ／
７０ツブ（以下略してＦ／′Ｆとする）から出力、また
は、Ｆ／Ｆへ入力するように構成され、外部クロックに
同期妊せて動かすことにより、有効出力データの出力時
間が長く取れ、また、有効アドレス、入力データ、書込
み／読出し信号の入力時間が短かくて済むような半導体
メモリを提供する。
次にお発明について図面を参照して説明する。
第１図は本発明の一構成例を示す。１はメモリ回路で、
第３図で示されるような従来の回路によシ構成される。
第３図で示されるような従来の回路によシ構成される。
１１はメモリ回路１のデータ出力信号Ｑ′をクロック信
号でラッチし、自身のＱ端子よシデータ出力として出す
ためのＦ／Ｆである。
号でラッチし、自身のＱ端子よシデータ出力として出す
ためのＦ／Ｆである。
２１はアドレス入力信号をクロック信号でラッチし、そ
の出力端子Ｑからメモリ回路１にアドレス信号を与える
ように構成したＦ／Ｆである。アドレス信号は一般に複
数本設けられるので、Ｆ／Ｆ２１は各アドレス信号に対
応して設けられている。
の出力端子Ｑからメモリ回路１にアドレス信号を与える
ように構成したＦ／Ｆである。アドレス信号は一般に複
数本設けられるので、Ｆ／Ｆ２１は各アドレス信号に対
応して設けられている。
２２はデータ入力信号をクロック信号でラッチし、その
出刃端子Ｑから、メモリ回路１に書込みデータを与える
よらに構成したＦ／Ｆである。データ人力が複数ある場
合は各データ入力信号に対応してＦ／Ｆ２２が設けられ
る。２３は書込み／続出し信号Ｗ／几をクロック信号で
ラッチし、その出力端子Ｑから、メモリ回路１に書込み
／続出し信号を供給するように構成し九Ｆ／Ｆである。
出刃端子Ｑから、メモリ回路１に書込みデータを与える
よらに構成したＦ／Ｆである。データ人力が複数ある場
合は各データ入力信号に対応してＦ／Ｆ２２が設けられ
る。２３は書込み／続出し信号Ｗ／几をクロック信号で
ラッチし、その出力端子Ｑから、メモリ回路１に書込み
／続出し信号を供給するように構成し九Ｆ／Ｆである。
このように構成され元本発明による半導体メモリの動作
について第２図を参照にして説明する。
について第２図を参照にして説明する。
谷Ｆ ／ Ｉ”は、クロック信号の立上シでＤ端子に入
力するデータをラッチし、次のクロックの立上シまでそ
のデータをＱ出力端子に保持するように構成されている
ので、アドレス信号、データ入力信号Ｗ／几信号は、ク
ロックの立上シに合わせて有効データを入力するよう構
成される。その結果、それらの有効データはクロックの
立上シから次のクロックの立上シまでサイクル一杯有効
となって出力し、メモリ回路１にＡ’ 、Ｄ’ 、
Ｗ／Ｒとして供給されるので、メモリ回路１は時間的に
安定した動作を行なえる。この半導体メモリが読み出し
のときにはメモリ回路１に有効アドレスＡ′が与えられ
てから、アクセスタイム後にＱ′瑞子に有効読出しデー
タとして表われるが、サイクルがかわってアドレスが変
化するとすぐに無効となってしまう。従って本発明によ
）その出力データを、サイクルが変ると同時にＦ／Ｆで
ラッチするようにすれば有効データを次のサイクル一杯
Ｆ／Ｆの出力端子から得られ、読出しサイクルの速度を
速くしても、充分データのピックアップ時間を取ること
ができる。
力するデータをラッチし、次のクロックの立上シまでそ
のデータをＱ出力端子に保持するように構成されている
ので、アドレス信号、データ入力信号Ｗ／几信号は、ク
ロックの立上シに合わせて有効データを入力するよう構
成される。その結果、それらの有効データはクロックの
立上シから次のクロックの立上シまでサイクル一杯有効
となって出力し、メモリ回路１にＡ’ 、Ｄ’ 、
Ｗ／Ｒとして供給されるので、メモリ回路１は時間的に
安定した動作を行なえる。この半導体メモリが読み出し
のときにはメモリ回路１に有効アドレスＡ′が与えられ
てから、アクセスタイム後にＱ′瑞子に有効読出しデー
タとして表われるが、サイクルがかわってアドレスが変
化するとすぐに無効となってしまう。従って本発明によ
）その出力データを、サイクルが変ると同時にＦ／Ｆで
ラッチするようにすれば有効データを次のサイクル一杯
Ｆ／Ｆの出力端子から得られ、読出しサイクルの速度を
速くしても、充分データのピックアップ時間を取ること
ができる。
また書込みの場合は、メモリ回路１に有効アドレスＡ′
が与えられると同時に書込み／読出し制御信号Ｗ／Ｒ’
が、書込み状態となシ、さらに同時に書込みデータが与
えられ、それらがサイクル一杯有効となるため充分な時
間的余裕をもって書込み動作を行なうことができる。
が与えられると同時に書込み／読出し制御信号Ｗ／Ｒ’
が、書込み状態となシ、さらに同時に書込みデータが与
えられ、それらがサイクル一杯有効となるため充分な時
間的余裕をもって書込み動作を行なうことができる。
以上説明したように本発明によれば、有効出力データの
出力時間を長く取れ、ま几有効アドレス。
出力時間を長く取れ、ま几有効アドレス。
入力データ、書込み／続出し制御信号などの人力時間が
短かくて済み高速動作が可能な半導体メモリを簡単な構
成でもって実現できる。
短かくて済み高速動作が可能な半導体メモリを簡単な構
成でもって実現できる。
第１図は本発明の半導体メモリの一構成例を示す。第２
図は本発明による半導体メモリの動作を表すタイミング
図を示す。第３図は従来の半導体メモリの一例を示す。 １・・・・・・従来のメモリ回路、１１．２１〜２３・
・・・・・フリ・ツブ／フロップ（Ｆ／Ｆ）、Ｗ／Ｒ・
・・・・・書込み、読出し制御信号、４１・・・・・・
メモリセルアレイ、４２・・・・・・アドレスバッファ
（ロウ）、４３・・・・・・ロウテコーダ、４４・・・
・・・センススイッチ、４５・・・・・・カラムデコー
ダ、４６・・・・・・アドレスバッファ（カラム）、４
７・・・・・・出力データ増幅器、４８・・・・・・入
カデータパッフフ、Ａｏ′〜Ａｍ ”ｍ ＋ ｉ〜Ａ
Ｈ’・・・・・・アドレス信号。 ぺ ＼ Ｑ Ｋ−、−Ｋｒ３−−・シイクルプンハ゛−筋２図
図は本発明による半導体メモリの動作を表すタイミング
図を示す。第３図は従来の半導体メモリの一例を示す。 １・・・・・・従来のメモリ回路、１１．２１〜２３・
・・・・・フリ・ツブ／フロップ（Ｆ／Ｆ）、Ｗ／Ｒ・
・・・・・書込み、読出し制御信号、４１・・・・・・
メモリセルアレイ、４２・・・・・・アドレスバッファ
（ロウ）、４３・・・・・・ロウテコーダ、４４・・・
・・・センススイッチ、４５・・・・・・カラムデコー
ダ、４６・・・・・・アドレスバッファ（カラム）、４
７・・・・・・出力データ増幅器、４８・・・・・・入
カデータパッフフ、Ａｏ′〜Ａｍ ”ｍ ＋ ｉ〜Ａ
Ｈ’・・・・・・アドレス信号。 ぺ ＼ Ｑ Ｋ−、−Ｋｒ３−−・シイクルプンハ゛−筋２図
Claims (1)
- 【特許請求の範囲】 １）アドレス入力、データ入力、書込み／読出し制御入
力及びデータ出力を少なくとも備えた半導体メモリにお
いて、該データ出力は、外部クロック信号に同期してラ
ッチされるフリップ／フロップ回路の出力端子を経て出
力されるように構成したことを特徴とする半導体メモリ
。 （２）該アドレス入力、データ入力、書込み／読出し制
御入力は、外部クロック信号に同期してラッチされるフ
リップ／フロップ回路の入力端子に与えられるように構
成したことを特徴とする特許請求の範囲第１項記載の半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135302A JPS62291789A (ja) | 1986-06-10 | 1986-06-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135302A JPS62291789A (ja) | 1986-06-10 | 1986-06-10 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291789A true JPS62291789A (ja) | 1987-12-18 |
Family
ID=15148532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135302A Pending JPS62291789A (ja) | 1986-06-10 | 1986-06-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291789A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35680E (en) * | 1988-11-29 | 1997-12-02 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating on chip vector/image mode line modification |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124075A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-06-10 JP JP61135302A patent/JPS62291789A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124075A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35680E (en) * | 1988-11-29 | 1997-12-02 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating on chip vector/image mode line modification |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4961169A (en) | Method of and apparatus for generating variable time delay | |
| JPH0676566A (ja) | 半導体メモリ装置 | |
| KR960012012A (ko) | 동기형 반도체 기억 장치 | |
| EP0056240B1 (en) | Memory device | |
| KR0154586B1 (ko) | 반도체 기억장치 | |
| ATE24617T1 (de) | Direktzugriffsspeicher-anordnungen. | |
| KR900010561A (ko) | 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 | |
| KR930000767B1 (ko) | 반도체 기억장치 | |
| KR960042730A (ko) | 반도체기억장치 | |
| KR960015230A (ko) | 반도체 기억 장치 | |
| JPS62291789A (ja) | 半導体メモリ | |
| EP0276852A2 (en) | Random access memory device with nibble mode operation | |
| JP3161254B2 (ja) | 同期式メモリ装置 | |
| JPH05342881A (ja) | 記憶回路 | |
| JP3707919B2 (ja) | Ｄｒａｍを含む集積回路 | |
| KR970008168A (ko) | 듀얼 포트 ram | |
| JPH0237034B2 (ja) | ||
| JPS6464073A (en) | Image memory | |
| KR950003401B1 (ko) | 컬럼 어드레스 래치신호 발생장치 | |
| JPH0485789A (ja) | メモリ装置 | |
| JPH01196790A (ja) | 半導体メモリ装置 | |
| JPS6076094A (ja) | 読み出し専用メモリ | |
| JPH0528760A (ja) | 半導体メモリ | |
| JPH0713860B2 (ja) | 半導体記憶装置 | |
| JPH0696583A (ja) | 半導体記憶装置 |