JPH01196790A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体メモリ装置、特に、外部からのクロックおよび書
込み指令信号に応答してチップ内で書込み信号（パルス
）を発生するよう構成されたＳＴＲＡＭ装置に関し、 データの入出力端子を共通にし、デバイスとしての回路
規模の縮小化を可能にすることを目的とし、 少なくとも外部からのクロックおよび書込み指令信号に
応答して該クロックの周期毎に読出しサイクルおよび書
込みサイクルを規定し、該規定されたサイクルの種類に
応じて読出し制御信号または書込み制御信号を出力する
回路と、前記クロックを逆相のクロックに反転させる手
段と、前記書込み制御信号が出力されている時に前記逆
相のクロックに応答して書込み信号を発生する回路と、
前記読出し制御信号または書込み信号に応答してデータ
の読出しまたは書込みのアクセスが行われるよう構成さ
れたメモリセルアレイと、該メモリセルアレイとの間で
データの読出しおよび書込みのために供する共通の入出
力端子と、前記逆相のクロックに応答して前記入出力端
子からの書込みデータをラッチし、前記メモリセルアレ
イに供給する手段とを具備し、前記書込みサイクルにお
ける前記外部クロックのレベル変化の一方のレベル変化
時に前記書込み指令信号をラッチし、且つ、該外部クロ
ックの他方のレベル変化時に前記書込みデータをランチ
するように構成する。

〔産業上の利用分野〕

本発明は、半導体メモリ装置に関し、特に、外部からの
クロックおよび書込み指令信号に応答してチップ内で書
込み信号（パルス）を発生するよう構成されたセルフ・
タイムド・ランダム・アクセス・メモリ　（以下、ＳＴ
ＲＡＭと称する）装置に関する。

通常知られているスタティックＲＡＭ　（ＳＲＡＭ）は
、外部からのアドレスデータによって選択されたメモリ
セルに対し、同じく外部からの書込み信号（パルス）に
応答してデータの書込みを行うよう構成されたメモリで
ある。この場合、アドレスデータも書込みパルスもそれ
ぞれ非同期的に印加されるので、データの書込みの際に
は書込みパルスの印加タイミングをチップ外部で調整す
る必要がある。ところが実際には、このような印加タイ
ミングの外部での調整は比較的困難であり、そのため、
該タイミングに成る程度の時間的余裕をとることが一般
的に行われている。従って、このようなＳＲＡＭは、よ
り一層の高速対応化への要望に直面した時に不利な一面
を呈することになる。このような不利な面に鑑みて最近
開発されているデバイスに、上述のＳＴＲＡＭがある。

〔従来の技術〕

第６図には上述したＳＴＲＡＭ装置の従来形の一構成例
が示され、第７図にはその動作タイミングが示される。

第６図において、６０は通常のスタティック形メモリセ
ルアレイ、６１〜６４は外部クロックＣＬＫに応答して
それぞれアドレスデータＡＤＤ　、ローアクティブのチ
ップ選択信号ｍ、ローアクティブの書込み指令信号■、
書込みデータＤＩＮをラッチするレジスタ、６５はレジ
スタ６２の出力の反転信号とレジスタ６３の出力信号と
に応答するアンドゲート、６６はレジスタ６２の出力の
反転信号とレジスタ６３の出力の反転信号とに応答する
アンドゲート、６７はアントゲ−１−６６の出力信号−
８が１１ｍ　レベルの時にクロックＣＬＫに応答して書
込みパルス畦を発生する回路、そして、６８および６９
はトライステートバッファであって、それぞれ書込みパ
ルス畦、アンドゲート６５からの読出し制御信号ＯＥに
応答して書込みデータＤ、、４、読出しデータＤ。Ｕア
を通過させる機能を有している。また、Ｔ１〜Ｔ４、Ｔ
５ａおよびＴ５ｂはチップの端子を表している。

第６図に示される構成において、チップ選択信号酉が“
１　レベルに変化し、外部クロックＣＬＫのレベル変化
（第７図の例示では立上り時点）でレジスタ６２にラッ
チされた時にＳＴＲＡＭ装置はアクティブ状態となる。

チップ選択信号酉と同時に書込み指令信号層が入力され
ると、外部クロックＣＬＫのレベル変化（第７図の例示
では立上り時点）に同期して該書込み指令信号層に対応
のレジスタ６３には１１″　レベルまたはＬ”　レベル
がラッチされる。具体的には、書込み指令信号能が“Ｈ
”レベルの時はアンドゲート６５の出力信号ＯＥが“Ｈ
”レベルとなって、トライステートバッファ６９が機能
し、続出し動作が行われる。逆に、書込み指令信号■が
”Ｌ”レベルの時はアンドゲート６６の出力信号ｗｓ力
＜″１１″レベルとなり、書込みパルス発生回路６７が
ら書込みパルス畦が発生されて、トライステートバッフ
ァ６８が機能し、書込み動作が行われる。

すなわち、外部クロックＣＬＫと書込み指令信号器に応
答して該クロックの周期毎に続出しサイクルｔ、ｌおよ
び書込みサイクル１，４がチップ内で自動的に規定され
るようになっている（第７図参照）。

なお、第７図においてハツチングが施されている部分は
状態が「不定」であることを意味している。

〔発明が解決しようとする課題〕

上述した従来形のＳＴＲＡＭでは、読出しサイクル１Ｒ
の終了時、クロックＣＬＫが立上った時点では未だ「読
出し禁止」である旨の指令（第６図の例示ではアンドゲ
ート６５の出力信号ＯＥに相当）は出ておらず、実際に
は、回路動作上の僅かな遅延に起因して該立上り時点よ
り少し遅れた時点で初めてデータ出力が無効となる（第
７図参照）。

この結果、第７図に示されるように、書込みサイクルｔ
。においてクロックＣＬＫが立上った時点（第７図の例
示ではｔｏの時点）においてもデータ出力の状態は依然
として持続することになる。

この場合、メモリセルアレイ６０からのデータは、バッ
ファ６９を介して端子Ｔ５ｂに出力され、外部に取り出
される。ところが同じ時点ｔ０において、レジスタ６４
の作用により外部からの書込みデータＤ１が端子Ｔ５ａ
を介して取り込まれるようになっている。

すなわち、第６図の従来形装置によれば、書込みサイク
ルｔ。におけるクロックＣＬＫの立上り時（ｔｏの時点
）に、「データ出力」の状態と「データ入力」の状態と
が共に存在していることになる。従って、仮にデータ入
力経路（データ入力端子Ｔ５ａ）とデータ出力経路（デ
ータ出力端子Ｔ５ｂ）とを共通にすると入力データおよ
び出力データがぶつかり合うという不都合が生じるので
、これを回避するためには、第６図の構成に示すように
データ入力端子Ｔ５ａとデータ出力端子Ｔ５ｂとを分離
した構成を採らざるを得なかった。

しかしながら、チップの形態をもつ一般の半導体装置に
おいては、チップ上に占める端子のスペースは、その他
の集積化された回路がチップ上に占めるスペースに比べ
ると極めて大きいことは知られている。これは、デバイ
スとしての回路規模が大きくなることを意味し、好まし
くない。それ故、可能であるならばデータの入出力がぶ
つかり合うという不都合を招くことなく、データの入出
力端子を共通化できれば好適である。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、データの入出力端子を共通にし、デバイスと
しての回路規模の縮小化を可能にする半導体メモリ装置
を提供することを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題は、「データ出力」の状
態と「データ入力」の状態とが任意の時点で共に存在す
ることの無いように回路構成を工夫することにより、解
決され得る。

従って、本発明による半導体メモリ装置は、第１図の原
理ブロック図に示されるように、少なくとも外部からの
クロックＣＬＫおよび吉込み指令信号■に応答して該ク
ロックの周期毎に読出しサイクルＬ、および書込みサイ
クルｔ８を規定し、該規定されたサイクルの種類に応じ
て読出し制御信号ＯＥまたは書込み制御信号ＷＳを出力
する回路１と、前記クロックを逆相のクロック百１に反
転させる手段２と、前記書込み制御信号が出力されてい
る時に前記逆相のクロックに応答して書込み信号ＷＰを
発生する回路３と、前記読出し制御信号または書込み信
号に応答してデータの読出しまたは書込みのアクセスが
行われるよう構成されたメモリセルアレイ４と、該メモ
リセルアレイとの間でデータの読出しおよび書込みの−
ために供する共通の入出力端子５と、前記逆相のクロッ
クに応答して前記入出力端子からの書込みデータＤＩＮ
をラッチし、前記メモリセルアレイに供給する手段６と
を具備している。

〔作　用〕

上述した構成によれば、書込み指令信号層は、書込みサ
イクルｔ。における外部クロックのレベル変化、すなわ
ち立上りおよび立下り、の一方のレベル変化時ｔａ　　
（図示の例では立上り時）にラッチされ、一方、書込み
データＤＩＮは、該書込みサイクル妬における外部クロ
ックの他方のレベル変化時ｔ８（図示の例では立下り時
）にラッチされるようになっている。

これによって、書込み指令信号■がラッチされた時点で
データ出力の状態が依然として持続しているような状況
下であっても、この時点では未だ書込みデータＤＩＮが
ラッチされていないので、入出力端子５を「出力用」と
して専用することができる。そして、書込みデータＤＩ
Ｎがラッチされる時点ではデータ出力の状態は終了して
いるので、入出力端子５を「入力用」として専用するこ
とができる。従って、入力データおよび出力データがぶ
つかり合うという不都合を招くことなくデータの入出力
端子を共通化できる。これは、デバイスとしての回路規
模の縮小化に寄与する。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述する実施例を
用いて説明する。

〔実施例〕

第２図には本発明の一実施例としてのＳＴＲＡＭ装置の
構成がブロック的に示される。

第２図において、Ｔ１〜Ｔ５はチップの端子、２０は通
常のスタティック形メモリセルアレイを示す。

なお、ここで言うメモリセルアレイとは、複数のワード
線およびビット線の交差部にメモリセルがそれぞれ配設
された本来のセルアレイと、メモリセルに対してアクセ
スを行うための周辺回路との双方を含むものとする。端
子Ｔｌ−Ｔ４にはそれぞれアドレスデータＡＤＤ、ロー
アクティブのチップ選択信号３．ローアクティブの書込
み指令信号■、ツクックＣＬＫが入力されるようになっ
ている。また、端子Ｔ５は、メモリセルアレイ２０との
間でデータの読出しく読出しデータＤ。ＬＩ？　）およ
び書込み（書込みデータＤｏｓ）のために供される共通
の入出力端子を表す。

端子ＴＩとメモリセルアレイ２０との間にはレジスタ２
１が介在され、該レジスタ２１は、アドレスデータＡＤ
Ｄをクロ・ツクＣＬＫに応答してラッチする機能を有し
、具体的には、クロックＣＬＫが１１”レベルの時のア
ドレスデータを保持してメモリセルアレイ２０に供給す
る。端子Ｔ２にはレジスタ２２が接続され、該レジスタ
２２は、クロックＣＬＫが“Ｈ”　レベルの時のチップ
選択信号３を保持して出力する機能を有している。同様
に端子Ｔ３にはレジスタ２３が接続され、該レジスタ２
３は、クロックＣＬＫが″１１″レベルの時の書込み指
令信号層を保持して出力する機能を有している。

また、メモリセルアレイ２０と入出力端子Ｔ５との間は
２系統、すなわちデータ書込み用およびデータ読出し用
、に分かれており、データ書込み用の系統にはレジスタ
２４およびトライステートバッファ２８が介在され、デ
ータ読出し用の系統にはトライステートバッファ２９が
介在されている。このレジスタ２４と端子Ｔ４との間に
はインバータ１０が介在され、該インバータｌＯは、端
子Ｔ４から人力された外部クロックＣＬＫを逆相クロッ
クＣＩＪに反転させる機能を有している。従って、レジ
スタ２４は、この逆相クロック■が“１１“レベルの時
の書込みデータＤＩＮをラッチしてトライステートバッ
ファ２８に供給する。このトライステートバッファ２８
は、後述の書込みパルス発生回路２７からの書込みパル
スＷＰが１（”レベルの時に、レジスタ２４を通して送
られてくる書込みデータ０１８をメモリセルアレイ２０
に供給する機能を有している。同様に、トライステート
バッファ２９は、後述のアンドゲート２５からの読出し
制御信号ＯＥが“１１”レベルの時に、メモリセルアレ
イ２０から読出されたデータを読出しデータＤ。ｕｔと
して端子Ｔ５に供給する機能を有している。

２５はレジスタ２２の出力の反転信号とレジスタ２３の
出力信号とに応答し、前述の読出し制御信号ＯＥを出力
するアンドゲート、２６はレジスタ２２の出力の反転信
号とレジスタ２３の出力の反転信号とに応答し、書込み
制御信号−３を出力するアンドゲートを示す。書込みパ
ルス発生回路２７は、書込み制御信号ＷＳが“１１″　
レベルの時に、前述の逆相クロック石１の立上りエツジ
、すなわち外部クロックＣＬＫの立下りエツジに応答し
て前述の書込みパルスＷＰを発生する機能を有している
。

次に、書込みパルス発生回路の一構成例について第３図
を参照しながら説明する。

ここに示される書込みパルス発生回路は、逆相クロック
爾を所定時間だけ遅延させて信号Ｓ１として出力する遅
延回路３１と、該信号Ｓ１を反転させるインバータ３２
と、該インバータ３２の出力と逆相クロック爾とに応答
して信号Ｓ２を出力するアンドゲート３３と、該信号Ｓ
２と前述の書込み制御信号−８とに応答して書込みパル
スＷＰを出力するアンドゲート３４とから構成されてい
る。

次に、第２図におけるデータ人出力部の具体的な一構成
例について第４図を参照しながら説明する。なお、第４
図は説明の簡単化のためにメモリセルアレイの１コラム
分の構成についてのみ示すものである。

第４図において、４１はアドレスデータＡＤＤに応答し
てワードｖＡ札のいずれかを選択するロウアクセス用周
辺回路、４２はアドレスデータＡＤＤに応答してビット
線対ＢＬ、　ＢＬのいずれか１対を選択するコラムアク
セス用周辺回路を示す。一方、５０は例えばフリップフ
ロップ構成を有するメモリセル、５１および５２はそれ
ぞれ当該ワード線孔の選択時に対応のビット線ＢＬ、Ｂ
Ｌとメモリセル５０との間でデータの読出しまたは書込
みを行うだめのトランスファゲート用トランジスタ、５
３および５４は負荷としてのトランジスタ、５５および
５６はコラムアクセス用周辺回路からの選択制御によっ
てそれぞれビット線■とデータ線面との間、ビット線Ｂ
Ｌとデータ綿ＤＢとの間を接続するトランジスタ、をそ
れぞれ示す。なお、メモリセル５０とトランスファゲー
ト用トランジスタ５１および５２とにより１ビツトが構
成される。

また、データ線ＤＢ　、ＤＢにはそれぞれデータの書込
み時に動作するトランジスタ５７　、５８が接続されて
いる。すなわち、トランジスタ５７のゲートには、入出
力端子Ｔ５から入力された書込みデータＤＩＮがインバ
ータ４３、インバータ４４およびアンドゲート２８ａを
介して供給されるようになっており　（ゲート信号Ｄ１
Ｎ）、トランジスタ５８のゲートには、入出力端子Ｔ５
から入力された書込みデータＤＩＮがインへ′−夕４３
、インバータ４４、インバータ４５およびアンドゲート
２８ｂを介して供給されるようになっている（ゲート信
号繭）。なお、アンドゲート２８ａおよび２８ｂは前述
の書込みパルス畦によって制御される。

データ線ＤＢ　、ＤＢ上のデータは、センスアンプ５９
において増幅され、さらに出力バッファ６０を介し、ト
ライステートバッファ２９を通して読出しデータＤｏＵ
Ｔとして入出力端子Ｔ５に出力されるようになっている
。

次に、第２図〜第４図に示されるＳＴＲＡＭ装置の動作
について第５図のタイミング図を参照しながら説明する
。

まず、端子Ｔ２に“Ｌ”　レベルのチップ選択信号酉を
印加し、この状態で端子Ｔ３に書込み指令信号寵を印加
し、端子Ｔ４にクロックＣＬＫを印加すると、該クロッ
クＣＬＫの立上りエツジに同期して読出しサイクル１Ｒ
または書込みサイクル１．が規定される。

（１）読出しサイクルｔ、ｌの時 書込み指令信号■に“ＩＩ”レベルを入力し、クロック
ＣＬＫが立上ると、これによってアンドゲート２５の出
力信号ＯＥが“１１”レベルとなり、これを受けてバッ
ファ２９が機能し、読出し動作が開始される。

しかしながら、実際にはメモリ読出し回路動作上の遅延
に起因して、該クロックＣＬＫの立上り時点より少し遅
れた時点で初めてデータ出力は有効となる（第５図参照
）。

また、読出しサイクルの終了時点、すなわち書込みサイ
クルＬ。の開始時点（【１の時点）においても回路動作
上のわずかな遅延に起因してデータ出力の状態は依然と
して持続している。この時、メモリセルアレイ２０から
のデータは、バッファ２９を介して入出力端子Ｔ５に出
力され、外部に取り出されている。つまり、入出力端子
Ｔ５は「出力用」として利用されている。

（２）書込みサイクルｔ８の時 書込み指令信号■に“Ｌ”レベルを入力し、ｔｉの時点
でクロックＣＬＫが立上ると、これによってアンドゲー
ト２６の出力信号同は“１１″レベルとなるが、逆相ク
ロック■が“Ｌ＃レベルを呈しているため、書込みパル
ス発生回路２７からは“１１”レベルの書込みパルス−
Ｐは発生されない。その結果、バッファ２８は機能せず
、書込み動作は未だ開始されていない。

続いて、前述のデータ出力の状態が終了するのに充分な
時間が経過した時点（ｔｚＯ時点）でクロックＣＬＫが
立下ると、逆相クロック■は“Ｈ”レベルを呈する。こ
れによって、レジスタ２４は入出力端子Ｔ５からの書込
みデータＤＩＮをラッチし、一方、書込みパルス発生回
路２７は“１１”レベルの書込みパルス畦を発生する。

その結果、バッファ２８が機能し、レジスタ２４にラッ
チされている書込みデータＤＩＮは該バッファを介して
メモリセルアレイ２０に供給される。これによってデー
タ人力が有効となる（第５図参照）。

この時（ｔ２の時点）、データ出力の状態は終了してい
るので、入出力端子Ｔ５は「入力用」として専用され得
る。

このように、外部クロックＣＬＫの立上りエツジおよび
立下りエツジの双方を利用して、書込みデータＤＩＮを
ラッチするタイミング（ｔｚＯ時点）と、書込み指令信
号籠をラッチするタイミングＤ＋の時点）とが異なるよ
うに回路構成を工夫することにより、共通の端子Ｔ５で
ありながら、データの入出力がぶつかり合うという不都
合を完全に取り除くことができる。つまり、データの入
出力端子を共通にすることができるので、デバイスとし
ての回路規模の縮小化が可能′となる。

なお、上述した実施例では書込みサイクルｔ。

における外部クロックＣＬＫの立上りエツジで書込み指
令信号印をラッチし、該クロックＣＬＫの立下りエツジ
で書込みデータＤＩＮをランチするように構成したが、
これは、それぞれ逆のエツジでラッチするように構成す
ることもできる。

〔発明の効果〕

以上説明したように本発明の半導体メモリ装置によれば
、入力データおよび出力データがぶつかり合うという不
都合を招くことなくデータの入出力端子を共通化するこ
とができ、デバイスとしての回路規模の縮小化に寄与さ
せることができる。

【図面の簡単な説明】

第１図は本発明による半導体メモリ装置の原理ブロック
図、 第２図は本発明の一実施例としてのＳＴＲＡＭ装置の構
成を示すブロック図、 第３図は第２図における書込みパルス発生回路の一構成
例を示す回路図、 第４図は第２図におけるデータ入出力部の具体的な一構
成例を示す回路図、 第５図は第２図装置の動作タイミング図、第６図は従来
形の一例としてのＳＴＲＡＭ装置の構成を示すブロック
図、 第７図は第６図装置の動作タイミング図、である。 （符号の説明） １・・・サイクル規定回路、２・・・クロック反転手段
、３・・・書込み信′号発生回路、４・・・メモリセル
アレイ、５・・・入出力端子、６・・・書込みデータラ
ッチ手段、ＣＬＫ・・・外部クロック、■・・・逆相ク
ロック、ＤＩＮ・・・書込みデータ、■・・・書込み指
令信号、ＷＳ・・・書込み制御信号、畦・・・書込み信
号、ＯＥ・・・読出し制御信号、ｔＡ、ｔＢ・・・外部
クロックのレベル変化時点、ｔＲ・・・読出しサイクル
、鵡・・・書込みサイクル。

Claims (1)

1. 【特許請求の範囲】 少なくとも外部からのクロック（ＣＬＫ）および書込み
   指令信号（＠ＷＥ＠）に応答して該クロックの周期毎に
   読出しサイクル（ｔ＿Ｒ）および書込みサイクル（ｔ＿
   Ｗ）を規定し、該規定されたサイクルの種類に応じて読
   出し制御信号（ＯＥ）または書込み制御１信号（ＷＳ）
   を出力する回路（１）と、 前記クロックを逆相のクロック（＠ＣＬＫ＠）に反転さ
   せる手段（２）と、 前記書込み制御信号が出力されている時に前記逆相のク
   ロックに応答して書込み信号（ＷＰ）を発生する回路（
   ３）と、 前記読出し制御信号または書込み信号に応答してデータ
   の読出しまたは書込みのアクセスが行われるよう構成さ
   れたメモリセルアレイ（４）と、該メモリセルアレイと
   の間でデータの読出しおよび書込みのために供する共通
   の入出力端子（５）と、 前記逆相のクロックに応答して前記入出力端子からの書
   込みデータ（Ｄ＿Ｉ＿Ｎ）をラッチし、前記メモリセル
   アレイに供給する手段（６）とを具備し、前記書込みサ
   イクルにおける前記外部クロックのレベル変化の一方の
   レベル変化時（ｔ＿Ａ）に前記書込み指令信号をラッチ
   し、且つ、該外部クロックの他方のレベル変化時（ｔ＿
   Ｂ）に前記書込みデータをラッチするようにしたことを
   特徴とする半導体メモリ装置。