JPH07254278A - 自動プリチャージ機能を有する同期式メモリ装置 - Google Patents
自動プリチャージ機能を有する同期式メモリ装置Info
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- JPH07254278A JPH07254278A JP7044667A JP4466795A JPH07254278A JP H07254278 A JPH07254278 A JP H07254278A JP 7044667 A JP7044667 A JP 7044667A JP 4466795 A JP4466795 A JP 4466795A JP H07254278 A JPH07254278 A JP H07254278A
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】
【目的】 システムクロックを基にデータのバースト長
及び読出／書込動作における待ち時間を設定するように
なった同期式メモリ装置について、行チェーンのプリチ
ャージを内部で自動的に行えるようにする。 【構成】 信号バーＲＡＳにより行マスタクロックφＲ
１（φＲ２）が活性化された後、列アドレス信号ＣＡ１
０、ＣＡ１１がプリチャージを示していれば設定された
バースト長及び待ち時間の情報に基づいて読出／書込サ
イクルの終了時点をバースト／待ち時間情報信号発生回
路６００とバースト／待ち時間情報感知回路７００で感
知し、これに応じてプリチャージ信号発生回路８００か
らプリチャージ信号バーφＡＰ１、バーφＡＰ２を発生
して行マスタクロックφＲ１（φＲ２）を非活性化する
と共にプリチャージを行うプリチャージ方法とする。
及び読出／書込動作における待ち時間を設定するように
なった同期式メモリ装置について、行チェーンのプリチ
ャージを内部で自動的に行えるようにする。 【構成】 信号バーＲＡＳにより行マスタクロックφＲ
１（φＲ２）が活性化された後、列アドレス信号ＣＡ１
０、ＣＡ１１がプリチャージを示していれば設定された
バースト長及び待ち時間の情報に基づいて読出／書込サ
イクルの終了時点をバースト／待ち時間情報信号発生回
路６００とバースト／待ち時間情報感知回路７００で感
知し、これに応じてプリチャージ信号発生回路８００か
らプリチャージ信号バーφＡＰ１、バーφＡＰ２を発生
して行マスタクロックφＲ１（φＲ２）を非活性化する
と共にプリチャージを行うプリチャージ方法とする。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル情報を記憶する
メモリ装置に関し、中でも特に、同期式メモリ装置にお
ける行チェーン（row chain）をプリチャージするプリ
チャージ機構に関するものである。
メモリ装置に関し、中でも特に、同期式メモリ装置にお
ける行チェーン（row chain）をプリチャージするプリ
チャージ機構に関するものである。
【０００２】
【従来の技術】動作の超高速化を目的として開発された
同期式メモリ装置は、よく知られているように、外部か
ら供給される一定周期のシステムクロック（又は同期ク
ロックともいう）に合わせてデータアクセスに必要な全
ての動作が遂行される。このような同期式メモリ装置に
おいては、モードセットレジスタを用いることで、外部
による制御信号の入力からシステムクロックの何番目の
クロックでデータを出力するか（待ち時間； latenc
y）、また何ビットのデータを出力するか（バースト
長；burst length）等を定める多様な動作モードを設定
するようにしている。
同期式メモリ装置は、よく知られているように、外部か
ら供給される一定周期のシステムクロック（又は同期ク
ロックともいう）に合わせてデータアクセスに必要な全
ての動作が遂行される。このような同期式メモリ装置に
おいては、モードセットレジスタを用いることで、外部
による制御信号の入力からシステムクロックの何番目の
クロックでデータを出力するか（待ち時間； latenc
y）、また何ビットのデータを出力するか（バースト
長；burst length）等を定める多様な動作モードを設定
するようにしている。
【０００３】ところで、現在通常のメモリ装置における
必須の動作として、１つの行に対する読出又は書込が完
了した後、活性化された行チェーン（行に接続された書
込／読出で駆動されるチェーン）に対して次の読出又は
書込を行うためにプリチャージを行う動作がある。従来
のメモリ装置におけるその行チェーンのプリチャージ
は、図８に示す動作タイミング図のように、１つの行を
活性化させた後に外部からプリチャージ命令を印加する
ことで実行するようにしている。これは、上述のように
システムクロックに従って動作し、設定されたバースト
長及び待ち時間情報により読出／書込を遂行する同期式
メモリ装置でも同様である。しかし、超高速動作の要求
される同期式メモリ装置においては、外部からのプリチ
ャージ命令により行チェーンのプリチャージを遂行する
ようにしていると、適切なプリチャージ時点を外部から
強制的に設定しなければならずタイミングがとり難いだ
けでなく、適切で効率的（消費電力の節減等）なプリチ
ャージ動作の実現が難しい。このようなメモリ装置を使
用するパソコン等の高速化、小型化が急速に進められて
いる現在、改善が求められている。
必須の動作として、１つの行に対する読出又は書込が完
了した後、活性化された行チェーン（行に接続された書
込／読出で駆動されるチェーン）に対して次の読出又は
書込を行うためにプリチャージを行う動作がある。従来
のメモリ装置におけるその行チェーンのプリチャージ
は、図８に示す動作タイミング図のように、１つの行を
活性化させた後に外部からプリチャージ命令を印加する
ことで実行するようにしている。これは、上述のように
システムクロックに従って動作し、設定されたバースト
長及び待ち時間情報により読出／書込を遂行する同期式
メモリ装置でも同様である。しかし、超高速動作の要求
される同期式メモリ装置においては、外部からのプリチ
ャージ命令により行チェーンのプリチャージを遂行する
ようにしていると、適切なプリチャージ時点を外部から
強制的に設定しなければならずタイミングがとり難いだ
けでなく、適切で効率的（消費電力の節減等）なプリチ
ャージ動作の実現が難しい。このようなメモリ装置を使
用するパソコン等の高速化、小型化が急速に進められて
いる現在、改善が求められている。
【０００４】
【発明が解決しようとする課題】したがって本発明の目
的は、行チェーンのプリチャージを同期式メモリ装置で
内部的・自動的に実行することを可能とするプリチャー
ジ機構を提供することにある。また、本発明の他の目的
は、より信頼性に優れた行チェーンのプリチャージ機能
をもった同期式メモリ装置を提供することにある。
的は、行チェーンのプリチャージを同期式メモリ装置で
内部的・自動的に実行することを可能とするプリチャー
ジ機構を提供することにある。また、本発明の他の目的
は、より信頼性に優れた行チェーンのプリチャージ機能
をもった同期式メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、メモリセルをブロック化した複数の
メモリバンク、行アドレスストローブ信号バッファ、列
アドレスストローブ信号バッファ、及び列アドレス発生
回路を少なくとも有し、所定の周波数をもつシステムク
ロックを基にしたバースト長及び待ち時間情報に従って
データアクセスを行う同期式メモリ装置について、行ア
ドレスストローブ信号とバースト長及び待ち時間情報に
関する信号とに応答し、選択対象のメモリバンクに対す
るアドレス動作の完了に伴って当該メモリバンクのプリ
チャージを実行させるプリチャージ信号を自動的に発生
する手段を備えた同期式メモリ装置とすることを一つの
特徴とする。
るために本発明は、メモリセルをブロック化した複数の
メモリバンク、行アドレスストローブ信号バッファ、列
アドレスストローブ信号バッファ、及び列アドレス発生
回路を少なくとも有し、所定の周波数をもつシステムク
ロックを基にしたバースト長及び待ち時間情報に従って
データアクセスを行う同期式メモリ装置について、行ア
ドレスストローブ信号とバースト長及び待ち時間情報に
関する信号とに応答し、選択対象のメモリバンクに対す
るアドレス動作の完了に伴って当該メモリバンクのプリ
チャージを実行させるプリチャージ信号を自動的に発生
する手段を備えた同期式メモリ装置とすることを一つの
特徴とする。
【０００６】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【０００７】図１に、同期式メモリ装置において本発明
による行チェーン自動プリチャージ機能を実行するプリ
チャージ機構の概略を示す。このプリチャージ機構は、
バーＲＡＳバッファ１００、バーＣＡＳバッファ２０
０、列アドレス発生回路３００、バースト終了感知回路
４００、タイミング制御回路５００、バースト／待ち時
間情報信号発生回路６００、バースト／待ち時間情報感
知回路７００、そしてプリチャージ信号発生回路８００
から構成されている。
による行チェーン自動プリチャージ機能を実行するプリ
チャージ機構の概略を示す。このプリチャージ機構は、
バーＲＡＳバッファ１００、バーＣＡＳバッファ２０
０、列アドレス発生回路３００、バースト終了感知回路
４００、タイミング制御回路５００、バースト／待ち時
間情報信号発生回路６００、バースト／待ち時間情報感
知回路７００、そしてプリチャージ信号発生回路８００
から構成されている。
【０００８】バーＲＡＳバッファ１００は、行アドレス
ストローブ信号バーＲＡＳを受けて行関連制御回路を駆
動させる行マスタクロックφＲ１、φＲ２を発生する。
また、バーＣＡＳバッファ２００は、列アドレスストロ
ーブ信号バーＣＡＳを受けて列関連制御回路を駆動させ
る列マスタクロックφＣを発生する。列アドレス発生回
路３００は、アドレス信号Ａｉを入力としてこのアドレ
ス信号ＡｉをＣＭＯＳレベルでバッファリングし、そし
てバッファリングされたアドレス信号から複数の列アド
レス信号（ＣＡ１０、ＣＡ１１、バーＣＡ１１を含む）
を発生する。バースト終了感知回路４００は、列マスタ
クロックφＣと計数発生された列アドレス信号を受けて
バースト長の終了状態を検出するバースト長感知信号Ｃ
ＯＳＩを発生する。タイミング制御回路５００は、行マ
スタクロックφＲ１、φＲ２を入力としてタイミング制
御信号φＳ１ＤＱ、φＳ２ＤＱを発生する。
ストローブ信号バーＲＡＳを受けて行関連制御回路を駆
動させる行マスタクロックφＲ１、φＲ２を発生する。
また、バーＣＡＳバッファ２００は、列アドレスストロ
ーブ信号バーＣＡＳを受けて列関連制御回路を駆動させ
る列マスタクロックφＣを発生する。列アドレス発生回
路３００は、アドレス信号Ａｉを入力としてこのアドレ
ス信号ＡｉをＣＭＯＳレベルでバッファリングし、そし
てバッファリングされたアドレス信号から複数の列アド
レス信号（ＣＡ１０、ＣＡ１１、バーＣＡ１１を含む）
を発生する。バースト終了感知回路４００は、列マスタ
クロックφＣと計数発生された列アドレス信号を受けて
バースト長の終了状態を検出するバースト長感知信号Ｃ
ＯＳＩを発生する。タイミング制御回路５００は、行マ
スタクロックφＲ１、φＲ２を入力としてタイミング制
御信号φＳ１ＤＱ、φＳ２ＤＱを発生する。
【０００９】バースト／待ち時間情報信号発生回路６０
０は、バースト長感知信号ＣＯＳＩ、バーＣＡＳ待ち時
間情報信号ＣＬｍ（“ｍ”は待ち時間値を表す）、バー
ＷＥ活性情報信号φＷＲ（バーＷＥは書込活性化信
号）、及びバースト長信号バーＳＺｎ（“ｎ”はバース
ト長を表す）を入力とし、バースト／待ち時間情報信号
ＣＯＳＡを発生する。バースト／待ち時間情報感知回路
７００は、タイミング制御信号φＳ１ＤＱ、φＳ２Ｄ
Ｑ、バースト／待ち時間情報信号ＣＯＳＡ、及び後述す
るプリチャージ信号発生回路８００から発生される列ア
ドレス活性感知信号ＣＡ１１Ａ、バーＣＡ１１Ａを入力
とし、バースト／待ち時間情報感知信号ＣＯＳＡＰを発
生する。
０は、バースト長感知信号ＣＯＳＩ、バーＣＡＳ待ち時
間情報信号ＣＬｍ（“ｍ”は待ち時間値を表す）、バー
ＷＥ活性情報信号φＷＲ（バーＷＥは書込活性化信
号）、及びバースト長信号バーＳＺｎ（“ｎ”はバース
ト長を表す）を入力とし、バースト／待ち時間情報信号
ＣＯＳＡを発生する。バースト／待ち時間情報感知回路
７００は、タイミング制御信号φＳ１ＤＱ、φＳ２Ｄ
Ｑ、バースト／待ち時間情報信号ＣＯＳＡ、及び後述す
るプリチャージ信号発生回路８００から発生される列ア
ドレス活性感知信号ＣＡ１１Ａ、バーＣＡ１１Ａを入力
とし、バースト／待ち時間情報感知信号ＣＯＳＡＰを発
生する。
【００１０】プリチャージ信号発生回路８００は、列ア
ドレス信号ＣＡ１０、ＣＡ１１、バーＣＡ１１、バース
ト長感知信号ＣＯＳＩ、及びバースト／待ち時間情報感
知信号ＣＯＳＡＰを入力とし、プリチャージ信号バーφ
ＡＰ１、バーφＡＰ２を発生してバーＲＡＳバッファ１
００へ供給し、さらに、列アドレス活性感知信号ＣＡ１
１Ａ、バーＣＡ１１Ａを発生してバースト／待ち時間情
報感知回路７００へ供給する。
ドレス信号ＣＡ１０、ＣＡ１１、バーＣＡ１１、バース
ト長感知信号ＣＯＳＩ、及びバースト／待ち時間情報感
知信号ＣＯＳＡＰを入力とし、プリチャージ信号バーφ
ＡＰ１、バーφＡＰ２を発生してバーＲＡＳバッファ１
００へ供給し、さらに、列アドレス活性感知信号ＣＡ１
１Ａ、バーＣＡ１１Ａを発生してバースト／待ち時間情
報感知回路７００へ供給する。
【００１１】図２はバーＲＡＳバッファ１００の回路例
であって、本発明による自動プリチャージ機能を実現す
るために必要な最小限の構成のみを示している。
であって、本発明による自動プリチャージ機能を実現す
るために必要な最小限の構成のみを示している。
【００１２】ｐチャネル入力形の差動増幅器１０は、基
準電圧ＶＲＥＦと行アドレスストローブ信号バーＲＡＳ
とを差動入力として両者の電圧差を比較増幅し、ＣＭＯ
Ｓレベルに整形した内部行アドレスストローブ信号バー
ＲＡＳを出力する。この差動増幅器１０の出力は３個の
インバータ１１を通じて伝送ゲート回路１４に印加され
る。この伝送ゲート回路１４はシステムクロックＣＬＫ
により導通制御される。そして、伝送ゲート回路１４を
通過した信号はラッチ１５に送られる。
準電圧ＶＲＥＦと行アドレスストローブ信号バーＲＡＳ
とを差動入力として両者の電圧差を比較増幅し、ＣＭＯ
Ｓレベルに整形した内部行アドレスストローブ信号バー
ＲＡＳを出力する。この差動増幅器１０の出力は３個の
インバータ１１を通じて伝送ゲート回路１４に印加され
る。この伝送ゲート回路１４はシステムクロックＣＬＫ
により導通制御される。そして、伝送ゲート回路１４を
通過した信号はラッチ１５に送られる。
【００１３】ラッチ１５の出力は、論理反転されてイン
バータ回路１６のｐチャネルＭＯＳトランジスタ１７及
びｎチャネルＭＯＳトランジスタ１９の各ゲートに印加
される。インバータ回路１６のｐチャネルＭＯＳトラン
ジスタ１７のソースは電源電圧Ｖｃｃに接続され、ｎチ
ャネルＭＯＳトランジスタ１９のドレインはインバータ
回路１６の出力端に接続されている。また、ｐチャネル
ＭＯＳトランジスタ１７のドレインとｎチャネルＭＯＳ
トランジスタ１９のドレインとの間に設けられたｐチャ
ネルＭＯＳトランジスタ１８のゲート、及びｎチャネル
ＭＯＳトランジスタ１９と基板電圧Ｖｓｓ（接地電圧）
との間に設けられるｎチャネルＭＯＳトランジスタ２０
のゲートには、システムクロックＣＬＫとチップ選択信
号φＣＳとを入力とするＮＡＮＤゲート１３の出力及び
該出力の論理反転信号がそれぞれ印加される。このイン
バータ回路１６の出力は２個のインバータ２１を通じて
パルス整形回路２２に供給される。
バータ回路１６のｐチャネルＭＯＳトランジスタ１７及
びｎチャネルＭＯＳトランジスタ１９の各ゲートに印加
される。インバータ回路１６のｐチャネルＭＯＳトラン
ジスタ１７のソースは電源電圧Ｖｃｃに接続され、ｎチ
ャネルＭＯＳトランジスタ１９のドレインはインバータ
回路１６の出力端に接続されている。また、ｐチャネル
ＭＯＳトランジスタ１７のドレインとｎチャネルＭＯＳ
トランジスタ１９のドレインとの間に設けられたｐチャ
ネルＭＯＳトランジスタ１８のゲート、及びｎチャネル
ＭＯＳトランジスタ１９と基板電圧Ｖｓｓ（接地電圧）
との間に設けられるｎチャネルＭＯＳトランジスタ２０
のゲートには、システムクロックＣＬＫとチップ選択信
号φＣＳとを入力とするＮＡＮＤゲート１３の出力及び
該出力の論理反転信号がそれぞれ印加される。このイン
バータ回路１６の出力は２個のインバータ２１を通じて
パルス整形回路２２に供給される。
【００１４】多数のメモリセルをブロック化して形成さ
れるメモリバンクを選択するアドレス信号ＳＲＡ１１
（本実施例では２個のメモリバンクを有する場合を説明
する）が、２つのインバータ２４を通じてＮＡＮＤゲー
ト２９に、またインバータ２７を通じてＮＡＮＤゲート
３１に入力されている。さらに、書込活性化信号バーＷ
Ｅの活性化後に活性化される信号φＷＲＣＦ（write in
formation signal）が、インバータ２５を通じてＮＡＮ
Ｄゲート２９、３１に入力され、またインバータ２６を
通じてＮＡＮＤゲート３２、３４に、インバータ２６、
３０を通じてＮＡＮＤゲート３３、３４にそれぞれ入力
される。ＮＡＮＤゲート２９の出力はＮＡＮＤゲート３
２、３３に入力され、ＮＡＮＤゲート３１の出力はＮＡ
ＮＤゲート３４、３５に入力される。そして、ＮＡＮＤ
ゲート３２、３３、３４、３５にはパルス整形回路２２
の出力が共通に入力される。
れるメモリバンクを選択するアドレス信号ＳＲＡ１１
（本実施例では２個のメモリバンクを有する場合を説明
する）が、２つのインバータ２４を通じてＮＡＮＤゲー
ト２９に、またインバータ２７を通じてＮＡＮＤゲート
３１に入力されている。さらに、書込活性化信号バーＷ
Ｅの活性化後に活性化される信号φＷＲＣＦ（write in
formation signal）が、インバータ２５を通じてＮＡＮ
Ｄゲート２９、３１に入力され、またインバータ２６を
通じてＮＡＮＤゲート３２、３４に、インバータ２６、
３０を通じてＮＡＮＤゲート３３、３４にそれぞれ入力
される。ＮＡＮＤゲート２９の出力はＮＡＮＤゲート３
２、３３に入力され、ＮＡＮＤゲート３１の出力はＮＡ
ＮＤゲート３４、３５に入力される。そして、ＮＡＮＤ
ゲート３２、３３、３４、３５にはパルス整形回路２２
の出力が共通に入力される。
【００１５】ＮＡＮＤゲート３２の出力は、電源電圧Ｖ
ｃｃと第１感知ノード４０との間にソース−ドレイン通
路が設けられたｐチャネルＭＯＳトランジスタ３８のゲ
ートに印加される。ＮＡＮＤゲート３３の出力は、イン
バータ３６を通じて第１感知ノード４０と基板電圧Ｖｓ
ｓ（接地電圧）との間にドレイン−ソース通路が設けら
れたｎチャネルＭＯＳトランジスタ３９のゲートに印加
される。また、ＮＡＮＤゲート３４の出力は、電源電圧
Ｖｃｃと第２感知ノード４３との間にソース−ドレイン
通路が設けられたｐチャネルＭＯＳトランジスタ４１の
ゲートに印加され、ＮＡＮＤゲート３５の出力は、イン
バータ３７を通じて第２感知ノード４３と基板電圧Ｖｓ
ｓとの間にドレイン−ソース通路が設けられたｎチャネ
ルＭＯＳトランジスタ４２のゲートに印加される。
ｃｃと第１感知ノード４０との間にソース−ドレイン通
路が設けられたｐチャネルＭＯＳトランジスタ３８のゲ
ートに印加される。ＮＡＮＤゲート３３の出力は、イン
バータ３６を通じて第１感知ノード４０と基板電圧Ｖｓ
ｓ（接地電圧）との間にドレイン−ソース通路が設けら
れたｎチャネルＭＯＳトランジスタ３９のゲートに印加
される。また、ＮＡＮＤゲート３４の出力は、電源電圧
Ｖｃｃと第２感知ノード４３との間にソース−ドレイン
通路が設けられたｐチャネルＭＯＳトランジスタ４１の
ゲートに印加され、ＮＡＮＤゲート３５の出力は、イン
バータ３７を通じて第２感知ノード４３と基板電圧Ｖｓ
ｓとの間にドレイン−ソース通路が設けられたｎチャネ
ルＭＯＳトランジスタ４２のゲートに印加される。
【００１６】第１感知ノード４０と基板電圧Ｖｓｓとの
間には、電源電圧レベル感知信号φＶＣＣＨ（各内部ノ
ードの初期化のための信号）と図１のプリチャージ信号
発生回路８００から発生される第１プリチャージ信号バ
ーφＡＰ１とを入力とするＮＡＮＤゲート１の出力にゲ
ートの接続されたｎチャネルＭＯＳトランジスタ４６の
ドレイン−ソース通路が設けられる。同様に、第２感知
ノード４３と基板電圧Ｖｓｓとの間には、電源電圧レベ
ル感知信号φＶＣＣＨと図１のプリチャージ信号発生回
路８００から発生される第２プリチャージ信号バーφＡ
Ｐ２とを入力とするＮＡＮＤゲート２の出力にゲートの
接続されたｎチャネルＭＯＳトランジスタ４８のドレイ
ン−ソース通路が設けられる。そして第１、第２感知ノ
ード４０、４３の信号は、ラッチ４５、４７とインバー
タ４９、５０を通じて、それぞれ第１、第２行マスタク
ロックφＲ１、φＲ２として発生される。行マスタクロ
ックφＲ１、φＲ２は、行関連制御回路（ROW RELATED
CONTROL CIRCUIT）、すなわちメモリバンクを制御して
メモリバンク内のワード線を駆動する回路へも供給され
る。
間には、電源電圧レベル感知信号φＶＣＣＨ（各内部ノ
ードの初期化のための信号）と図１のプリチャージ信号
発生回路８００から発生される第１プリチャージ信号バ
ーφＡＰ１とを入力とするＮＡＮＤゲート１の出力にゲ
ートの接続されたｎチャネルＭＯＳトランジスタ４６の
ドレイン−ソース通路が設けられる。同様に、第２感知
ノード４３と基板電圧Ｖｓｓとの間には、電源電圧レベ
ル感知信号φＶＣＣＨと図１のプリチャージ信号発生回
路８００から発生される第２プリチャージ信号バーφＡ
Ｐ２とを入力とするＮＡＮＤゲート２の出力にゲートの
接続されたｎチャネルＭＯＳトランジスタ４８のドレイ
ン−ソース通路が設けられる。そして第１、第２感知ノ
ード４０、４３の信号は、ラッチ４５、４７とインバー
タ４９、５０を通じて、それぞれ第１、第２行マスタク
ロックφＲ１、φＲ２として発生される。行マスタクロ
ックφＲ１、φＲ２は、行関連制御回路（ROW RELATED
CONTROL CIRCUIT）、すなわちメモリバンクを制御して
メモリバンク内のワード線を駆動する回路へも供給され
る。
【００１７】図３はバースト／待ち時間情報信号発生回
路６００の回路例を示している。
路６００の回路例を示している。
【００１８】図１のバースト終了感知回路４００から発
生されたバースト長感知信号ＣＯＳＩは、ＣＭＯＳ形の
伝送ゲート６３、ラッチ６５、及び伝送ゲート６７を通
じてラッチ７３に伝送される。伝送ゲート６３のｎ形電
極と伝送ゲート６７のｐ形電極は、インバータ６１によ
り論理反転されたシステムクロックＣＬＫによって制御
される。そして伝送ゲート６３のｐ形電極と伝送ゲート
６７のｎ形電極は、インバータ６１、６９を通過したシ
ステムクロックＣＬＫによって制御される。電源電圧Ｖ
ｃｃとラッチ７３の入力側との間にはｐチャネルＭＯＳ
トランジスタ７１のソース−ドレイン通路が設けられ、
そのゲートに電源電圧レベル感知信号φＶＣＣＨが印加
される。
生されたバースト長感知信号ＣＯＳＩは、ＣＭＯＳ形の
伝送ゲート６３、ラッチ６５、及び伝送ゲート６７を通
じてラッチ７３に伝送される。伝送ゲート６３のｎ形電
極と伝送ゲート６７のｐ形電極は、インバータ６１によ
り論理反転されたシステムクロックＣＬＫによって制御
される。そして伝送ゲート６３のｐ形電極と伝送ゲート
６７のｎ形電極は、インバータ６１、６９を通過したシ
ステムクロックＣＬＫによって制御される。電源電圧Ｖ
ｃｃとラッチ７３の入力側との間にはｐチャネルＭＯＳ
トランジスタ７１のソース−ドレイン通路が設けられ、
そのゲートに電源電圧レベル感知信号φＶＣＣＨが印加
される。
【００１９】バースト長感知信号ＣＯＳＩはまた、伝送
ゲート６４を通じてバースト／待ち時間情報信号ＣＯＳ
Ａとして発生される。一方、ラッチ７３の出力も伝送ゲ
ート６８を通じてバースト／待ち時間情報信号ＣＯＳＡ
として発生される。これらは伝送ゲート６４、６８によ
り発生制御される。伝送ゲート６４、６８は、バーＣＡ
Ｓ待ち時間情報信号ＣＬｍ、バースト長信号バーＳＺ
ｎ、及びバーＷＥ活性情報信号φＷＲを入力とするＮＯ
Ｒゲート６２の出力によって制御される。すなわち、伝
送ゲート６４のｎ形電極と伝送ゲート６８のｐ形電極が
ＮＯＲゲート６２の出力に直接制御され、伝送ゲート６
４のｐ形電極と伝送ゲート６８のｎ形電極がインバータ
６６を通過したＮＯＲゲート６２の出力により制御され
る。このような伝送ゲート６４、又は伝送ゲート６８を
通じて発生されるバースト／待ち時間情報信号ＣＯＳＡ
は、図１のバースト／待ち時間情報感知回路７００に伝
送される。
ゲート６４を通じてバースト／待ち時間情報信号ＣＯＳ
Ａとして発生される。一方、ラッチ７３の出力も伝送ゲ
ート６８を通じてバースト／待ち時間情報信号ＣＯＳＡ
として発生される。これらは伝送ゲート６４、６８によ
り発生制御される。伝送ゲート６４、６８は、バーＣＡ
Ｓ待ち時間情報信号ＣＬｍ、バースト長信号バーＳＺ
ｎ、及びバーＷＥ活性情報信号φＷＲを入力とするＮＯ
Ｒゲート６２の出力によって制御される。すなわち、伝
送ゲート６４のｎ形電極と伝送ゲート６８のｐ形電極が
ＮＯＲゲート６２の出力に直接制御され、伝送ゲート６
４のｐ形電極と伝送ゲート６８のｎ形電極がインバータ
６６を通過したＮＯＲゲート６２の出力により制御され
る。このような伝送ゲート６４、又は伝送ゲート６８を
通じて発生されるバースト／待ち時間情報信号ＣＯＳＡ
は、図１のバースト／待ち時間情報感知回路７００に伝
送される。
【００２０】図４はバースト／待ち時間情報感知回路７
００の回路例を示している。
００の回路例を示している。
【００２１】バースト／待ち時間情報信号ＣＯＳＡがパ
ルス整形回路７５に入力され、このパルス整形回路７５
の出力は、電源電圧Ｖｃｃとノード７４との間にソース
−ドレイン通路が設けられたｐチャネルＭＯＳトランジ
スタ７６のゲートに印加される。ノード７４と基板電圧
Ｖｓｓとの間にはｎチャネルＭＯＳトランジスタ７７の
ドレイン−ソース通路が設けられている。ノード７４は
ラッチ７８とインバータ７９を通じてＮＡＮＤゲート８
３の入力端子に接続される。このＮＡＮＤゲート８３の
他方の入力端子には、ＮＡＮＤゲート８２の出力が印加
される。
ルス整形回路７５に入力され、このパルス整形回路７５
の出力は、電源電圧Ｖｃｃとノード７４との間にソース
−ドレイン通路が設けられたｐチャネルＭＯＳトランジ
スタ７６のゲートに印加される。ノード７４と基板電圧
Ｖｓｓとの間にはｎチャネルＭＯＳトランジスタ７７の
ドレイン−ソース通路が設けられている。ノード７４は
ラッチ７８とインバータ７９を通じてＮＡＮＤゲート８
３の入力端子に接続される。このＮＡＮＤゲート８３の
他方の入力端子には、ＮＡＮＤゲート８２の出力が印加
される。
【００２２】ＮＡＮＤゲート８２は、ＮＡＮＤゲート８
０及びＮＡＮＤゲート８１の各出力を論理演算する。Ｎ
ＡＮＤゲート８０はタイミング制御回路５００から発生
されたタイミング制御信号φＳ１ＤＱ及びプリチャージ
信号発生回路８００から発生された列アドレス活性感知
信号バーＣＡ１１Ａを論理演算し、ＮＡＮＤゲート８１
はタイミング制御信号φＳ２ＤＱ及び列アドレス活性感
知信号ＣＡ１１Ａを論理演算する。ＮＡＮＤゲート８３
の出力は、パルス整形回路８４を通じてバースト／待ち
時間情報感知信号ＣＯＳＡＰとして発生されると共に、
パルス整形回路８５を通じてｎチャネルＭＯＳトランジ
スタ７７のゲートに帰還される。
０及びＮＡＮＤゲート８１の各出力を論理演算する。Ｎ
ＡＮＤゲート８０はタイミング制御回路５００から発生
されたタイミング制御信号φＳ１ＤＱ及びプリチャージ
信号発生回路８００から発生された列アドレス活性感知
信号バーＣＡ１１Ａを論理演算し、ＮＡＮＤゲート８１
はタイミング制御信号φＳ２ＤＱ及び列アドレス活性感
知信号ＣＡ１１Ａを論理演算する。ＮＡＮＤゲート８３
の出力は、パルス整形回路８４を通じてバースト／待ち
時間情報感知信号ＣＯＳＡＰとして発生されると共に、
パルス整形回路８５を通じてｎチャネルＭＯＳトランジ
スタ７７のゲートに帰還される。
【００２３】図５はプリチャージ信号発生回路８００の
回路例を示している。
回路例を示している。
【００２４】列アドレス信号バーＣＡ１１はＮＡＮＤゲ
ート８６に、列アドレス信号ＣＡ１１はＮＡＮＤゲート
８７にそれぞれ入力され、またこれらＮＡＮＤゲート８
６、８７には列アドレス信号ＣＡ１０が共通入力され
る。ＮＡＮＤゲート８６の出力は伝送ゲート９０とラッ
チ９２を通じて列アドレス活性感知信号バーＣＡ１１Ａ
として発生され、またＮＡＮＤゲート８７の出力は伝送
ゲート９１とラッチ９３を通じて列アドレス活性感知信
号ＣＡ１１Ａとして発生される。伝送ゲート９０、９１
は、バースト長感知信号ＣＯＳＩを入力とするパルス整
形回路８８の出力によって制御される。すなわち、伝送
ゲート９０、９１のｐ形電極はパルス整形回路８８の出
力に直接制御され、伝送ゲート９０、９１のｎ形電極は
インバータ８９を通過したパルス整形回路８８の出力に
制御される。
ート８６に、列アドレス信号ＣＡ１１はＮＡＮＤゲート
８７にそれぞれ入力され、またこれらＮＡＮＤゲート８
６、８７には列アドレス信号ＣＡ１０が共通入力され
る。ＮＡＮＤゲート８６の出力は伝送ゲート９０とラッ
チ９２を通じて列アドレス活性感知信号バーＣＡ１１Ａ
として発生され、またＮＡＮＤゲート８７の出力は伝送
ゲート９１とラッチ９３を通じて列アドレス活性感知信
号ＣＡ１１Ａとして発生される。伝送ゲート９０、９１
は、バースト長感知信号ＣＯＳＩを入力とするパルス整
形回路８８の出力によって制御される。すなわち、伝送
ゲート９０、９１のｐ形電極はパルス整形回路８８の出
力に直接制御され、伝送ゲート９０、９１のｎ形電極は
インバータ８９を通過したパルス整形回路８８の出力に
制御される。
【００２５】ラッチ９２、９３の各出力はまた、バース
ト／待ち時間情報感知信号ＣＯＳＡＰを共通入力とする
ＮＡＮＤゲート９４、９５にそれぞれ入力される。そし
てＮＡＮＤゲート９４、９５の各出力は、それぞれ２つ
ずつのインバータ９６、９７を通じて第１プリチャージ
信号バーφＡＰ１、第２プリチャージ信号バーφＡＰ２
として発生される。
ト／待ち時間情報感知信号ＣＯＳＡＰを共通入力とする
ＮＡＮＤゲート９４、９５にそれぞれ入力される。そし
てＮＡＮＤゲート９４、９５の各出力は、それぞれ２つ
ずつのインバータ９６、９７を通じて第１プリチャージ
信号バーφＡＰ１、第２プリチャージ信号バーφＡＰ２
として発生される。
【００２６】以上の各構成を基に図６の動作タイミング
を示す電圧波形図を参照して、システムクロックＣＬＫ
の周波数が『６６ＭＨｚ』、バースト長（BURST LENGT
H）が『４』、バーＣＡＳ待ち時間値が『２』である場
合における自動プリチャージ機能を説明する。
を示す電圧波形図を参照して、システムクロックＣＬＫ
の周波数が『６６ＭＨｚ』、バースト長（BURST LENGT
H）が『４』、バーＣＡＳ待ち時間値が『２』である場
合における自動プリチャージ機能を説明する。
【００２７】まず、時点ｔ１から始まる読出サイクルで
の自動プリチャージ過程を説明する。時点ｔ１で、行ア
ドレスストローブ信号バーＲＡＳが論理“ロウ”に活性
化されると行アドレス（ROW ADDRESS）がラッチされ
る。ここで図２を参照すると、活性化された行アドレス
ストローブ信号バーＲＡＳにより差動増幅回路１０の出
力が論理“ハイ”となり、システムクロックＣＬＫが論
理“ロウ”のときに論理“ロウ”の信号がインバータ回
路１６のｐチャネルＭＯＳトランジスタ１７及びｎチャ
ネルＭＯＳトランジスタ１９の各ゲートに印加される。
次いでシステムクロックＣＬＫが論理“ハイ”（１番ク
ロック）になると、伝送ゲート回路１４が非導通化さ
れ、またインバータ回路１６のｐチャネルＭＯＳトラン
ジスタ１８が導通することにより（チップ選択信号φＣ
Ｓはメモリの動作中に論理“ハイ”を維持する）、イン
バータ回路１６の出力は論理“ハイ”となる。したがっ
て、パルス整形回路２２から論理“ハイ”の短パルスが
発生され、この信号がＮＡＮＤゲート３２、３３、３
４、３５に入力されてこれらを活性化させる。
の自動プリチャージ過程を説明する。時点ｔ１で、行ア
ドレスストローブ信号バーＲＡＳが論理“ロウ”に活性
化されると行アドレス（ROW ADDRESS）がラッチされ
る。ここで図２を参照すると、活性化された行アドレス
ストローブ信号バーＲＡＳにより差動増幅回路１０の出
力が論理“ハイ”となり、システムクロックＣＬＫが論
理“ロウ”のときに論理“ロウ”の信号がインバータ回
路１６のｐチャネルＭＯＳトランジスタ１７及びｎチャ
ネルＭＯＳトランジスタ１９の各ゲートに印加される。
次いでシステムクロックＣＬＫが論理“ハイ”（１番ク
ロック）になると、伝送ゲート回路１４が非導通化さ
れ、またインバータ回路１６のｐチャネルＭＯＳトラン
ジスタ１８が導通することにより（チップ選択信号φＣ
Ｓはメモリの動作中に論理“ハイ”を維持する）、イン
バータ回路１６の出力は論理“ハイ”となる。したがっ
て、パルス整形回路２２から論理“ハイ”の短パルスが
発生され、この信号がＮＡＮＤゲート３２、３３、３
４、３５に入力されてこれらを活性化させる。
【００２８】このときに信号φＷＲＣＦは論理“ロウ”
（書込活性化信号バーＷＥが非活性状態）なので、バン
ク選択信号ＳＲＡ１１が論理“ハイ”であれば、ＮＡＮ
Ｄゲート３４の論理“ロウ”出力に従って導通化される
ｐチャネルＭＯＳトランジスタ４１により、行マスタク
ロックφＲ２が論理“ハイ”で発生される。この行マス
タクロックφＲ２が第２メモリバンク（本実施例は２個
のメモリバンクを有する場合を例としている）のための
行関連制御回路に供給されるとすると、バンク選択信号
ＳＲＡ１１が論理“ハイ”で入力されてから後、新たな
論理状態で更なる入力が行われない限り、図６に示すよ
うに行マスタクロックφＲ２は、感知ノード４３に接続
されたラッチ４７により論理“ハイ”を維持する。一
方、バンク選択信号ＳＲＡ１１が論理“ロウ”で入力さ
れる場合は、行マスタクロックφＲ２の代わりに行マス
タクロックφＲ１が論理“ハイ”で発生され、第１メモ
リバンクのための行関連制御回路を活性化させる。
（書込活性化信号バーＷＥが非活性状態）なので、バン
ク選択信号ＳＲＡ１１が論理“ハイ”であれば、ＮＡＮ
Ｄゲート３４の論理“ロウ”出力に従って導通化される
ｐチャネルＭＯＳトランジスタ４１により、行マスタク
ロックφＲ２が論理“ハイ”で発生される。この行マス
タクロックφＲ２が第２メモリバンク（本実施例は２個
のメモリバンクを有する場合を例としている）のための
行関連制御回路に供給されるとすると、バンク選択信号
ＳＲＡ１１が論理“ハイ”で入力されてから後、新たな
論理状態で更なる入力が行われない限り、図６に示すよ
うに行マスタクロックφＲ２は、感知ノード４３に接続
されたラッチ４７により論理“ハイ”を維持する。一
方、バンク選択信号ＳＲＡ１１が論理“ロウ”で入力さ
れる場合は、行マスタクロックφＲ２の代わりに行マス
タクロックφＲ１が論理“ハイ”で発生され、第１メモ
リバンクのための行関連制御回路を活性化させる。
【００２９】その後、時点ｔ２で列アドレスストローブ
信号バーＣＡＳが活性化されると、列アドレス（COLUMN
ADDRESS）ＣＡｉがラッチされる。そのときの列アドレ
ス信号ＣＡ１０、ＣＡ１１の論理状態を利用して自動プ
リチャージの実行が判断される。すなわち、図６に示す
ように列アドレス信号ＣＡ１０、ＣＡ１１が共に論理
“ハイ”となると、自動プリチャージの実行が決定され
る。
信号バーＣＡＳが活性化されると、列アドレス（COLUMN
ADDRESS）ＣＡｉがラッチされる。そのときの列アドレ
ス信号ＣＡ１０、ＣＡ１１の論理状態を利用して自動プ
リチャージの実行が判断される。すなわち、図６に示す
ように列アドレス信号ＣＡ１０、ＣＡ１１が共に論理
“ハイ”となると、自動プリチャージの実行が決定され
る。
【００３０】図３において、例えば当該回路のバーＣＡ
Ｓ待ち時間情報信号ＣＬｍのｍ＝３（バーＣＡＳ待ち時
間値が『３』のときに論理“ハイ”となる）、バースト
長信号バーＳＺｎのｎ＝２（バースト長が『２』のとき
に論理“ハイ”となる）である場合には、図６に示す動
作タイミングはバーＣＡＳ待ち時間値が『２』、バース
ト長が『４』の場合であるので、バーＣＡＳ待ち時間情
報信号ＣＬ３及びバースト長信号バーＳＺ２は共に論理
“ロウ”である。また、読出サイクルなのでバーＷＥ活
性情報信号φＷＲは論理“ロウ”である。したがって、
当該回路の伝送ゲート６４は導通し、伝送ゲート６８は
非導通となるので、時点ｔ３で活性化されたバースト長
感知信号ＣＯＳＩが伝送ゲート６４を通じて（以下“直
送経路６０１”とする）論理“ハイ”のバースト／待ち
時間情報信号ＣＯＳＡとして発生される。
Ｓ待ち時間情報信号ＣＬｍのｍ＝３（バーＣＡＳ待ち時
間値が『３』のときに論理“ハイ”となる）、バースト
長信号バーＳＺｎのｎ＝２（バースト長が『２』のとき
に論理“ハイ”となる）である場合には、図６に示す動
作タイミングはバーＣＡＳ待ち時間値が『２』、バース
ト長が『４』の場合であるので、バーＣＡＳ待ち時間情
報信号ＣＬ３及びバースト長信号バーＳＺ２は共に論理
“ロウ”である。また、読出サイクルなのでバーＷＥ活
性情報信号φＷＲは論理“ロウ”である。したがって、
当該回路の伝送ゲート６４は導通し、伝送ゲート６８は
非導通となるので、時点ｔ３で活性化されたバースト長
感知信号ＣＯＳＩが伝送ゲート６４を通じて（以下“直
送経路６０１”とする）論理“ハイ”のバースト／待ち
時間情報信号ＣＯＳＡとして発生される。
【００３１】そして、図４を参照すると論理“ハイ”の
バースト／待ち時間情報信号ＣＯＳＡはパルス整形回路
７５を経て論理“ロウ”の短パルスとしてｐチャネルＭ
ＯＳトランジスタ７６のゲートに印加される。したがっ
て、論理“ハイ”の短パルスがノード７４からラッチ７
８及びインバータ７９を通じてＮＡＮＤゲート８３に入
力される。タイミング制御信号φＳ１ＤＱ、φＳ２ＤＱ
がそれぞれ論理“ロウ”、“ハイ”となり、図５から分
かるように列アドレス活性感知信号バーＣＡ１１Ａ、Ｃ
Ａ１１Ａがそれぞれ論理“ロウ”、“ハイ”で出力され
ると、ＮＡＮＤゲート８３に入力されるＮＡＮＤゲート
８２の出力は論理“ハイ”である。その結果、ＮＡＮＤ
ゲート８３の出力は論理“ロウ”の信号となる。そし
て、パルス整形回路８４でその論理“ロウ”の信号がパ
ルス整形され、図６に示す短パルスの論理“ハイ”とし
てバースト／待ち時間情報感知信号ＣＯＳＡＰが発生さ
れる。このとき、パルス整形回路８４とｎチャネルＭＯ
Ｓトランジスタ７７との間で帰還ループを形成するパル
ス整形回路８５が、短パルスの論理“ハイ”のバースト
／待ち時間情報感知信号ＣＯＳＡＰが論理“ハイ”から
論理“ロウ”へ遷移する状態を感知し、論理“ハイ”の
短パルス信号をｎチャネルＭＯＳトランジスタ７７のゲ
ートに印加することにより、バースト／待ち時間情報感
知信号ＣＯＳＡＰが非活性化される。
バースト／待ち時間情報信号ＣＯＳＡはパルス整形回路
７５を経て論理“ロウ”の短パルスとしてｐチャネルＭ
ＯＳトランジスタ７６のゲートに印加される。したがっ
て、論理“ハイ”の短パルスがノード７４からラッチ７
８及びインバータ７９を通じてＮＡＮＤゲート８３に入
力される。タイミング制御信号φＳ１ＤＱ、φＳ２ＤＱ
がそれぞれ論理“ロウ”、“ハイ”となり、図５から分
かるように列アドレス活性感知信号バーＣＡ１１Ａ、Ｃ
Ａ１１Ａがそれぞれ論理“ロウ”、“ハイ”で出力され
ると、ＮＡＮＤゲート８３に入力されるＮＡＮＤゲート
８２の出力は論理“ハイ”である。その結果、ＮＡＮＤ
ゲート８３の出力は論理“ロウ”の信号となる。そし
て、パルス整形回路８４でその論理“ロウ”の信号がパ
ルス整形され、図６に示す短パルスの論理“ハイ”とし
てバースト／待ち時間情報感知信号ＣＯＳＡＰが発生さ
れる。このとき、パルス整形回路８４とｎチャネルＭＯ
Ｓトランジスタ７７との間で帰還ループを形成するパル
ス整形回路８５が、短パルスの論理“ハイ”のバースト
／待ち時間情報感知信号ＣＯＳＡＰが論理“ハイ”から
論理“ロウ”へ遷移する状態を感知し、論理“ハイ”の
短パルス信号をｎチャネルＭＯＳトランジスタ７７のゲ
ートに印加することにより、バースト／待ち時間情報感
知信号ＣＯＳＡＰが非活性化される。
【００３２】次に図５を参照して説明すると、現時点で
論理“ハイ”の列アドレス信号ＣＡ１０、ＣＡ１１によ
り、ラッチ９２、９３から列アドレス活性感知信号バー
ＣＡ１１Ａ、ＣＡ１１Ａがそれぞれ論理“ロウ”、“ハ
イ”で発生されている状態である。すなわち、伝送ゲー
ト９０、９１は論理“ハイ”のバースト長感知信号ＣＯ
ＳＩに応答する論理“ロウ”の短パルスによって導通化
され、そしてラッチ９２、９３はこれに応答して貯蔵し
た列アドレス信号ＣＡ１１の論理状態を出力として維持
している。したがって、図４の回路からバースト／待ち
時間情報感知信号ＣＯＳＡＰが論理“ハイ”で発生され
ると、第１プリチャージ信号バーφＡＰ１は論理“ハ
イ”（非活性状態）を維持し、図６に示すように第２プ
リチャージ信号バーφＡＰ２は論理“ロウ”（活性状
態）で発生される。これが行及び列関連制御回路へ提供
されてプリチャージが実行される。
論理“ハイ”の列アドレス信号ＣＡ１０、ＣＡ１１によ
り、ラッチ９２、９３から列アドレス活性感知信号バー
ＣＡ１１Ａ、ＣＡ１１Ａがそれぞれ論理“ロウ”、“ハ
イ”で発生されている状態である。すなわち、伝送ゲー
ト９０、９１は論理“ハイ”のバースト長感知信号ＣＯ
ＳＩに応答する論理“ロウ”の短パルスによって導通化
され、そしてラッチ９２、９３はこれに応答して貯蔵し
た列アドレス信号ＣＡ１１の論理状態を出力として維持
している。したがって、図４の回路からバースト／待ち
時間情報感知信号ＣＯＳＡＰが論理“ハイ”で発生され
ると、第１プリチャージ信号バーφＡＰ１は論理“ハ
イ”（非活性状態）を維持し、図６に示すように第２プ
リチャージ信号バーφＡＰ２は論理“ロウ”（活性状
態）で発生される。これが行及び列関連制御回路へ提供
されてプリチャージが実行される。
【００３３】ここで図２の回路１００においては、図５
の回路からそれぞれ論理“ハイ”、“ロウ”で発生され
る第１、第２プリチャージ信号バーφＡＰ１、バーφＡ
Ｐ２がＮＡＮＤゲート１、２にそれぞれ入力される。し
たがって、感知ノード４０と基板電圧Ｖｓｓとの間に接
続されるｎチャネルＭＯＳトランジスタ４６のゲートに
は論理“ロウ”の信号が印加され、感知ノード４３と基
板電圧Ｖｓｓとの間に接続されるｎチャネルＭＯＳトラ
ンジスタ４８のゲートには論理“ハイ”の信号が印加さ
れる。その結果、これ以前に論理“ハイ”を維持してい
た行マスタクロックφＲ２は、プルダウン用のｎチャネ
ルＭＯＳトランジスタ４８の導通により、図６に示すよ
うに論理“ハイ”から論理“ロウ”へ遷移する。
の回路からそれぞれ論理“ハイ”、“ロウ”で発生され
る第１、第２プリチャージ信号バーφＡＰ１、バーφＡ
Ｐ２がＮＡＮＤゲート１、２にそれぞれ入力される。し
たがって、感知ノード４０と基板電圧Ｖｓｓとの間に接
続されるｎチャネルＭＯＳトランジスタ４６のゲートに
は論理“ロウ”の信号が印加され、感知ノード４３と基
板電圧Ｖｓｓとの間に接続されるｎチャネルＭＯＳトラ
ンジスタ４８のゲートには論理“ハイ”の信号が印加さ
れる。その結果、これ以前に論理“ハイ”を維持してい
た行マスタクロックφＲ２は、プルダウン用のｎチャネ
ルＭＯＳトランジスタ４８の導通により、図６に示すよ
うに論理“ハイ”から論理“ロウ”へ遷移する。
【００３４】すなわち、第２プリチャージ信号バーφＡ
Ｐ２が自動的に活性化し、これに伴って、第２メモリバ
ンクを駆動（この場合、読出動作のための駆動）させる
ために活性化された行マスタクロックφＲ２が非活性化
され、第２メモリバンクに対する行チェーンのプリチャ
ージが内部で自動的に実行される。これに対し、従来で
は１サイクルの読出動作が完了した後に任意のメモリバ
ンクに対するプリチャージを行うためには、外部からプ
リチャージ命令を強制的に印加しなければならなかった
のは既に説明した通り周知の事項である。尚、プリチャ
ージの動作自体については、よく知られている事項であ
るので本実施例では説明を省略する。
Ｐ２が自動的に活性化し、これに伴って、第２メモリバ
ンクを駆動（この場合、読出動作のための駆動）させる
ために活性化された行マスタクロックφＲ２が非活性化
され、第２メモリバンクに対する行チェーンのプリチャ
ージが内部で自動的に実行される。これに対し、従来で
は１サイクルの読出動作が完了した後に任意のメモリバ
ンクに対するプリチャージを行うためには、外部からプ
リチャージ命令を強制的に印加しなければならなかった
のは既に説明した通り周知の事項である。尚、プリチャ
ージの動作自体については、よく知られている事項であ
るので本実施例では説明を省略する。
【００３５】図６に示すタイミングにおいて、時点ｔ４
から始まる書込サイクルにおける自動プリチャージを説
明すると、まず、時点ｔ４で書込活性化信号バーＷＥが
論理“ロウ”に活性化され、これに応じて図３の回路に
おけるバーＷＥ活性情報信号φＷＲが論理“ハイ”とな
るので、バースト／待ち時間情報信号ＣＯＳＡは、同図
から分かるように時点ｔ５でバースト長感知信号ＣＯＳ
ＩからシステムクロックＣＬＫの１クロック遅延後に発
生される。すなわち、システムクロックＣＬＫの図６中
１４番のクロックが論理“ロウ”に遷移するのに応じて
バースト長感知信号ＣＯＳＩが伝送ゲート６３を通過し
てラッチ６５に貯蔵され（このとき伝送ゲート６７は非
導通状態である）、次いでシステムクロックＣＬＫの図
６中１５番のクロックが論理“ハイ”に遷移するのに応
じてラッチ６５に貯蔵されている信号が伝送ゲート６
７、ラッチ７３、そして伝送ゲート６８を通じることで
（以下“遅延経路６０２”とする）、バースト長感知信
号ＣＯＳＩから１クロック遅延したバースト／待ち時間
情報信号ＣＯＳＡが発生される。
から始まる書込サイクルにおける自動プリチャージを説
明すると、まず、時点ｔ４で書込活性化信号バーＷＥが
論理“ロウ”に活性化され、これに応じて図３の回路に
おけるバーＷＥ活性情報信号φＷＲが論理“ハイ”とな
るので、バースト／待ち時間情報信号ＣＯＳＡは、同図
から分かるように時点ｔ５でバースト長感知信号ＣＯＳ
ＩからシステムクロックＣＬＫの１クロック遅延後に発
生される。すなわち、システムクロックＣＬＫの図６中
１４番のクロックが論理“ロウ”に遷移するのに応じて
バースト長感知信号ＣＯＳＩが伝送ゲート６３を通過し
てラッチ６５に貯蔵され（このとき伝送ゲート６７は非
導通状態である）、次いでシステムクロックＣＬＫの図
６中１５番のクロックが論理“ハイ”に遷移するのに応
じてラッチ６５に貯蔵されている信号が伝送ゲート６
７、ラッチ７３、そして伝送ゲート６８を通じることで
（以下“遅延経路６０２”とする）、バースト長感知信
号ＣＯＳＩから１クロック遅延したバースト／待ち時間
情報信号ＣＯＳＡが発生される。
【００３６】これ以降の過程については上述した読出サ
イクルの場合と同様に行われ、図６に示すように、時点
ｔ６で第２メモリバンクを活性化する行マスタクロック
φＲ２が論理“ロウ”になる時期に伴って第２プリチャ
ージ信号バーφＡＰ２が論理“ロウ”に活性化され、そ
れにより第２メモリバンクに対する自動プリチャージが
実行される。
イクルの場合と同様に行われ、図６に示すように、時点
ｔ６で第２メモリバンクを活性化する行マスタクロック
φＲ２が論理“ロウ”になる時期に伴って第２プリチャ
ージ信号バーφＡＰ２が論理“ロウ”に活性化され、そ
れにより第２メモリバンクに対する自動プリチャージが
実行される。
【００３７】図６の場合とは違ってバースト長が『２』
である場合の自動プリチャージ過程のタイミングを図７
の電圧波形図に示している。
である場合の自動プリチャージ過程のタイミングを図７
の電圧波形図に示している。
【００３８】この場合、上記のように図３の回路６００
におけるバースト長信号バーＳＺｎのｎ＝２とすれば論
理“ハイ”になるので、ＮＯＲゲート６２の出力が論理
“ロウ”となり、したがってバースト長感知信号ＣＯＳ
Ｉは遅延経路６０２を通じて伝送される。つまり、バー
スト／待ち時間情報信号ＣＯＳＡは、バースト長感知信
号ＣＯＳＩからシステムクロックＣＬＫの１クロックだ
け遅延した後に発生される。
におけるバースト長信号バーＳＺｎのｎ＝２とすれば論
理“ハイ”になるので、ＮＯＲゲート６２の出力が論理
“ロウ”となり、したがってバースト長感知信号ＣＯＳ
Ｉは遅延経路６０２を通じて伝送される。つまり、バー
スト／待ち時間情報信号ＣＯＳＡは、バースト長感知信
号ＣＯＳＩからシステムクロックＣＬＫの１クロックだ
け遅延した後に発生される。
【００３９】また、図４の回路７００では、バースト／
待ち時間情報信号ＣＯＳＡを基にパルス整形回路７５か
ら短パルスが発生され、ラッチ７８を経てＮＡＮＤゲー
ト８３の１入力となる。そして、行アドレスストローブ
信号バーＲＡＳの活性化から一定時間後に発生されるタ
イミング制御信号φＳ２ＤＱの論理状態に応じ（列アド
レス活性感知信号ＣＡ１１Ａが論理“ハイ”である）、
図７に示すようにタイミング制御信号φＳ２ＤＱが論理
“ハイ”になったとき、バースト／待ち時間情報感知信
号ＣＯＳＡＰが論理“ハイ”で発生される。これに従っ
て自動プリチャージが実行される。
待ち時間情報信号ＣＯＳＡを基にパルス整形回路７５か
ら短パルスが発生され、ラッチ７８を経てＮＡＮＤゲー
ト８３の１入力となる。そして、行アドレスストローブ
信号バーＲＡＳの活性化から一定時間後に発生されるタ
イミング制御信号φＳ２ＤＱの論理状態に応じ（列アド
レス活性感知信号ＣＡ１１Ａが論理“ハイ”である）、
図７に示すようにタイミング制御信号φＳ２ＤＱが論理
“ハイ”になったとき、バースト／待ち時間情報感知信
号ＣＯＳＡＰが論理“ハイ”で発生される。これに従っ
て自動プリチャージが実行される。
【００４０】図７中に点線で示すタイミングは、図４の
回路７００に対しタイミング制御信号φＳ１ＤＱ及びタ
イミング制御信号φＳ２ＤＱの制御を行わない場合、す
なわち、自動プリチャージの制御にバーＲＡＳ情報を利
用しない場合を示している。この対比から分かる通り、
自動プリチャージ信号バーφＡＰ１、バーφＡＰ２の生
成に必要なバースト／待ち時間情報感知信号ＣＯＳＡＰ
は、バースト長及びバーＣＡＳ待ち時間に関する情報は
勿論のこと、行アドレスストローブ信号バーＲＡＳに関
する情報にも対応している。尚、図中のバーＣＳを入力
として信号φＣＳが発生される。
回路７００に対しタイミング制御信号φＳ１ＤＱ及びタ
イミング制御信号φＳ２ＤＱの制御を行わない場合、す
なわち、自動プリチャージの制御にバーＲＡＳ情報を利
用しない場合を示している。この対比から分かる通り、
自動プリチャージ信号バーφＡＰ１、バーφＡＰ２の生
成に必要なバースト／待ち時間情報感知信号ＣＯＳＡＰ
は、バースト長及びバーＣＡＳ待ち時間に関する情報は
勿論のこと、行アドレスストローブ信号バーＲＡＳに関
する情報にも対応している。尚、図中のバーＣＳを入力
として信号φＣＳが発生される。
【００４１】以上の実施例に示した各回路は例示であ
り、論理反転、組合せの論理演算の手法等はこれに限ら
れるものではないことは当然理解されよう。
り、論理反転、組合せの論理演算の手法等はこれに限ら
れるものではないことは当然理解されよう。
【００４２】
【発明の効果】以上述べてきたように本発明によれば、
行チェーンのプリチャージを同期式メモリ装置の内部で
自動的に行えるようになり、しかも、その自動プリチャ
ージに関して、データアクセスに基本的に利用されるバ
ーＲＡＳ及びバーＣＡＳの情報に加え、バースト長及び
待ち時間に関する情報を反映して内部で自動的に適切な
タイミングを生成してプリチャージを実行することがで
きる。したがって、効率的で、しかもより信頼性の高い
プリチャージ機能を提供できる。
行チェーンのプリチャージを同期式メモリ装置の内部で
自動的に行えるようになり、しかも、その自動プリチャ
ージに関して、データアクセスに基本的に利用されるバ
ーＲＡＳ及びバーＣＡＳの情報に加え、バースト長及び
待ち時間に関する情報を反映して内部で自動的に適切な
タイミングを生成してプリチャージを実行することがで
きる。したがって、効率的で、しかもより信頼性の高い
プリチャージ機能を提供できる。
【図１】本発明による自動プリチャージ機構の構成例を
示すブロック構成図。
示すブロック構成図。
【図２】図１中のバーＲＡＳバッファ１００の回路図。
【図３】図１中のバースト／待ち時間情報信号発生回路
６００の回路図。
６００の回路図。
【図４】図１中のバースト／待ち時間情報信号感知回路
７００の回路図。
７００の回路図。
【図５】図１中のプリチャージ信号発生回路８００の回
路図。
路図。
【図６】本発明による自動プリチャージのタイミングの
一例を示す信号波形図。
一例を示す信号波形図。
【図７】本発明による自動プリチャージのタイミングの
他の例を示す信号波形図。
他の例を示す信号波形図。
【図８】従来におけるプリチャージのタイミングを示す
信号波形図。
信号波形図。
１００ バーＲＡＳバッファ ２００ バーＣＡＳバッファ ３００ 列アドレス発生回路 ４００ バースト終了感知回路 ５００ タイミング制御回路 ６００ バースト／待ち時間情報信号発生回路 ７００ バースト／待ち時間情報信号感知回路 ８００ プリチャージ信号発生回路 φＲ１、φＲ２ 行マスタクロック φＳ１ＤＱ、φＳ２ＤＱ タイミング制御信号 φＣ チップ選択信号 ＣＡ１０、ＣＡ１１ 列アドレス信号 ＣＡ１１Ａ 列アドレス活性感知信号 ＣＯＳＩ バースト長感知信号 ＣＯＳＡ バースト／待ち時間情報信号 ＣＯＳＡＰ バースト／待ち時間情報感知信号 バーφＡＰ１、バーφＡＰ２ 自動プリチャージ信号 ＣＬｍ バーＣＡＳ待ち時間情報信号 φＷＲ バーＷＥ活性情報信号 バーＳＺｎ バースト長信号
Claims (6)
- 【請求項１】 メモリセルをブロック化した複数のメモ
リバンクを有し、行及び列アドレスストローブ信号を使
用する同期式メモリ装置において、 行アドレスストローブ信号及び列アドレスストローブ信
号に関連して発生される信号に応答し、選択対象のメモ
リバンクに対する少なくともアドレス動作の完了に伴っ
て当該メモリバンクのプリチャージを実行させるプリチ
ャージ信号を自動的に発生する手段を備えたことを特徴
とする同期式メモリ装置。 - 【請求項２】 メモリセルをブロック化した複数のメモ
リバンク、行アドレスストローブ信号バッファ、列アド
レスストローブ信号バッファ、及び列アドレス発生回路
を少なくとも有し、所定の周波数をもつシステムクロッ
クを基にしたバースト長及び待ち時間情報に従ってデー
タアクセスを行う同期式メモリ装置において、 行アドレスストローブ信号とバースト長及び待ち時間情
報に関する信号とに応答し、選択対象のメモリバンクに
対する少なくともアドレス動作の完了に伴って当該メモ
リバンクのプリチャージを実行させるプリチャージ信号
を自動的に発生する手段を備えたことを特徴とする同期
式メモリ装置。 - 【請求項３】 メモリセルをブロック化した複数のメモ
リバンクと、外部から入力される行アドレスストローブ
信号及びバンク選択信号を基に、選択対象のメモリバン
クに属する行関連制御回路を駆動させる行マスタクロッ
クを発生する回路と、を少なくとも有し、所定の周波数
をもつシステムクロックを基にしたバースト長及び待ち
時間情報に従ってデータアクセスを行う同期式メモリ装
置において、 行アドレスストローブ信号とバースト長及び待ち時間情
報に関する信号とに応答し、選択対象のメモリバンクに
対する少なくともアドレス動作の完了に伴って当該メモ
リバンクのプリチャージを実行させるプリチャージ信号
を自動的に発生すると共に該プリチャージ信号を前記行
マスタクロックを発生する回路へ供給して行マスタクロ
ックを非活性化させる手段を備えたことを特徴とする同
期式メモリ装置。 - 【請求項４】 メモリセルをブロック化した複数のメモ
リバンクと、外部から入力される行アドレスストローブ
信号及びバンク選択信号を基に、選択対象のメモリバン
クに属する行関連制御回路を駆動させる行マスタクロッ
クを発生する回路と、外部から入力される列アドレスス
トローブ信号を基に、選択対象のメモリバンクに属する
列関連制御回路を駆動させる列マスタクロックを発生す
る回路と、外部から入力されるアドレス信号から列アド
レス信号を発生する回路と、列マスタクロック及び列ア
ドレス信号からバースト長終了状態を検出するバースト
長感知信号を発生する回路と、を少なくとも有し、所定
の周波数をもつシステムクロックを基にしたバースト長
及び待ち時間情報に従ってデータアクセスを行う同期式
メモリ装置において、 行アドレスストローブ信号と列アドレス信号とバースト
長感知信号とバースト長及び待ち時間情報に関する信号
とに応答し、選択対象のメモリバンクに対する少なくと
もアドレス動作の完了に伴って当該メモリバンクのプリ
チャージを実行させるプリチャージ信号を自動的に発生
すると共に該プリチャージ信号を前記行マスタクロック
を発生する回路に供給して行マスタクロックを非活性化
させる手段を備えたことを特徴とする同期式メモリ装
置。 - 【請求項５】 メモリセルをブロック化した複数のメモ
リバンクと、外部から入力される行アドレスストローブ
信号及びバンク選択信号を基に、選択対象のメモリバン
クに属する行関連制御回路を駆動させる行マスタクロッ
クを発生する回路と、外部から入力される列アドレスス
トローブ信号を基に、選択対象のメモリバンクに属する
列関連制御回路を駆動させる列マスタクロックを発生す
る回路と、外部から入力されるアドレス信号から列アド
レス信号を発生する回路と、列マスタクロック及び列ア
ドレス信号からバースト長終了状態を検出するバースト
長感知信号を発生する回路と、を少なくとも有し、所定
の周波数をもつシステムクロックを基にしたバースト長
及び待ち時間情報に従ってデータアクセスを行う同期式
メモリ装置において、 行マスタクロックに基づいてタイミング制御信号を発生
する手段と、そのタイミング制御信号とバースト長及び
待ち時間情報に関する信号とを受けて、これらに含まれ
た行アドレスストローブ信号の情報とバースト長及び待
ち時間情報とを反映した情報感知信号を発生する手段
と、前記バースト長感知信号、前記列アドレス信号、及
び前記情報感知信号に応答してプリチャージを実行させ
るプリチャージ信号を発生すると共に該プリチャージ信
号を前記行マスタクロックを発生する回路に供給して行
マスタクロックを非活性化させる手段と、を備えたこと
を特徴とする同期式メモリ装置。 - 【請求項６】 外部からのシステムクロックに同期して
データアクセスを行うようにされ、読出／書込を行うデ
ータのバースト長及び読出／書込動作における待ち時間
をそのシステムクロックを基に設定するようになった同
期式メモリ装置のプリチャージ方法において、 行アドレスストローブ信号により行マスタクロックが活
性化された後、列アドレス信号の所定のビットがプリチ
ャージを示していれば設定されたバースト長及び待ち時
間の情報に基づき読出／書込サイクルの終了時点を感知
してプリチャージ信号を発生し、活性化されている行マ
スタクロックを非活性化すると共に行チェーンのプリチ
ャージを行うようにしたことを特徴とするプリチャージ
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940004125A KR970001699B1 (ko) | 1994-03-03 | 1994-03-03 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
| KR1994P4125 | 1994-03-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254278A true JPH07254278A (ja) | 1995-10-03 |
| JP3209485B2 JP3209485B2 (ja) | 2001-09-17 |
Family
ID=19378299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04466795A Expired - Lifetime JP3209485B2 (ja) | 1994-03-03 | 1995-03-03 | 自動プリチャージ機能を有する同期式メモリ装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5555526A (ja) |
| JP (1) | JP3209485B2 (ja) |
| KR (1) | KR970001699B1 (ja) |
| CN (1) | CN1089473C (ja) |
| DE (2) | DE19549532B4 (ja) |
| FR (1) | FR2716999B1 (ja) |
| GB (1) | GB2287112B (ja) |
| RU (1) | RU2128371C1 (ja) |
| TW (1) | TW275693B (ja) |
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| WO1998056004A1 (fr) * | 1997-06-03 | 1998-12-10 | Fujitsu Limited | Memoire a semi-conducteurs |
| USRE37273E1 (en) | 1995-08-31 | 2001-07-10 | Fujitsu Limited | Synchronous semiconductor device with discontinued functions at power down |
| US7821842B2 (en) | 2007-07-19 | 2010-10-26 | Spansion Llc | Synchronous memory devices and control methods for performing burst write operations |
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