JPH0821234B2 - ダイナミック型半導体記憶装置およびその制御方法 - Google Patents
ダイナミック型半導体記憶装置およびその制御方法Info
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- JPH0821234B2 JPH0821234B2 JP63007327A JP732788A JPH0821234B2 JP H0821234 B2 JPH0821234 B2 JP H0821234B2 JP 63007327 A JP63007327 A JP 63007327A JP 732788 A JP732788 A JP 732788A JP H0821234 B2 JPH0821234 B2 JP H0821234B2
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- power supply
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミック型半導体記憶装置およびそ
の制御方法に関するものである。
の制御方法に関するものである。
［従来の技術］ 第16図は、従来のダイナミック型半導体記憶装置の１
組のビット線対の部分を示した図であり、たとえば“A
288K CMOS Pseudostatic RAM"IEEE Journal of Solid−
State Circuits,Vol.SC−19,No.5,pp.619−623,October
1984に記載されている。
組のビット線対の部分を示した図であり、たとえば“A
288K CMOS Pseudostatic RAM"IEEE Journal of Solid−
State Circuits,Vol.SC−19,No.5,pp.619−623,October
1984に記載されている。
第16図において、ビット線対BL,▲▼に交差する
ように複数のワード線WLが配置されており、各ビット線
BLまたは▲▼と各ワード線WLとの交点にメモリセル
MCが設けられている。第16図においては、ビット線BLに
接続された１つのメモリセルMCとビット線▲▼に接
続された１つのメモリセルMCのみが示され、他のメモリ
セルは省略されている。各メモリセルMCは、転送用トラ
ンジスタQsと記憶用キャパシタＣとからなる。トランジ
スタQsはビット線BLまたは▲▼と記憶用キャパスタ
Ｃとの間に接続され、そのゲートはワード線WLに接続さ
れている。
ように複数のワード線WLが配置されており、各ビット線
BLまたは▲▼と各ワード線WLとの交点にメモリセル
MCが設けられている。第16図においては、ビット線BLに
接続された１つのメモリセルMCとビット線▲▼に接
続された１つのメモリセルMCのみが示され、他のメモリ
セルは省略されている。各メモリセルMCは、転送用トラ
ンジスタQsと記憶用キャパシタＣとからなる。トランジ
スタQsはビット線BLまたは▲▼と記憶用キャパスタ
Ｃとの間に接続され、そのゲートはワード線WLに接続さ
れている。
また、ビット線対BL,▲▼には、Ｎ型センスアン
プNSAとＰ型センスアンプPSAとが接続されている。Ｎ型
センスアンプNSAは、ＮチャンネルMOSトランジスタQ1お
よびQ2からなる。トランジスタQ1はビット線▲▼と
ノードN1との間に接続され、そのゲートはビット線BLに
接続されている。トランジスタQ2はビット線BLとノード
N1との間に接続され、そのゲートはビット線▲▼に
接続されている。ノードN1はＮチャンネルMOSトランジ
スタQ3を介して接地電位に結合されており、トランジス
タQ3のゲートにはセンスアンプ活性化信号φSNが与えら
れる。Ｐ型センスアンプPSAは、ＰチャンネルMOSトラン
ジスタQ4およびQ5からなる。トランジスタQ4はビット線
▲▼とノードN2との間に接続され、そのゲートはビ
ット線BLに接続されている。トランジスタQ5はビット線
BLとノードN2との間に接続され、そのゲートはビット線
▲▼に接続されている。ノードN2はＰチャンネルMO
SトランジスタQ6を介して電源電位Vccに結合されてお
り、トランジスタQ6のゲートにはセンスアンプ活性化信
号φSPが与えられる。さらに、ビット線対BL,BL間には
イコライズ用ＮチャネルMOSトランジスタQ7が接続され
ており、そのゲートにはイコライズ信号BLEQが与えられ
る。
プNSAとＰ型センスアンプPSAとが接続されている。Ｎ型
センスアンプNSAは、ＮチャンネルMOSトランジスタQ1お
よびQ2からなる。トランジスタQ1はビット線▲▼と
ノードN1との間に接続され、そのゲートはビット線BLに
接続されている。トランジスタQ2はビット線BLとノード
N1との間に接続され、そのゲートはビット線▲▼に
接続されている。ノードN1はＮチャンネルMOSトランジ
スタQ3を介して接地電位に結合されており、トランジス
タQ3のゲートにはセンスアンプ活性化信号φSNが与えら
れる。Ｐ型センスアンプPSAは、ＰチャンネルMOSトラン
ジスタQ4およびQ5からなる。トランジスタQ4はビット線
▲▼とノードN2との間に接続され、そのゲートはビ
ット線BLに接続されている。トランジスタQ5はビット線
BLとノードN2との間に接続され、そのゲートはビット線
▲▼に接続されている。ノードN2はＰチャンネルMO
SトランジスタQ6を介して電源電位Vccに結合されてお
り、トランジスタQ6のゲートにはセンスアンプ活性化信
号φSPが与えられる。さらに、ビット線対BL,BL間には
イコライズ用ＮチャネルMOSトランジスタQ7が接続され
ており、そのゲートにはイコライズ信号BLEQが与えられ
る。
第16図の回路の動作について第17図の動作波形図を用
いて説明する。
いて説明する。
ロウアドレスストローブ信号▲▼が「Ｈ」レベ
ルのとき、すなわちオフタイム期間には、センスアンプ
活性化信号φSNが「Ｈ」レベル、センスアンプ活性化信
号φSPが「Ｌ」レベルになり、センスアンプNSAおよびP
SAは活性状態になっている。これにより、ビット線対B
L,▲▼の一方の電位が「Ｈ」レベル、他方の電位が
「Ｌ」レベルに保持される。
ルのとき、すなわちオフタイム期間には、センスアンプ
活性化信号φSNが「Ｈ」レベル、センスアンプ活性化信
号φSPが「Ｌ」レベルになり、センスアンプNSAおよびP
SAは活性状態になっている。これにより、ビット線対B
L,▲▼の一方の電位が「Ｈ」レベル、他方の電位が
「Ｌ」レベルに保持される。
次に、ロウアドレスストローブ信号▲▼が
「Ｌ」レベルのとき、すなわちアクティブ期間には、ま
ずセンスアンプ活性化信号φSNを「Ｌ」レベル、センス
アンプ活性化信号φSPを「Ｈ」レベルにすることによ
り、センスアンプNSAおよびPSAが非活性状態にされた
後、イコライズ信号BLEQが一旦「Ｈ」レベルにされ、ビ
ット線対BL,▲▼間が短絡される。これにより、ビ
ット線BLおよび▲▼の電位が共に「Ｈ」レベルと
「Ｌ」レベルとの中間電位（プリチャージ電位）にな
る。そして、イコライズ信号BLEQが「Ｌ」レベルに戻さ
れた後、ワード線駆動信号φWLが「Ｈ」レベルに立上が
る。これにより、選択されたワード線WLに接続されたメ
モリセルMCの情報が、対応するビット線BLまたは▲
▼に読出され、ビット線BLまたは▲▼の電位がメモ
リセルMCの情報に従ってわずかに上昇または低下する。
このとき、選択されたメモリセルMCが接続されていない
方のビット線BLまたは▲▼の電位は、上述のプリチ
ャージ電位のまま保たれる。その後、センスアンプ活性
化信号φSNが「Ｈ」レベルにされかつセンスアンプ活性
化信号φSPが「Ｌ」レベルにされて、センスアンプNSA
およびPSAが活性状態にされると、ビット線BLとビット
線▲▼との間の電位差が増幅される。その結果、ビ
ット線対BL,▲▼のうち電位の高い方が「Ｈ」レベ
ルに固定され、電位の低い方が「Ｌ」レベルに固定され
る。このようにして、メモリセルMCのリフレッシュおよ
び読出動作が行なわれる。その後、ロウアドレスストロ
ーブ信号▲▼が「Ｈ」レベルに立上がるとアクテ
ィブ期間が終了し、ワード線駆動信号φWLが「Ｌ」レベ
ルに立上がる。これにより、選択されたワード線WLに接
続されたメモリセルMCのトランジスタQsがオフする。し
かし、センスアンプNSAおよびPSAは、次のアクティブ期
間が始まるまで活性状態のまま保持される。そして、ロ
ウアドレスストローブ信号▲▼が「Ｌ」レベルと
なってアクティブ期間になると、再び上記の動作が行な
われる。
「Ｌ」レベルのとき、すなわちアクティブ期間には、ま
ずセンスアンプ活性化信号φSNを「Ｌ」レベル、センス
アンプ活性化信号φSPを「Ｈ」レベルにすることによ
り、センスアンプNSAおよびPSAが非活性状態にされた
後、イコライズ信号BLEQが一旦「Ｈ」レベルにされ、ビ
ット線対BL,▲▼間が短絡される。これにより、ビ
ット線BLおよび▲▼の電位が共に「Ｈ」レベルと
「Ｌ」レベルとの中間電位（プリチャージ電位）にな
る。そして、イコライズ信号BLEQが「Ｌ」レベルに戻さ
れた後、ワード線駆動信号φWLが「Ｈ」レベルに立上が
る。これにより、選択されたワード線WLに接続されたメ
モリセルMCの情報が、対応するビット線BLまたは▲
▼に読出され、ビット線BLまたは▲▼の電位がメモ
リセルMCの情報に従ってわずかに上昇または低下する。
このとき、選択されたメモリセルMCが接続されていない
方のビット線BLまたは▲▼の電位は、上述のプリチ
ャージ電位のまま保たれる。その後、センスアンプ活性
化信号φSNが「Ｈ」レベルにされかつセンスアンプ活性
化信号φSPが「Ｌ」レベルにされて、センスアンプNSA
およびPSAが活性状態にされると、ビット線BLとビット
線▲▼との間の電位差が増幅される。その結果、ビ
ット線対BL,▲▼のうち電位の高い方が「Ｈ」レベ
ルに固定され、電位の低い方が「Ｌ」レベルに固定され
る。このようにして、メモリセルMCのリフレッシュおよ
び読出動作が行なわれる。その後、ロウアドレスストロ
ーブ信号▲▼が「Ｈ」レベルに立上がるとアクテ
ィブ期間が終了し、ワード線駆動信号φWLが「Ｌ」レベ
ルに立上がる。これにより、選択されたワード線WLに接
続されたメモリセルMCのトランジスタQsがオフする。し
かし、センスアンプNSAおよびPSAは、次のアクティブ期
間が始まるまで活性状態のまま保持される。そして、ロ
ウアドレスストローブ信号▲▼が「Ｌ」レベルと
なってアクティブ期間になると、再び上記の動作が行な
われる。
ところで、最近のダイナミック型半導体記憶装置にお
いては、動作電流の低減を図るために、メモリセルアレ
イが分割動作するように構成されることが多い。すなわ
ち、メモリセルアレイが複数のブロックに分割され、入
力されたアドレス信号の一部により選択されるブロック
においてのみビット線の充放電が行なわれる。
いては、動作電流の低減を図るために、メモリセルアレ
イが分割動作するように構成されることが多い。すなわ
ち、メモリセルアレイが複数のブロックに分割され、入
力されたアドレス信号の一部により選択されるブロック
においてのみビット線の充放電が行なわれる。
第16図に示した構成のメモリセルアレイをこのブロッ
ク分割型の半導体記憶装置に適応した場合、ロウアドレ
スストローブ信号▲▼が「Ｌ」レベルに立下がっ
た後、アドレス信号がデコードされ、そのアドレス信号
によりブロックが選択される。そして、選択されたブロ
ックにおけるイコライザ信号BLEQのみが「Ｈ」レベルに
立上がってビット線対BL,▲▼のイコライズが行な
われる。したがって、ロウアドレスストローブ信号▲
▼が「Ｌ」レベルに立下がってからアドレス信号の
デコードが完了するまで、イコライズ信号BLEQを「Ｈ」
レベルにすることができないので、アクセスが遅れるこ
とになる。なお、メモリセルアレイの分割動作を行なわ
ない場合には、ブロックを選択する必要がないので、ロ
ウアドレスストローブ信号▲▼が「Ｌ」レベルに
なると直ちにイコライズ信号BLEQを「Ｈ」レベルに立上
げることができ、アクセスの遅延は生じない。
ク分割型の半導体記憶装置に適応した場合、ロウアドレ
スストローブ信号▲▼が「Ｌ」レベルに立下がっ
た後、アドレス信号がデコードされ、そのアドレス信号
によりブロックが選択される。そして、選択されたブロ
ックにおけるイコライザ信号BLEQのみが「Ｈ」レベルに
立上がってビット線対BL,▲▼のイコライズが行な
われる。したがって、ロウアドレスストローブ信号▲
▼が「Ｌ」レベルに立下がってからアドレス信号の
デコードが完了するまで、イコライズ信号BLEQを「Ｈ」
レベルにすることができないので、アクセスが遅れるこ
とになる。なお、メモリセルアレイの分割動作を行なわ
ない場合には、ブロックを選択する必要がないので、ロ
ウアドレスストローブ信号▲▼が「Ｌ」レベルに
なると直ちにイコライズ信号BLEQを「Ｈ」レベルに立上
げることができ、アクセスの遅延は生じない。
第18図は、他の従来のダイナミック型半導体記憶装置
の１組のビット線対の部分を示した図であり、たとえば
“A Fast 256K×4 COMS DRAM with a Distributed Sens
e and Unique Restore Circuit"IEEE Journal of Solid
−State Circuits,Vol.SC−22,No.5,pp.861−867,Octob
er1987,に記載されている。
の１組のビット線対の部分を示した図であり、たとえば
“A Fast 256K×4 COMS DRAM with a Distributed Sens
e and Unique Restore Circuit"IEEE Journal of Solid
−State Circuits,Vol.SC−22,No.5,pp.861−867,Octob
er1987,に記載されている。
第18図の回路が第16図の回路と異なるのは、ビット線
BLおよび▲▼がそれぞれプリチャージ用のＮチャネ
ルMOSトランジスタQ8およびQ9を介してプリチャージ電
位発生回路PRに接続されている点である。トランジスタ
Q8およびQ9のゲートにはイコライズ用トランジスタQ7と
共通のイコライズ信号BLEQが与えられる。プリチャージ
電位発生回路PRはプリチャージ電位VBLを発生するもの
である。プリチャージ電位VBLは電源電位Vccと接地電位
との中間電位1/2・Vccである。
BLおよび▲▼がそれぞれプリチャージ用のＮチャネ
ルMOSトランジスタQ8およびQ9を介してプリチャージ電
位発生回路PRに接続されている点である。トランジスタ
Q8およびQ9のゲートにはイコライズ用トランジスタQ7と
共通のイコライズ信号BLEQが与えられる。プリチャージ
電位発生回路PRはプリチャージ電位VBLを発生するもの
である。プリチャージ電位VBLは電源電位Vccと接地電位
との中間電位1/2・Vccである。
次に、第18図の回路の動作について第19図の動作波形
図を用いて説明する。
図を用いて説明する。
この回路においては、メモリセルMCのリフレッシュお
よび読出動作が終了してロウアドレスストローブ信号▲
▼が「Ｈ」レベルに立上がった後、ワード線駆動
信号φWLが「Ｌ」レベルになると、直ちにセンスアンプ
活性化信号φSNが「Ｌ」レベル、センスアンプ活性化信
号φSPが「Ｈ」レベルになり、センスアンプNSAおよびP
SAが非活性状態となる。そして、直ちにイコライズ信号
BLEQが「Ｈ」レベルになり、ビット線対BL,▲▼間
が短絡される。したがって、この回路を用いたブロック
分割型半導体記憶装置においては、アドレス信号のデコ
ードが終了すると、選択されたブロックのイコライズ信
号BLEQを直ちに「Ｌ」レベルにして、ワード線駆動信号
φWLを「Ｈ」レベルに立上げることができるので、アク
セスの遅れはない。
よび読出動作が終了してロウアドレスストローブ信号▲
▼が「Ｈ」レベルに立上がった後、ワード線駆動
信号φWLが「Ｌ」レベルになると、直ちにセンスアンプ
活性化信号φSNが「Ｌ」レベル、センスアンプ活性化信
号φSPが「Ｈ」レベルになり、センスアンプNSAおよびP
SAが非活性状態となる。そして、直ちにイコライズ信号
BLEQが「Ｈ」レベルになり、ビット線対BL,▲▼間
が短絡される。したがって、この回路を用いたブロック
分割型半導体記憶装置においては、アドレス信号のデコ
ードが終了すると、選択されたブロックのイコライズ信
号BLEQを直ちに「Ｌ」レベルにして、ワード線駆動信号
φWLを「Ｈ」レベルに立上げることができるので、アク
セスの遅れはない。
上記のような動作の場合、ロウアドレスストローブ信
号▲▼が「Ｈ」レベルの間、ビット線対BL,▲
▼の電位はイコライズされることにより「Ｈ」レベル
と「Ｌ」レベルとの中間電位であるプリチャージ電位と
なる。しかし、ロウアドレスストローブ信号▲▼
が「Ｈ」レベルの期間が長いとリーク電流等の影響でビ
ット線対BL,▲▼の電位が上記のプリチャージ電位
からずれてくる。そこで、ビット線対BL,▲▼の電
位を一定に保つために、プリチャージ電位発生回路PRが
必要となる。
号▲▼が「Ｈ」レベルの間、ビット線対BL,▲
▼の電位はイコライズされることにより「Ｈ」レベル
と「Ｌ」レベルとの中間電位であるプリチャージ電位と
なる。しかし、ロウアドレスストローブ信号▲▼
が「Ｈ」レベルの期間が長いとリーク電流等の影響でビ
ット線対BL,▲▼の電位が上記のプリチャージ電位
からずれてくる。そこで、ビット線対BL,▲▼の電
位を一定に保つために、プリチャージ電位発生回路PRが
必要となる。
第18図においては、イコライズ信号BLEQが「Ｈ」レベ
ルになると、トランジスタQ7がオンしてビット線対BL,
▲▼のイコライズが行なわれると同時に、トランジ
スタQ8およびQ9がオンしてビット線対BL,▲▼がプ
リチャージ電位発生回路PRに接続されることになる。こ
れにより、ビット線対BL,▲▼にプリチャージ電位V
BLが供給され、ビット線対BL,▲▼の電位が一定に
保たれる。
ルになると、トランジスタQ7がオンしてビット線対BL,
▲▼のイコライズが行なわれると同時に、トランジ
スタQ8およびQ9がオンしてビット線対BL,▲▼がプ
リチャージ電位発生回路PRに接続されることになる。こ
れにより、ビット線対BL,▲▼にプリチャージ電位V
BLが供給され、ビット線対BL,▲▼の電位が一定に
保たれる。
第20図は、プリチャージ電位発生回路の一例を示し、
第18図の回路と同じ文献に記載されている。
第18図の回路と同じ文献に記載されている。
このプリチャージ電位発生回路PRは、エンハンスメン
ト型のＮチャネルMOSトランジスタQ11,Q12,Q13、エンハ
ンスメント型のＰチャネルMOSトランジスタQ14,Q15,Q1
6、および同一の抵抗値を有する抵抗R1〜R4からなる。
電源電位供給端V1と接地電位供給端V2との間に、抵抗R
1、トランジスタQ11、トランジスタQ12および抵抗R2が
直列に接続されている。トランジスタQ11のゲートは抵
抗R1とトランジスタQ11との接続点N3に接続されてい
る。トランジスタQ12のゲートはトランジスタQ11とQ12
との接続点N4に接続されている。また、電源電位供給端
V1と接地電位供給端V2との間には、抵抗R3、トランジス
タQ14、トランジスタQ15および抵抗R4が直列に接続され
ている。トランジスタQ14のゲートはトランジスタQ14と
トランジスタQ15との接続点N5に接続され、トランジス
タQ15のゲートはトランジスタQ15と抵抗R4との接続点N6
に接続されている。さらに、電源電位供給端V1と接地電
位供給端V2との間に、トランジスタQ13およびトランジ
スタQ16からなる出力端が接続されている。トランジス
タQ13は電源電位供給端V1と出力端Ｏとの間に接続さ
れ、そのゲートは接続点N3に接続されている。トランジ
スタQ16は接地電位供給端V2と出力端Ｏとの間に接続さ
れ、そのゲートは接続点N6に接続されている。電源電位
供給端V1は電源電位Vccに結合され、接地電位供給端V2
は接地電位に結合される。
ト型のＮチャネルMOSトランジスタQ11,Q12,Q13、エンハ
ンスメント型のＰチャネルMOSトランジスタQ14,Q15,Q1
6、および同一の抵抗値を有する抵抗R1〜R4からなる。
電源電位供給端V1と接地電位供給端V2との間に、抵抗R
1、トランジスタQ11、トランジスタQ12および抵抗R2が
直列に接続されている。トランジスタQ11のゲートは抵
抗R1とトランジスタQ11との接続点N3に接続されてい
る。トランジスタQ12のゲートはトランジスタQ11とQ12
との接続点N4に接続されている。また、電源電位供給端
V1と接地電位供給端V2との間には、抵抗R3、トランジス
タQ14、トランジスタQ15および抵抗R4が直列に接続され
ている。トランジスタQ14のゲートはトランジスタQ14と
トランジスタQ15との接続点N5に接続され、トランジス
タQ15のゲートはトランジスタQ15と抵抗R4との接続点N6
に接続されている。さらに、電源電位供給端V1と接地電
位供給端V2との間に、トランジスタQ13およびトランジ
スタQ16からなる出力端が接続されている。トランジス
タQ13は電源電位供給端V1と出力端Ｏとの間に接続さ
れ、そのゲートは接続点N3に接続されている。トランジ
スタQ16は接地電位供給端V2と出力端Ｏとの間に接続さ
れ、そのゲートは接続点N6に接続されている。電源電位
供給端V1は電源電位Vccに結合され、接地電位供給端V2
は接地電位に結合される。
ＮチャネルMOSトランジスタQ11〜Q13のしきい値電圧
をVTHN（＞０）とし、ＰチャネルMOSトランジスタQ14〜
Q16のしきい値電圧をVTHP（＜０）とすると、接続点N3
の電位はVcc/2＋VTHPとなり、接続点N6の電位はVcc/2＋
VTHPとなる。これにより、出力端Ｏの電位がVcc/2以下
になると、トランジスタQ13が導通状態となり、トラン
ジスタQ16が非導通状態となるので、出力端Ｏの電位が
上昇する。逆に、出力端Ｏの電位がVcc/2以上になる
と、トランジスタQ13が非導通状態となり、トランジス
タQ16が導通状態となるので、出力端Ｏの電位が低下す
る。
をVTHN（＞０）とし、ＰチャネルMOSトランジスタQ14〜
Q16のしきい値電圧をVTHP（＜０）とすると、接続点N3
の電位はVcc/2＋VTHPとなり、接続点N6の電位はVcc/2＋
VTHPとなる。これにより、出力端Ｏの電位がVcc/2以下
になると、トランジスタQ13が導通状態となり、トラン
ジスタQ16が非導通状態となるので、出力端Ｏの電位が
上昇する。逆に、出力端Ｏの電位がVcc/2以上になる
と、トランジスタQ13が非導通状態となり、トランジス
タQ16が導通状態となるので、出力端Ｏの電位が低下す
る。
なお、このプリチャージ電位発生回路PRにおいては、
電源電位供給端V1、抵抗R1、トランジスタQ11、トラン
ジスタQ12、抵抗R2および接地電位供給端V2の経路と、
電源電位供給端V1、抵抗R3、トランジスタQ14、トラン
ジスタQ15、抵抗R4および接地電位供給端V2の経路とに
電流が流れている。また、トランジスタQ13およびトラ
ンジスタQ16にサブスレッショルド電流が定常的に流れ
ている。したがって、スタンドバイ時の電流が増加す
る。
電源電位供給端V1、抵抗R1、トランジスタQ11、トラン
ジスタQ12、抵抗R2および接地電位供給端V2の経路と、
電源電位供給端V1、抵抗R3、トランジスタQ14、トラン
ジスタQ15、抵抗R4および接地電位供給端V2の経路とに
電流が流れている。また、トランジスタQ13およびトラ
ンジスタQ16にサブスレッショルド電流が定常的に流れ
ている。したがって、スタンドバイ時の電流が増加す
る。
近年、携帯用パーソナルコンピュータ等の普及により
ダイナミック型半導体記憶装置においても電池による記
憶保持が行なわれる。このため、記憶保持に要する電流
を低減させる必要が生じてきた。ダイナミック型半導体
記憶装置においては、通常はその半導体記憶装置をスタ
ンドバイ状態にし、必要最小限の回数のリフレッシュ動
作を行なうことにより記憶保持が行なわれる。したがっ
て、記憶保持に要する電流を減らすためには、スタンド
バイ電流およびリフレッシュ電流のどちらかまたは両方
を減らす必要がある。しかし、上記のプリチャージ電位
発生回路に流れる定常電流は、スタンドバイ電流および
リフレッシュ電流の両方を増加させるこになる。
ダイナミック型半導体記憶装置においても電池による記
憶保持が行なわれる。このため、記憶保持に要する電流
を低減させる必要が生じてきた。ダイナミック型半導体
記憶装置においては、通常はその半導体記憶装置をスタ
ンドバイ状態にし、必要最小限の回数のリフレッシュ動
作を行なうことにより記憶保持が行なわれる。したがっ
て、記憶保持に要する電流を減らすためには、スタンド
バイ電流およびリフレッシュ電流のどちらかまたは両方
を減らす必要がある。しかし、上記のプリチャージ電位
発生回路に流れる定常電流は、スタンドバイ電流および
リフレッシュ電流の両方を増加させるこになる。
［発明が解決しようとする課題］ 第16図および第17図に示された従来のブロック分割型
の半導体記憶装置においては、上記のように、アドレス
デコードが終了した後に、ビット線対BL,▲▼のイ
コライズを行なわなければならないのでアクセスが遅れ
るという問題点があった。また、第18図および第19図に
示された従来のブロック分割型の半導体記憶装置におい
ては、プリチャージ電位発生回路に流れる定常電流によ
り、動作時の電流および記憶保持に要する電流が増加す
るという問題点があった。
の半導体記憶装置においては、上記のように、アドレス
デコードが終了した後に、ビット線対BL,▲▼のイ
コライズを行なわなければならないのでアクセスが遅れ
るという問題点があった。また、第18図および第19図に
示された従来のブロック分割型の半導体記憶装置におい
ては、プリチャージ電位発生回路に流れる定常電流によ
り、動作時の電流および記憶保持に要する電流が増加す
るという問題点があった。
この発明の主たる目的は、ノーマルサイクルでアクセ
スの遅れがなく、動作時の電流および記憶保持に要する
電流が低減されたダイナミック型半導体記憶装置および
その制御方法を得ることである。
スの遅れがなく、動作時の電流および記憶保持に要する
電流が低減されたダイナミック型半導体記憶装置および
その制御方法を得ることである。
［課題を解決するための手段］ 第１の発明に係るダイナミック型半導体記憶装置 第１の発明に係るダイナミック型半導体記憶装置は、
メモリセルアレイ、複数のセンスアンプ、複数のイコラ
イズ手段、中間電位発生手段、複数のスイッチ手段、お
よび制御手段を備える。
メモリセルアレイ、複数のセンスアンプ、複数のイコラ
イズ手段、中間電位発生手段、複数のスイッチ手段、お
よび制御手段を備える。
メモリセルアレイは、複数のセンスアンプは、複数の
ビット線対、および複数のビット線対に接続された複数
のメモリセルを含む。複数のビット線対に対応して設け
られて、各々が対応するビット線対の一方の電位を第１
の電位にかつ他方の電位を第２の電位に増幅する。複数
のイコライズ手段は、複数のビット線対に対応して設け
られ、各々が対応するビット線対の電位を同電位にす
る。中間電位発生手段は、第１の電源用ノード、第２の
電源用ノードおよび中間電位出力ノードを有し、第１の
電源用ノードに第１の電位を受け、かつ第２の電源用ノ
ードに第２の電位を受けて中間電位出力ノードに第１の
電位と第２の電位との中間電位を出力する。複数のスイ
ッチ手段は、複数のビット線対と中間電位発生手段との
中間電位出力ノードの間にそれぞれ接続される。
ビット線対、および複数のビット線対に接続された複数
のメモリセルを含む。複数のビット線対に対応して設け
られて、各々が対応するビット線対の一方の電位を第１
の電位にかつ他方の電位を第２の電位に増幅する。複数
のイコライズ手段は、複数のビット線対に対応して設け
られ、各々が対応するビット線対の電位を同電位にす
る。中間電位発生手段は、第１の電源用ノード、第２の
電源用ノードおよび中間電位出力ノードを有し、第１の
電源用ノードに第１の電位を受け、かつ第２の電源用ノ
ードに第２の電位を受けて中間電位出力ノードに第１の
電位と第２の電位との中間電位を出力する。複数のスイ
ッチ手段は、複数のビット線対と中間電位発生手段との
中間電位出力ノードの間にそれぞれ接続される。
制御手段は、ノーマルモードにおいて、スタンドバイ
期間に複数のスイッチ手段を導通状態に保持させ、アク
ティブ期間に複数のセンスアンプを活性状態にさせる第
１の制御動作を行ない、リフレッシュモードにおいて、
アクティブ期間に、まず、複数のイコライズ手段を一定
時間活性状態にさせ、その後、複数のセンスアンプを活
性状態にさせ、その後のスタンドバイ期間をも活性状態
を継続させる第２の制御動作を行なう。
期間に複数のスイッチ手段を導通状態に保持させ、アク
ティブ期間に複数のセンスアンプを活性状態にさせる第
１の制御動作を行ない、リフレッシュモードにおいて、
アクティブ期間に、まず、複数のイコライズ手段を一定
時間活性状態にさせ、その後、複数のセンスアンプを活
性状態にさせ、その後のスタンドバイ期間をも活性状態
を継続させる第２の制御動作を行なう。
第２の発明に係るダイナミック型半導体記憶装置 第２の発明に係るダイナミック型半導体記憶装置は、
複数のメモリセルブロック、ブロック選択手段、複数の
センスアンプ、複数のイコライズ手段、中間電位発生手
段、複数のスイッチ手段、および制御手段を備える。
複数のメモリセルブロック、ブロック選択手段、複数の
センスアンプ、複数のイコライズ手段、中間電位発生手
段、複数のスイッチ手段、および制御手段を備える。
複数のメモリセルブロックは、複数のビット線対、お
よび複数のビット線対に接続された複数のメモリセルを
それぞれが含む。ブロック選択手段は、これら複数のメ
モリセルブロックのいずれかを選択する。複数のセンス
アンプは、複数のビット線対に対応して設けられ、各々
が対応するビット線対の一方の電位を第１の電位にかつ
他方の電位を第２の電位に増幅する。複数のイコライズ
手段は、複数のビット線対に対応して設けられ、各々が
対応するビット線対の電位を同電位にする。中間電位発
生手段は、第１の電源用ノード、第２の電源用ノードお
よび中間電位出力ノードを有し、第１の電源用ノードに
第１の電位を受け、かつ第２の電源用ノードに第２の電
位を受けて中間電位出力ノードに第１の電位と第２の電
位との中間電位を出力する。複数のスイッチ手段は、複
数のビット線対と中間電位発生手段の中間電位出力ノー
ドとの間にそれぞれ接続される。
よび複数のビット線対に接続された複数のメモリセルを
それぞれが含む。ブロック選択手段は、これら複数のメ
モリセルブロックのいずれかを選択する。複数のセンス
アンプは、複数のビット線対に対応して設けられ、各々
が対応するビット線対の一方の電位を第１の電位にかつ
他方の電位を第２の電位に増幅する。複数のイコライズ
手段は、複数のビット線対に対応して設けられ、各々が
対応するビット線対の電位を同電位にする。中間電位発
生手段は、第１の電源用ノード、第２の電源用ノードお
よび中間電位出力ノードを有し、第１の電源用ノードに
第１の電位を受け、かつ第２の電源用ノードに第２の電
位を受けて中間電位出力ノードに第１の電位と第２の電
位との中間電位を出力する。複数のスイッチ手段は、複
数のビット線対と中間電位発生手段の中間電位出力ノー
ドとの間にそれぞれ接続される。
制御手段は、ブロック選択手段により選択されたメモ
リセルブロックにおけるノーマルモードにおいて、スタ
ンドバイ期間に選択されたメモリセルブロックに対する
複数のスイッチ手段を導通状態に保持させ、アクティブ
期間に選択されたメモリセルブロックに対する複数のセ
ンスアンプを活性状態にさせる第１の制御動作を行な
い、ブロック選択状態により選択されたメモリセルブロ
ックにおけるリフレッシュモードにおいて、アクティブ
期間に、まず、選択されたメモリセルブロックに対する
複数のイコライズ手段を一定時間活性状態にさせ、その
後、選択されたメモリセルブロックに対する複数のセン
スアンプを活性状態にさせ、その後のスタンドバイ期間
をも活性状態を継続させる第２の制御動作を行なわせる
とともに、ブロック選択手段により選択されなかったメ
モリセルブロックに対する複数のイコライズ手段と複数
のスイッチ手段と複数のセンスアンプとをアクティブ期
間およびスタンドバイ期間ともに同じ状態を継続させ
る。
リセルブロックにおけるノーマルモードにおいて、スタ
ンドバイ期間に選択されたメモリセルブロックに対する
複数のスイッチ手段を導通状態に保持させ、アクティブ
期間に選択されたメモリセルブロックに対する複数のセ
ンスアンプを活性状態にさせる第１の制御動作を行な
い、ブロック選択状態により選択されたメモリセルブロ
ックにおけるリフレッシュモードにおいて、アクティブ
期間に、まず、選択されたメモリセルブロックに対する
複数のイコライズ手段を一定時間活性状態にさせ、その
後、選択されたメモリセルブロックに対する複数のセン
スアンプを活性状態にさせ、その後のスタンドバイ期間
をも活性状態を継続させる第２の制御動作を行なわせる
とともに、ブロック選択手段により選択されなかったメ
モリセルブロックに対する複数のイコライズ手段と複数
のスイッチ手段と複数のセンスアンプとをアクティブ期
間およびスタンドバイ期間ともに同じ状態を継続させ
る。
リフレッシュモードにおいて、ブロック選択手段によ
る複数のメモリセルブロックにおけるいずれかの選択を
アドレスカウンタにより行なってもよい。
る複数のメモリセルブロックにおけるいずれかの選択を
アドレスカウンタにより行なってもよい。
第３の発明に係るダイナミック型半導体記憶装置の
制御方法 ノーマルモードにおいて、スタンドバイ期間に各ビッ
ト線対の両方のビット線の電位を第１の電位と第２の電
位との中間の電位に保持し、アクティブ期間に各ビット
線対の一方のビット線の電位を第１の電位に、他方のビ
ット線の電位を第２の電位に差動増幅する。
制御方法 ノーマルモードにおいて、スタンドバイ期間に各ビッ
ト線対の両方のビット線の電位を第１の電位と第２の電
位との中間の電位に保持し、アクティブ期間に各ビット
線対の一方のビット線の電位を第１の電位に、他方のビ
ット線の電位を第２の電位に差動増幅する。
リフレッシュモードにおいて、アクティブ期間に、ま
ず、各ビット線対の両方のビット線の電位を同じ電位に
し、その後、各ビット線対の一方のビット線の電位を第
１の電位に、他方のビット線の電位を第２の電位に差動
増幅し、この各ビット線対の両方のビット線の電位の状
態を、その後のスタンドバイ期間も保持する。
ず、各ビット線対の両方のビット線の電位を同じ電位に
し、その後、各ビット線対の一方のビット線の電位を第
１の電位に、他方のビット線の電位を第２の電位に差動
増幅し、この各ビット線対の両方のビット線の電位の状
態を、その後のスタンドバイ期間も保持する。
第４の発明に係るダイナミック型半導体記憶装置の
制御方法 ノーマルモードにおいて、スタンドバイ期間に複数の
メモリセルブロックに対するすべてのビット線対の両方
のビット線の電位を第１の電位と第２の電位との中間の
電位に保持し、アクティブ期間に複数のメモリセルブロ
ックから選択されたメモリセルブロックに対する各ビッ
ト線対の一方のビット線の電位を第１の電位に、他方の
ビット線の電位を第２の電位に差動増幅する。
制御方法 ノーマルモードにおいて、スタンドバイ期間に複数の
メモリセルブロックに対するすべてのビット線対の両方
のビット線の電位を第１の電位と第２の電位との中間の
電位に保持し、アクティブ期間に複数のメモリセルブロ
ックから選択されたメモリセルブロックに対する各ビッ
ト線対の一方のビット線の電位を第１の電位に、他方の
ビット線の電位を第２の電位に差動増幅する。
リフレッシュモードにおいて、アクティブ期間に、ま
ず、選択されたメモリセルブロックに対する各ビット線
対の両方のビット線の電位を同じ電位にし、その後、選
択されたメモリセルブロックに対する各ビット線対の一
方のビット線の電位を第１の電位に、他方のビット線の
電位を第２の出に差動増幅し、その後のスタンドバイ期
間をもこの状態を継続させる。
ず、選択されたメモリセルブロックに対する各ビット線
対の両方のビット線の電位を同じ電位にし、その後、選
択されたメモリセルブロックに対する各ビット線対の一
方のビット線の電位を第１の電位に、他方のビット線の
電位を第２の出に差動増幅し、その後のスタンドバイ期
間をもこの状態を継続させる。
選択されなかったメモリセルブロックに対する各ビッ
ト線対の両方のビット線の電位をアクティブ期間および
スタンドバイ期間とも同じ状態を継続させる。
ト線対の両方のビット線の電位をアクティブ期間および
スタンドバイ期間とも同じ状態を継続させる。
第５の発明に係るダイナミック型半導体記憶装置 第５の発明に係るダイナミック型半導体記憶装置は、
メモリセルアレイ、複数のワード線、複数のビット線
対、複数のセンスアンプ、複数のイコライズ手段、中間
電位発生手段、複数の中間電位供給用スイッチ手段、お
よび第１および第２の電源供給用スイッチ手段を備え
る。
メモリセルアレイ、複数のワード線、複数のビット線
対、複数のセンスアンプ、複数のイコライズ手段、中間
電位発生手段、複数の中間電位供給用スイッチ手段、お
よび第１および第２の電源供給用スイッチ手段を備え
る。
メモリセルアレイは、複数行および複数列に配設され
た複数のメモリセルを有する。複数のワード線は、それ
ぞれが対応した列に配設された複数のメモリセルに接続
される。複数のビット線対は、それぞれが対応した列に
配設された複数のメモリセルに接続される。
た複数のメモリセルを有する。複数のワード線は、それ
ぞれが対応した列に配設された複数のメモリセルに接続
される。複数のビット線対は、それぞれが対応した列に
配設された複数のメモリセルに接続される。
複数のセンスアンプは、それぞれが対応した列に配設
されたビット線対に接続され、このビット線対の両方の
ビット線に現れた電位差を第１の電位と第２の電位とに
増幅する。
されたビット線対に接続され、このビット線対の両方の
ビット線に現れた電位差を第１の電位と第２の電位とに
増幅する。
複数のイコライズ手段は、それぞれが対応した列に配
設されたビット線対の両方のビット線間に接続され、イ
コライズ信号を受けて接続された両方のビット線を同電
位にする。
設されたビット線対の両方のビット線間に接続され、イ
コライズ信号を受けて接続された両方のビット線を同電
位にする。
中間電位発生手段は、第１の電源用ノードと第２の電
源用ノードと中間電位出力ノードとを有し、第１の電源
用ノードと第２の電源用ノードとの間に接続され基準電
位を受けるMOSトランジスタを有する出力段を含み、第
１の電源用ノードに第１の電位を、第２の電源用ノード
に第２の電位を受けて中間電位出力ノードに第１の電位
と第２の電位との中間の電位を出力する。
源用ノードと中間電位出力ノードとを有し、第１の電源
用ノードと第２の電源用ノードとの間に接続され基準電
位を受けるMOSトランジスタを有する出力段を含み、第
１の電源用ノードに第１の電位を、第２の電源用ノード
に第２の電位を受けて中間電位出力ノードに第１の電位
と第２の電位との中間の電位を出力する。
複数の中間電位供給用スイッチ手段は、それぞれが対
応した列に配設されたビット線対と中間電位発生手段の
中間電位出力ノードとの間に接続され、プリチャージ信
号を受けて対応した列に配設されたビット線対と中間電
位発生手段の中間電位出力ノードとを導通状態とする。
応した列に配設されたビット線対と中間電位発生手段の
中間電位出力ノードとの間に接続され、プリチャージ信
号を受けて対応した列に配設されたビット線対と中間電
位発生手段の中間電位出力ノードとを導通状態とする。
第１の電源供給用スイッチ手段は、第１の電位を供給
するための第１の電源ノードと中間電位発生手段の第１
の電源用ノードとの間に接続され、プリチャージ信号と
同期した信号を受けて中間電位発生手段の第１の電源用
ノードに第１の電位を供給する。
するための第１の電源ノードと中間電位発生手段の第１
の電源用ノードとの間に接続され、プリチャージ信号と
同期した信号を受けて中間電位発生手段の第１の電源用
ノードに第１の電位を供給する。
第２の電源供給用スイッチ手段は、第２の電位を供給
するための第２の電源ノードと中間電位発生手段の第２
の電源用ノードとの間に接続され、プリチャージ信号と
同期した信号を受けて中間電位発生手段の第２の電源用
ノードに第２の電位を供給する。
するための第２の電源ノードと中間電位発生手段の第２
の電源用ノードとの間に接続され、プリチャージ信号と
同期した信号を受けて中間電位発生手段の第２の電源用
ノードに第２の電位を供給する。
第６の発明に係るダイナミック型半導体記憶装置 第６の発明に係るダイナミック型半導体記憶装置は、
複数のメモリセルブロック、複数のワード線群、複数の
ビット線群、複数のセンスアンプ群、複数のイコライズ
手段群、中間電位発生手段、複数の中間電位供給用スイ
ッチ手段群、および第１および第２の電源供給用スイッ
チ手段を備える。
複数のメモリセルブロック、複数のワード線群、複数の
ビット線群、複数のセンスアンプ群、複数のイコライズ
手段群、中間電位発生手段、複数の中間電位供給用スイ
ッチ手段群、および第１および第２の電源供給用スイッ
チ手段を備える。
複数のメモリセルブロックは、それぞれが、複数行お
よび複数列に配設された複数のメモリセルを有する。複
数のワード線群は、それぞれが対応したメモリセルブロ
ックに対して設けられ、それぞれが対応したメモリセル
ブロックにおける対応した行に配設された複数のメモリ
セルに接続された複数のワード線を有する。複数のビッ
ト線対群は、それぞれが対応したメモリセルブロックに
対して設けられ、それぞれが対応したメモリセルブロッ
クにおける対応した列に配設された複数のメモリセルに
接続された複数のビット線対を有する。
よび複数列に配設された複数のメモリセルを有する。複
数のワード線群は、それぞれが対応したメモリセルブロ
ックに対して設けられ、それぞれが対応したメモリセル
ブロックにおける対応した行に配設された複数のメモリ
セルに接続された複数のワード線を有する。複数のビッ
ト線対群は、それぞれが対応したメモリセルブロックに
対して設けられ、それぞれが対応したメモリセルブロッ
クにおける対応した列に配設された複数のメモリセルに
接続された複数のビット線対を有する。
複数のセンスアンプ群は、それぞれが対応したメモリ
セルブロックに対して設けられ、それぞれが対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対に接続され、このビット線対の両方のビット線に
現れた電位差を第１の電位と第２の電位とに増幅するた
めの複数のセンスアンプを有する。
セルブロックに対して設けられ、それぞれが対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対に接続され、このビット線対の両方のビット線に
現れた電位差を第１の電位と第２の電位とに増幅するた
めの複数のセンスアンプを有する。
複数のイコライズ手段群は、それぞれが対応したメモ
リセルブロックに対して設けられ、それぞれが対応した
メモリセルブロックにおける対応した列に配設されたビ
ット線対の両方のビット線間に接続され、両方のビット
線を同電位にするための複数のイコライズ手段を有す
る。
リセルブロックに対して設けられ、それぞれが対応した
メモリセルブロックにおける対応した列に配設されたビ
ット線対の両方のビット線間に接続され、両方のビット
線を同電位にするための複数のイコライズ手段を有す
る。
中間電位発生手段は、第１の電源用ノードと第２の電
源用ノードと中間電位出力ノードとを有し、第１の電源
用ノードと第２の電源用ノードとの間に接続され基準電
位を受けるMOSトランジスタを有する出力段を含み、第
１の電源用ノードに第１の電位を、第２の電源用ノード
に第２の電位を受けて中間電位出力ノードに第１の電位
と第２の電位との中間の電位を出力する。
源用ノードと中間電位出力ノードとを有し、第１の電源
用ノードと第２の電源用ノードとの間に接続され基準電
位を受けるMOSトランジスタを有する出力段を含み、第
１の電源用ノードに第１の電位を、第２の電源用ノード
に第２の電位を受けて中間電位出力ノードに第１の電位
と第２の電位との中間の電位を出力する。
複数の中間電位供給用スイッチ手段群は、それぞれが
対応したメモリセルブロックに対して設けられ、それぞ
れが対応したメモリセルブロックにおける対応した列に
配設されたビット線対と中間電位発生手段の中間電位出
力ノードとの間に接続され、対応したメモリセルブロッ
クにおける対応した列に配設されたビット線対と中間電
位発生手段の中間電位出力ノードとを導通状態とするた
めの複数の中間電位供給用スイッチ手段を有する。
対応したメモリセルブロックに対して設けられ、それぞ
れが対応したメモリセルブロックにおける対応した列に
配設されたビット線対と中間電位発生手段の中間電位出
力ノードとの間に接続され、対応したメモリセルブロッ
クにおける対応した列に配設されたビット線対と中間電
位発生手段の中間電位出力ノードとを導通状態とするた
めの複数の中間電位供給用スイッチ手段を有する。
第１の電源供給用スイッチ手段は、中間電位発生手段
の第１の電源用ノードと第１の電位を供給するための第
１電源ノードとの間に接続され、中間電位発生手段の第
１の電源用ノードに第１の電位を供給する。
の第１の電源用ノードと第１の電位を供給するための第
１電源ノードとの間に接続され、中間電位発生手段の第
１の電源用ノードに第１の電位を供給する。
第２の電源供給用スイッチ手段は、中間電位発生手段
の第２の電源用ノードと第２の電位を供給するための第
２電源ノードとの間に接続され、中間電位発生手段の第
２の電源用ノードに第２の電位を供給する。
の第２の電源用ノードと第２の電位を供給するための第
２電源ノードとの間に接続され、中間電位発生手段の第
２の電源用ノードに第２の電位を供給する。
ノーマルモードにおいて、選択されたメモリセルが存
在するメモリセルブロックにおけるアクセス動作時に、
このメモリセルブロックに対応するセンスアンプ群の複
数のセンスアンプが活性状態とされるとともにアクセス
動作終了後に非活性状態とされる。
在するメモリセルブロックにおけるアクセス動作時に、
このメモリセルブロックに対応するセンスアンプ群の複
数のセンスアンプが活性状態とされるとともにアクセス
動作終了後に非活性状態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるアクセス動作時にこのメモリセルブロックに対
応するイコライズ手段群の複数のイコライズ手段が非活
性状態とされるとともにアクセス動作終了後に活性状態
とされる。
におけるアクセス動作時にこのメモリセルブロックに対
応するイコライズ手段群の複数のイコライズ手段が非活
性状態とされるとともにアクセス動作終了後に活性状態
とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるアクセス動作時に、このメモリセルブロックに
対応する中間電位供給用スイッチ手段群の複数の中間電
位供給用スイッチ手段が非活性状態とされるとともにア
クセス動作終了後に活性状態とされる。
におけるアクセス動作時に、このメモリセルブロックに
対応する中間電位供給用スイッチ手段群の複数の中間電
位供給用スイッチ手段が非活性状態とされるとともにア
クセス動作終了後に活性状態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるアクセス動作時に、第１および第２の電源供給
用スイッチ手段が非導通状態とされて中間電位発生手段
が非活性状態とされるとともにアクセス動作終了後に第
１および第２の電源供給用スイッチ手段が選択されたメ
モリセルが存在するメモリセルブロックに対応する中間
電位供給用スイッチ手段群の複数の中間電位供給用スイ
ッチ手段の活性状態とされるのと同期して導通状態とさ
れて中間電位発生手段が活性状態とされる。
におけるアクセス動作時に、第１および第２の電源供給
用スイッチ手段が非導通状態とされて中間電位発生手段
が非活性状態とされるとともにアクセス動作終了後に第
１および第２の電源供給用スイッチ手段が選択されたメ
モリセルが存在するメモリセルブロックに対応する中間
電位供給用スイッチ手段群の複数の中間電位供給用スイ
ッチ手段の活性状態とされるのと同期して導通状態とさ
れて中間電位発生手段が活性状態とされる。
第７の発明に係るダイナミック型半導体記憶装置 第７の発明に係るダイナミック型半導体記憶装置は、複
数のメモリセルブロック、複数のワード線群、複数のビ
ット線対群、複数のセンスアンプ群、複数のイコライズ
手段群、中間電位発生手段、複数の中間電位供給用スイ
ッチ手段群、および電源供給用スイッチ手段を備える。
数のメモリセルブロック、複数のワード線群、複数のビ
ット線対群、複数のセンスアンプ群、複数のイコライズ
手段群、中間電位発生手段、複数の中間電位供給用スイ
ッチ手段群、および電源供給用スイッチ手段を備える。
複数のメモリセルブロックは、それぞれが、複数行お
よび複数列に配設された複数のメモリセルを有する。複
数のワード線群は、それぞれが対応したメモリセルブロ
ックに対して設けられ、それぞれが対応したメモリセル
ブロックにおける対応した行に配設された複数のメモリ
セルに接続された複数のワード線を有する。複数のビッ
ト線対群は、それぞれが対応したメモリセルブロックに
対して設けられ、それぞれが対応したメモリセルブロッ
クにおける対応した列に配設された複数のメモリセルに
接続された複数のビット線対を有する。
よび複数列に配設された複数のメモリセルを有する。複
数のワード線群は、それぞれが対応したメモリセルブロ
ックに対して設けられ、それぞれが対応したメモリセル
ブロックにおける対応した行に配設された複数のメモリ
セルに接続された複数のワード線を有する。複数のビッ
ト線対群は、それぞれが対応したメモリセルブロックに
対して設けられ、それぞれが対応したメモリセルブロッ
クにおける対応した列に配設された複数のメモリセルに
接続された複数のビット線対を有する。
複数のセンスアンプ群は、それぞれが対応したメモリ
セルブロックに対して設けられ、それぞれが対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対に接続され、このビット線対の両方のビット線に
現れた電位差を第１の電位と第２の電位とに増幅するた
めの複数のセンスアンプを有する。
セルブロックに対して設けられ、それぞれが対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対に接続され、このビット線対の両方のビット線に
現れた電位差を第１の電位と第２の電位とに増幅するた
めの複数のセンスアンプを有する。
複数のイコライズ手段群は、それぞれが対応したメモ
リセルブロックに対して設けられ、それぞれが対応した
メモリセルブロックにおける対応した列に配設されたビ
ット線対の両方のビット線間に接続され、両方のビット
線を同電位にするための複数のイコライズ手段を有す
る。
リセルブロックに対して設けられ、それぞれが対応した
メモリセルブロックにおける対応した列に配設されたビ
ット線対の両方のビット線間に接続され、両方のビット
線を同電位にするための複数のイコライズ手段を有す
る。
中間電位発生手段は、第１の電源用ノードと第２の電
源用ノードと中間電位出力ノードとを有し、第１の電源
用ノードに第１の電位を、第２の電源用ノードに第２の
電位を受けて中間電位出力ノードに第１の電位と第２の
電位との中間の電位を出力する。
源用ノードと中間電位出力ノードとを有し、第１の電源
用ノードに第１の電位を、第２の電源用ノードに第２の
電位を受けて中間電位出力ノードに第１の電位と第２の
電位との中間の電位を出力する。
複数の中間電位供給用スイッチ手段群は、それぞれが
対応したメモリセルブロッに対して設けられ、それぞれ
が対応したメモリセルブロックにおける対応した列に配
設されたビット線対と中間電位発生手段の中間電位出力
ノードとの間に接続され、対応したメモリセルブロック
における対応した列に配設されたビット線対と中間電位
発生手段の中間電位出力ノードとを導通状態とするため
の複数の中間電位供給用スイッチ手段を有する。
対応したメモリセルブロッに対して設けられ、それぞれ
が対応したメモリセルブロックにおける対応した列に配
設されたビット線対と中間電位発生手段の中間電位出力
ノードとの間に接続され、対応したメモリセルブロック
における対応した列に配設されたビット線対と中間電位
発生手段の中間電位出力ノードとを導通状態とするため
の複数の中間電位供給用スイッチ手段を有する。
電源供給用スイッチ手段は、中間電位発生手段の第１
の電源用ノードと第１の電位を供給するための第１電源
ノードとの間、あるいは中間電位発生手段の第２の電源
用ノードと第２の電位を供給するための第２電源ノード
との間の少なくとも一方の間に接続され、中間電位発生
手段の第１の電源用ノードに第１の電位を、第２の電源
用ノードに第２の電位を供給する。
の電源用ノードと第１の電位を供給するための第１電源
ノードとの間、あるいは中間電位発生手段の第２の電源
用ノードと第２の電位を供給するための第２電源ノード
との間の少なくとも一方の間に接続され、中間電位発生
手段の第１の電源用ノードに第１の電位を、第２の電源
用ノードに第２の電位を供給する。
リフレッシュモードにおいて、選択されたメモリセル
が存在するメモリセルブロックにおけるリフレッシュ動
作時に、このメモリセルブロックに対応するセンスアン
プ群の複数のセンスアンプが活性状態とされるとともに
リフレッシュ動作終了後このメモリセルブロックにおけ
るメモリセルが選択されてこのメモリセルブロックに対
する次のリフレッシュ動作が行なわれる直前まで非活性
状態とされる。
が存在するメモリセルブロックにおけるリフレッシュ動
作時に、このメモリセルブロックに対応するセンスアン
プ群の複数のセンスアンプが活性状態とされるとともに
リフレッシュ動作終了後このメモリセルブロックにおけ
るメモリセルが選択されてこのメモリセルブロックに対
する次のリフレッシュ動作が行なわれる直前まで非活性
状態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるリフレッシュ動作時からこのメモリセルブロッ
クにおけるメモリセルが選択されてこのメモリセルブロ
ックに対する次のリフレッシュ動作が行なわれる直前ま
で、このメモリセルブロックに対応するイコライズ手段
群の複数のイコライズ手段が非活性状態とされるととも
に次のリフレッシュ動作が行なわれる直前に一旦活性状
態とされる。
におけるリフレッシュ動作時からこのメモリセルブロッ
クにおけるメモリセルが選択されてこのメモリセルブロ
ックに対する次のリフレッシュ動作が行なわれる直前ま
で、このメモリセルブロックに対応するイコライズ手段
群の複数のイコライズ手段が非活性状態とされるととも
に次のリフレッシュ動作が行なわれる直前に一旦活性状
態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるリフレッシュ動作時から、このメモリセルブロ
ックに対応する中間電位供給用スイッチ手段群の複数の
中間電位供給用スイッチ手段が非活性状態とされる。
におけるリフレッシュ動作時から、このメモリセルブロ
ックに対応する中間電位供給用スイッチ手段群の複数の
中間電位供給用スイッチ手段が非活性状態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるリフレッシュ動作時から、電源供給用スイッチ
手段が非導通状態とされて中間電位発生手段が非活性状
態とされる。
におけるリフレッシュ動作時から、電源供給用スイッチ
手段が非導通状態とされて中間電位発生手段が非活性状
態とされる。
第８の発明に係るダイナミック型半導体記憶装置 第８の発明に係るダイナミック型半導体記憶装置は、
複数のメモリセルブロック、複数のワード線群、複数の
ビット線群、複数のセンスアンプ群、複数のイコライズ
手段群、中間電位発生手段、複数の中間電位供給用スイ
ッチ手段群、および電源供給用スイッチ手段を備える。
複数のメモリセルブロック、複数のワード線群、複数の
ビット線群、複数のセンスアンプ群、複数のイコライズ
手段群、中間電位発生手段、複数の中間電位供給用スイ
ッチ手段群、および電源供給用スイッチ手段を備える。
複数のメモリセルブロックは、それぞれが、複数行お
よび複数列に配設された複数のメモリセルを有する。複
数のワード線群は、それぞれが対応したメモリセルブロ
ックに対して設けられ、それぞれが対応したメモリセル
ブロックにおける対応した行に配設された複数のメモリ
セルに接続された複数のワード線を有する。複数のビッ
ト線対群は、それぞれが対応したメモリセルブロックに
対して設けられ、それぞれが対応したメモリセルブロッ
クにおける対応した列に配設された複数のメモリセルに
接続された複数のビット線対を有する。
よび複数列に配設された複数のメモリセルを有する。複
数のワード線群は、それぞれが対応したメモリセルブロ
ックに対して設けられ、それぞれが対応したメモリセル
ブロックにおける対応した行に配設された複数のメモリ
セルに接続された複数のワード線を有する。複数のビッ
ト線対群は、それぞれが対応したメモリセルブロックに
対して設けられ、それぞれが対応したメモリセルブロッ
クにおける対応した列に配設された複数のメモリセルに
接続された複数のビット線対を有する。
複数のセンスアンプ群は、それぞれが対応したメモリ
セルブロックに対して設けられ、それぞれが対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対に接続され、このビット線対の両方のビット線に
現れた電位差を第１の電位と第２の電位とに増幅するた
めの複数のセンスアンプを有する。
セルブロックに対して設けられ、それぞれが対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対に接続され、このビット線対の両方のビット線に
現れた電位差を第１の電位と第２の電位とに増幅するた
めの複数のセンスアンプを有する。
複数のイコライズ手段群は、それぞれが対応したメモ
リセルブロックに対して設けられ、それぞれが対応した
メモリセルブロックにおける対応した列に配設されたビ
ット線対の両方のビット線間に接続され、両方のビット
線を同電位にするための複数のイコライズ手段を有す
る。
リセルブロックに対して設けられ、それぞれが対応した
メモリセルブロックにおける対応した列に配設されたビ
ット線対の両方のビット線間に接続され、両方のビット
線を同電位にするための複数のイコライズ手段を有す
る。
中間電位発生手段は、第１の電源用ノードと第２の電
源用ノードとの中間電位出力ノードとを有し、第１の電
源用ノードに第１の電位を、第２の電源用ノードに第２
の電位を受けて中間電位出力ノードに第１の電位と第２
の電位との中間の電位を出力する。
源用ノードとの中間電位出力ノードとを有し、第１の電
源用ノードに第１の電位を、第２の電源用ノードに第２
の電位を受けて中間電位出力ノードに第１の電位と第２
の電位との中間の電位を出力する。
複数の中間電位供給用スイッチ手段群は、それぞれが
対応したメモリセルブロックに対して設けられ、それぞ
れが対応したメモリセルブロックにおける対応した列に
配設されたビット線対と中間電位発生手段の中間電位出
力ノードとの間に接続され、対応したメモリセルブロッ
クにおける対応した列に配設されたビット線対と中間電
位発生手段の中間電位出力ノードとを導通状態とするた
めの複数の中間電位供給用スイッチ手段を有する。
対応したメモリセルブロックに対して設けられ、それぞ
れが対応したメモリセルブロックにおける対応した列に
配設されたビット線対と中間電位発生手段の中間電位出
力ノードとの間に接続され、対応したメモリセルブロッ
クにおける対応した列に配設されたビット線対と中間電
位発生手段の中間電位出力ノードとを導通状態とするた
めの複数の中間電位供給用スイッチ手段を有する。
電源供給用スイッチ手段は、中間電位発生手段の第１
の電源用ノードと第１の電位を供給するための第１電源
ノードとの間、あるいは中間電位発生手段の第２の電源
用ノードと第２の電位を供給するための第２の電源ノー
ドとの間の少なくとも一方の間に接続され、中間電位発
生手段の第１の電源用ノードに第１の電位を、第２の電
源用ノードに第２の電位を供給する。
の電源用ノードと第１の電位を供給するための第１電源
ノードとの間、あるいは中間電位発生手段の第２の電源
用ノードと第２の電位を供給するための第２の電源ノー
ドとの間の少なくとも一方の間に接続され、中間電位発
生手段の第１の電源用ノードに第１の電位を、第２の電
源用ノードに第２の電位を供給する。
ノーマルモードにおいて、選択されたメモリセルが存
在するメモリセルブロックにおけるアクセス動作時に、
このメモリセルブロックに対応するセンスアンプ群の複
数のセンスアンプが活性状態とされるとともにアクセス
動作終了後に非活性状態とされる。
在するメモリセルブロックにおけるアクセス動作時に、
このメモリセルブロックに対応するセンスアンプ群の複
数のセンスアンプが活性状態とされるとともにアクセス
動作終了後に非活性状態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるアクセス動作時に、このメモリセルブロックに
対応するイコライズ手段群の複数のイコライズ手段が非
活性状態とされるとともにアクセス動作終了後に活性状
態とされる。
におけるアクセス動作時に、このメモリセルブロックに
対応するイコライズ手段群の複数のイコライズ手段が非
活性状態とされるとともにアクセス動作終了後に活性状
態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるアクセス動作時に、このメモリセルブロックに
対応する中間電位供給用スイッチ手段群の複数の中間電
位供給用スイッチ手段が非活性状態とされるとともにア
クセス動作終了後に活性状態とされる。
におけるアクセス動作時に、このメモリセルブロックに
対応する中間電位供給用スイッチ手段群の複数の中間電
位供給用スイッチ手段が非活性状態とされるとともにア
クセス動作終了後に活性状態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるアクセス動作時に、電源供給用スイッチ手段が
非導通状態とされて中間電位発生手段が非活性状態とさ
れるとともにアクセス動作終了後に電源供給用スイッチ
手段が選択されたメモリセルが存在するメモリセルブロ
ックに対応する中間電位供給用スイッチ手段群の複数の
中間電位供給用スイッチ手段の活性状態とされるのと同
期して導通状態とされて中間電位発生手段が活性状態と
される。
におけるアクセス動作時に、電源供給用スイッチ手段が
非導通状態とされて中間電位発生手段が非活性状態とさ
れるとともにアクセス動作終了後に電源供給用スイッチ
手段が選択されたメモリセルが存在するメモリセルブロ
ックに対応する中間電位供給用スイッチ手段群の複数の
中間電位供給用スイッチ手段の活性状態とされるのと同
期して導通状態とされて中間電位発生手段が活性状態と
される。
リフレッシュモードにおいて、選択されたメモリセル
が存在するメモリセルブロックにおけるリフレッシュ動
作時に、このメモリセルブロックに対応するセンスアン
プ群の複数のセンスアンプが活性状態とされるとともに
リフレッシュ動作終了後このメモリセルブロックにおけ
るメモリセルが選択されてこのメモリセルブロックに対
する次のリフレッシュ動作が行なわれる直前まで非活性
状態とされる。
が存在するメモリセルブロックにおけるリフレッシュ動
作時に、このメモリセルブロックに対応するセンスアン
プ群の複数のセンスアンプが活性状態とされるとともに
リフレッシュ動作終了後このメモリセルブロックにおけ
るメモリセルが選択されてこのメモリセルブロックに対
する次のリフレッシュ動作が行なわれる直前まで非活性
状態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるリフレッシュ動作時からこのメモリセルブロッ
クにおけるメモリセルが選択されてこのメモリセルブロ
ックに対する次のリフレッシュ動作が行なわれる直前ま
で、このメモリセルブロックに対応するイコライズ手段
群の複数のイコライズ手段が非活性状態とされるととも
に次にリフレッシュ動作が行なわれる直前に一旦活性状
態とされる。
におけるリフレッシュ動作時からこのメモリセルブロッ
クにおけるメモリセルが選択されてこのメモリセルブロ
ックに対する次のリフレッシュ動作が行なわれる直前ま
で、このメモリセルブロックに対応するイコライズ手段
群の複数のイコライズ手段が非活性状態とされるととも
に次にリフレッシュ動作が行なわれる直前に一旦活性状
態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるリフレッシュ動作時から、このメモリセルブロ
ックに対応する中間電位供給用スイッチ手段群の複数の
中間電位供給用スイッチ手段が非活性状態とされる。
におけるリフレッシュ動作時から、このメモリセルブロ
ックに対応する中間電位供給用スイッチ手段群の複数の
中間電位供給用スイッチ手段が非活性状態とされる。
選択されたメモリセルが存在するメモリセルブロック
におけるリフレッシュ動作時から、電源供給用スイッチ
手段が非導通状態とされて中間電位発生手段が非活性状
態とされる。
におけるリフレッシュ動作時から、電源供給用スイッチ
手段が非導通状態とされて中間電位発生手段が非活性状
態とされる。
［作用］ 第１ないし第８の発明に係るダイナミック型半導体記
憶装置およびその制御方法によると、ノーマルモード時
には、スタンドバイ期間に各ビット線の電位が中間電位
に保持されている。したがって、アクティブ期間には、
直ちにビット線対上に読出されたデータをセンスアンプ
により増幅することができる。そのため、アクセスが高
速に行なわれることになる。
憶装置およびその制御方法によると、ノーマルモード時
には、スタンドバイ期間に各ビット線の電位が中間電位
に保持されている。したがって、アクティブ期間には、
直ちにビット線対上に読出されたデータをセンスアンプ
により増幅することができる。そのため、アクセスが高
速に行なわれることになる。
一方、リフレッシュモード時には、スタンドバイ期間
にリフレッシュ線対への中間電位の供給は行なわれな
い。したがって、消費電力が節減される。アクティブ期
間に、ビット線対の電位がイコライズされた後、各ビッ
ト線対に読出されたデータがセンスアンプにより増幅さ
れる。
にリフレッシュ線対への中間電位の供給は行なわれな
い。したがって、消費電力が節減される。アクティブ期
間に、ビット線対の電位がイコライズされた後、各ビッ
ト線対に読出されたデータがセンスアンプにより増幅さ
れる。
［実施例］ 以下、この発明の一実施例を図面を用いて説明する。
第１図はこの発明の一実施例によるブロック分割型半
導体記憶装置の構成を示す図である。
導体記憶装置の構成を示す図である。
第１図において、メモリセルアレイ1aおよび1bは、複
数行および複数列に配列された複数のメモリセルを含
む。各メモリセルアレイ1aおよび1bには、ロウデコーダ
２、センスアンプ３、コラムデコーダ４およびプリチャ
ージ電位発生回路５が設けられている。一方、ロウアド
レスバッファ６およびコラムアドレスバッファ７には外
部から時分割でアドレス信号A0〜A9が与えられる。ロウ
アドレスバッファ６はアドレス信号A0〜A9からロウアド
レス信号RA0〜RA9を発生し、コラムアドレスバッファ７
はアドレス信号A0〜A9からコラムアドレス信号CA0〜CA9
を発生する。ロウデコーダ２はロウアドレス信号RA0〜R
A7に応じて各メモリセルアレイ1aおよび1bの１行を選択
する。センスアンプ３は、選択された１行のメモリセル
から読出された情報を検知および増幅する。コラムデコ
ーダ４はコラムアドレス信号CA0〜CA8に応じて各メモリ
セルアレイ1aおよび1bの４つの列を選択する。
数行および複数列に配列された複数のメモリセルを含
む。各メモリセルアレイ1aおよび1bには、ロウデコーダ
２、センスアンプ３、コラムデコーダ４およびプリチャ
ージ電位発生回路５が設けられている。一方、ロウアド
レスバッファ６およびコラムアドレスバッファ７には外
部から時分割でアドレス信号A0〜A9が与えられる。ロウ
アドレスバッファ６はアドレス信号A0〜A9からロウアド
レス信号RA0〜RA9を発生し、コラムアドレスバッファ７
はアドレス信号A0〜A9からコラムアドレス信号CA0〜CA9
を発生する。ロウデコーダ２はロウアドレス信号RA0〜R
A7に応じて各メモリセルアレイ1aおよび1bの１行を選択
する。センスアンプ３は、選択された１行のメモリセル
から読出された情報を検知および増幅する。コラムデコ
ーダ４はコラムアドレス信号CA0〜CA8に応じて各メモリ
セルアレイ1aおよび1bの４つの列を選択する。
読出時には、ロウデコーダ２およびコラムデコーダ４
により選択された４つのメモリセルの情報がデータバス
DBを介してデータ出力バッファ８に与えられる。データ
出力バッファ８は、ロウアドレス信号RA9およびコラム
アドレス信号CA9に応じて４つの情報から１つを選択
し、出力データDOUTとして出力する。
により選択された４つのメモリセルの情報がデータバス
DBを介してデータ出力バッファ８に与えられる。データ
出力バッファ８は、ロウアドレス信号RA9およびコラム
アドレス信号CA9に応じて４つの情報から１つを選択
し、出力データDOUTとして出力する。
書込時には、ロウデコーダ２およびコラムデコーダ４
により４つのメモリセルが選択されるとともに、データ
入力バッファ９に入力データDINが与えられる。データ
入力バッファ９は、ロウアドレス信号RA9およびコラム
アドレス信号CA9に応じて４つのメモリセルのうち１つ
にデータバスDBを介してその入力データDINを与える。
読出および書込はライトイネーブル信号▲▼により
選択される。ライトイネーブル信号▲▼が「Ｈ」レ
ベルのときには読出動作が行なわれ、「Ｌ」レベルのと
きには書込動作が行なわれる。
により４つのメモリセルが選択されるとともに、データ
入力バッファ９に入力データDINが与えられる。データ
入力バッファ９は、ロウアドレス信号RA9およびコラム
アドレス信号CA9に応じて４つのメモリセルのうち１つ
にデータバスDBを介してその入力データDINを与える。
読出および書込はライトイネーブル信号▲▼により
選択される。ライトイネーブル信号▲▼が「Ｈ」レ
ベルのときには読出動作が行なわれ、「Ｌ」レベルのと
きには書込動作が行なわれる。
クロックジェネレータ10は、外部から与えられるロウ
アドレスストローブ信号▲▼、コラムアドレスス
トローブ信号▲▼、ライトイネーブル信号▲
▼、リフレッシュ信号▲▼、およびロウアドレス
バッファ６から与えられるロウアドレス信号RA8に応答
して、各種クロック信号を発生するものである。そのク
ロック信号によって各部分の動作が制御される。
アドレスストローブ信号▲▼、コラムアドレスス
トローブ信号▲▼、ライトイネーブル信号▲
▼、リフレッシュ信号▲▼、およびロウアドレス
バッファ６から与えられるロウアドレス信号RA8に応答
して、各種クロック信号を発生するものである。そのク
ロック信号によって各部分の動作が制御される。
第２図は、メモリセルアレイ1aおよび1bの１列の部分
の具体的な回路構成を示す図である。
の具体的な回路構成を示す図である。
第２図において、第16図および第18図と同様に、ビッ
ト線対BL,▲▼に交差するように複数のワード線WL
が配置されており、各ビット線BLまたは▲▼と各ワ
ード線WLとの交点にメモリセルMCが設けられている。第
２図においても、ビット線BLに接続された１つのメモリ
セルMCとビット線▲▼に接続された１つのメモリセ
ルMCのみが示され、他のメモリセルは省略されている。
また、ビット線対BL,▲▼には、Ｎ型センスアンプN
SAとＰ型センスアンプPSAとが接続されている。
ト線対BL,▲▼に交差するように複数のワード線WL
が配置されており、各ビット線BLまたは▲▼と各ワ
ード線WLとの交点にメモリセルMCが設けられている。第
２図においても、ビット線BLに接続された１つのメモリ
セルMCとビット線▲▼に接続された１つのメモリセ
ルMCのみが示され、他のメモリセルは省略されている。
また、ビット線対BL,▲▼には、Ｎ型センスアンプN
SAとＰ型センスアンプPSAとが接続されている。
さらに、ビット線対BL,▲▼間にはイコライズ用
ＮチャネルMOSトランジスタQ7が接続され、そのゲート
にはイコライズ信号BLEQが与えられる。また、各ビット
線BLおよび▲▼はそれぞれＮチャネルMOSトランジ
スタQ8およびQ9を介してプリチャージ電位発生回路５に
接続されている。トランジスタQ8およびQ9のゲートには
プリチャージ信号BLHDが与えられる。
ＮチャネルMOSトランジスタQ7が接続され、そのゲート
にはイコライズ信号BLEQが与えられる。また、各ビット
線BLおよび▲▼はそれぞれＮチャネルMOSトランジ
スタQ8およびQ9を介してプリチャージ電位発生回路５に
接続されている。トランジスタQ8およびQ9のゲートには
プリチャージ信号BLHDが与えられる。
プリチャージ電位発生回路５の回路構成は、第20図に
示す回路と同様である。但し、第３図に示すように、プ
リチャージ電位発生回路５の電源電位供給端V1はＰチャ
ネルMOSトランジスタQ21を介して電源電位Vccに結合さ
れ、接地電位供給端V2はＮチャネルMOSトランジスタQ22
を介して接地電位に結合されている。トランジスタQ22
のゲートには制御信号φVBLが与えられ、トランジスタQ
21のゲートには制御信号φVBLをインバータ11により反
転させた信号が与えられる。この制御信号φVBLは、第
２図に示されるプリチャージ信号BLHDに応答する信号で
あり、プリチャージBLHDと同一の信号でもよい。このプ
リチャージ電位発生回路５は制御信号φVBLが「Ｈ」レ
ベルのときに動作し、制御信号φVBLが「Ｌ」レベルの
ときには電源から遮断されて動作しない。
示す回路と同様である。但し、第３図に示すように、プ
リチャージ電位発生回路５の電源電位供給端V1はＰチャ
ネルMOSトランジスタQ21を介して電源電位Vccに結合さ
れ、接地電位供給端V2はＮチャネルMOSトランジスタQ22
を介して接地電位に結合されている。トランジスタQ22
のゲートには制御信号φVBLが与えられ、トランジスタQ
21のゲートには制御信号φVBLをインバータ11により反
転させた信号が与えられる。この制御信号φVBLは、第
２図に示されるプリチャージ信号BLHDに応答する信号で
あり、プリチャージBLHDと同一の信号でもよい。このプ
リチャージ電位発生回路５は制御信号φVBLが「Ｈ」レ
ベルのときに動作し、制御信号φVBLが「Ｌ」レベルの
ときには電源から遮断されて動作しない。
次に、第１図の半導体記憶装置の動作について第４図
の動作波形図を用いて説明する。
の動作波形図を用いて説明する。
ここで、第１図におけるメモリセルアレイ1aをブロッ
ク１とし、メモリセルアレイ1bをブロック２とする。こ
の半導体記憶装置の動作は、外部から与えられるリフレ
ッシュ信号▲▼のレベルによってノーマルモード
とリフレッシュモードとに分割される。ノーマルモード
においては、ノーマルアクセス、すなわちデータの読出
動作またはデータの書込動作が行なわれる。リフレッシ
ュモードにおいては、記憶用キャパシタＣに蓄えられて
いる情報が時間の経過とともに消失する前にその情報を
読出して再び書込むというリフレッシュ動作が行なわれ
る。ノーマルモードにおいてもリフレッシュモードにお
いても、選択されたブロックのみが動作することにな
る。ブロックの選択はロウアドレス信号RA8により行な
われる。
ク１とし、メモリセルアレイ1bをブロック２とする。こ
の半導体記憶装置の動作は、外部から与えられるリフレ
ッシュ信号▲▼のレベルによってノーマルモード
とリフレッシュモードとに分割される。ノーマルモード
においては、ノーマルアクセス、すなわちデータの読出
動作またはデータの書込動作が行なわれる。リフレッシ
ュモードにおいては、記憶用キャパシタＣに蓄えられて
いる情報が時間の経過とともに消失する前にその情報を
読出して再び書込むというリフレッシュ動作が行なわれ
る。ノーマルモードにおいてもリフレッシュモードにお
いても、選択されたブロックのみが動作することにな
る。ブロックの選択はロウアドレス信号RA8により行な
われる。
リフレッシュ信号▲▼が「Ｈ」レベルのときに
はノーマルモードとなる。ここで、ブロック１に対して
ノーマルアクセスが行なわれるとする。ロウアドレスス
トローブ信号▲▼が「Ｈ」レベルのスタンドバイ
期間（オフタイム期間）には、イコライズ信号BLEQ1が
「Ｈ」レベルとなり、各ビット線対BL,▲▼が同電
位にイコライズされている。また、プリチャージ信号BL
HD1が「Ｈ」レベルとなっている。これにより、プリチ
ャージ電位発生回路５が動作しかつトランジスタQ8およ
びQ9がオンし、プリチャージ電位VBLが各ビット線対BL,
▲▼に与えられている。したがって、ビット線対B
L,▲▼の電位は1/2・Vccに保持されている。このと
き、センスアンプ活性化信号φSN1が「Ｌ」レベル、セ
ンスアンプ活性化信号φSP1が「Ｈ」レベルとなり、セ
ンスアンプNSAおよびPSAは非活性状態となっている。
はノーマルモードとなる。ここで、ブロック１に対して
ノーマルアクセスが行なわれるとする。ロウアドレスス
トローブ信号▲▼が「Ｈ」レベルのスタンドバイ
期間（オフタイム期間）には、イコライズ信号BLEQ1が
「Ｈ」レベルとなり、各ビット線対BL,▲▼が同電
位にイコライズされている。また、プリチャージ信号BL
HD1が「Ｈ」レベルとなっている。これにより、プリチ
ャージ電位発生回路５が動作しかつトランジスタQ8およ
びQ9がオンし、プリチャージ電位VBLが各ビット線対BL,
▲▼に与えられている。したがって、ビット線対B
L,▲▼の電位は1/2・Vccに保持されている。このと
き、センスアンプ活性化信号φSN1が「Ｌ」レベル、セ
ンスアンプ活性化信号φSP1が「Ｈ」レベルとなり、セ
ンスアンプNSAおよびPSAは非活性状態となっている。
ロウアドレストローブ信号▲▼が「Ｌ」レベル
となることによりアクティブ期間（期間）となると、
イコライズ信号BLEQ1およびプリチャージ信号BLHD1が
「Ｌ」レベルに立下がる。これにより、トランジスタQ7
がオフしてイコライズが終了するとともに、トランジス
タQ8およびQ9がオフしてビット線対BL,▲▼がプリ
チャージ電位発生回路５から遮断される。同時に、プリ
チャージ電位発生回路５の動作が停止する。そして、ワ
ード線駆動信号φWE1が「Ｈ」レベルに立上がると、ロ
ウデコーダ２により選択された１本のワード線WLの電位
が立上がり、そのワード線WLに接続されたメモリセルMC
の転送用とトランジスタQsがオンする。これにより、そ
のメモリセルMCに蓄えられていた情報がビット線BLまた
は▲▼上に読出される。次に、センスアンプ活性化
信号φSN1が「Ｈ」レベル、センスアンプ活性化信号φS
P1が「Ｌ」レベルとなり、センスアンプNSAおよびPSAが
活性状態となる。読出または書込が終了するとワード線
駆動信号φWL1が「Ｌ」レベルに立下がる。その後、セ
ンスアンプ活性化信号φSN1が「Ｌ」レベル、センスア
ンプ活性化信号φSP1が「Ｈ」レベルとなり、センスア
ンプNSAおよびPSAが非活性状態となる。そして、イコラ
イズ信号BLEQ1およびプリチャージ信号BLHD1が「Ｈ」レ
ベルとなり、ビット線対BL,▲▼の電位がイコライ
ズされるとともに、そのビット線対BL,▲▼にプリ
チャージ電位VBLが与えられる。
となることによりアクティブ期間（期間）となると、
イコライズ信号BLEQ1およびプリチャージ信号BLHD1が
「Ｌ」レベルに立下がる。これにより、トランジスタQ7
がオフしてイコライズが終了するとともに、トランジス
タQ8およびQ9がオフしてビット線対BL,▲▼がプリ
チャージ電位発生回路５から遮断される。同時に、プリ
チャージ電位発生回路５の動作が停止する。そして、ワ
ード線駆動信号φWE1が「Ｈ」レベルに立上がると、ロ
ウデコーダ２により選択された１本のワード線WLの電位
が立上がり、そのワード線WLに接続されたメモリセルMC
の転送用とトランジスタQsがオンする。これにより、そ
のメモリセルMCに蓄えられていた情報がビット線BLまた
は▲▼上に読出される。次に、センスアンプ活性化
信号φSN1が「Ｈ」レベル、センスアンプ活性化信号φS
P1が「Ｌ」レベルとなり、センスアンプNSAおよびPSAが
活性状態となる。読出または書込が終了するとワード線
駆動信号φWL1が「Ｌ」レベルに立下がる。その後、セ
ンスアンプ活性化信号φSN1が「Ｌ」レベル、センスア
ンプ活性化信号φSP1が「Ｈ」レベルとなり、センスア
ンプNSAおよびPSAが非活性状態となる。そして、イコラ
イズ信号BLEQ1およびプリチャージ信号BLHD1が「Ｈ」レ
ベルとなり、ビット線対BL,▲▼の電位がイコライ
ズされるとともに、そのビット線対BL,▲▼にプリ
チャージ電位VBLが与えられる。
このように、スタンドバイ期間には、ビット線対BL,
▲▼にはプリチャージ電位発生回路５からプリチャ
ージ電位VBLが与えられており、このときセンスアンプN
SAおよびPSAは非活性状態となっている。したがって、
ロウアドレス信号RA8によりブロックの選択が行なわれ
た後、直ちにイコライズ信号BLEQおよびプリチャージ信
号BLHDを「Ｌ」レベルに立下げてワード線駆動信号φWL
を「Ｈ」レベルに立上げることができるので、アクセス
が遅れることはない。
▲▼にはプリチャージ電位発生回路５からプリチャ
ージ電位VBLが与えられており、このときセンスアンプN
SAおよびPSAは非活性状態となっている。したがって、
ロウアドレス信号RA8によりブロックの選択が行なわれ
た後、直ちにイコライズ信号BLEQおよびプリチャージ信
号BLHDを「Ｌ」レベルに立下げてワード線駆動信号φWL
を「Ｈ」レベルに立上げることができるので、アクセス
が遅れることはない。
リフレッシュ信号▲▼が「Ｌ」レベルになると
リフレッシュモードとなる。まず、ロウアドレス信号RA
8によりブロック２が選択されるとする（期間）。ロ
ウアドレスストローブ信号▲▼の立下がりに応答
してイコライズ信号BLEQ2およびプリチャージ信号BLHD2
が「Ｌ」レベルに立下がる。これにより、ビット線対B
L,▲▼のイコライズが中止されるとともに、プリチ
ャージ電位発生回路５の動作が停止する。そして、ワー
ド線駆動信号φWL2が「Ｈ」レベルに立上がり、ロウデ
コーダ２により選択された１本のワード線WLの電位が
「Ｈ」レベルに立上がる。これにより、そのワード線WL
に接続されたメモリセルMCの情報がビット線BLまたはBL
に読出される。その後、センスアンプ活性化信号φSN2
が「Ｈ」レベルに立上がり、センスアンプ活性化信号φ
SP2が「Ｌ」レベルに立上がり、センスアンプNSAおよび
PSAが活性状態となる。これにより、ビット線対BL,▲
▼間の電位差が増幅される。ここまでは、ノーマルモ
ードの動作と同様である。しかし、ワード線駆動信号φ
WL2が「Ｌ」レベルに立下がることによりビット線BLお
よび▲▼上の情報が各メモリセル内に再び書込まれ
た後は、イコライズ信号BLEQ2およびプリチャージ信号B
LHD2が「Ｌ」レベルを維持する。したがって、ビット線
対BL,▲▼のイコライズもビット線対BL,▲▼へ
のプリチャージ電位VBLの供給も行なわれない。また、
センスアンプNSAおよびPSAは活性状態を維持する。この
ため、ビット線対BL,▲▼の一方は「Ｈ」レベルに
保持された状態を維持し、他方は「Ｌ」レベルに保持さ
れた状態を維持する。
リフレッシュモードとなる。まず、ロウアドレス信号RA
8によりブロック２が選択されるとする（期間）。ロ
ウアドレスストローブ信号▲▼の立下がりに応答
してイコライズ信号BLEQ2およびプリチャージ信号BLHD2
が「Ｌ」レベルに立下がる。これにより、ビット線対B
L,▲▼のイコライズが中止されるとともに、プリチ
ャージ電位発生回路５の動作が停止する。そして、ワー
ド線駆動信号φWL2が「Ｈ」レベルに立上がり、ロウデ
コーダ２により選択された１本のワード線WLの電位が
「Ｈ」レベルに立上がる。これにより、そのワード線WL
に接続されたメモリセルMCの情報がビット線BLまたはBL
に読出される。その後、センスアンプ活性化信号φSN2
が「Ｈ」レベルに立上がり、センスアンプ活性化信号φ
SP2が「Ｌ」レベルに立上がり、センスアンプNSAおよび
PSAが活性状態となる。これにより、ビット線対BL,▲
▼間の電位差が増幅される。ここまでは、ノーマルモ
ードの動作と同様である。しかし、ワード線駆動信号φ
WL2が「Ｌ」レベルに立下がることによりビット線BLお
よび▲▼上の情報が各メモリセル内に再び書込まれ
た後は、イコライズ信号BLEQ2およびプリチャージ信号B
LHD2が「Ｌ」レベルを維持する。したがって、ビット線
対BL,▲▼のイコライズもビット線対BL,▲▼へ
のプリチャージ電位VBLの供給も行なわれない。また、
センスアンプNSAおよびPSAは活性状態を維持する。この
ため、ビット線対BL,▲▼の一方は「Ｈ」レベルに
保持された状態を維持し、他方は「Ｌ」レベルに保持さ
れた状態を維持する。
次に、ロウアドレス信号RA8によりブロック１が選択
されると、ブロック１において上記と同様のリフレッシ
ュ動作が行なわれる（期間）。リフレッシュ終了後
は、ブロック２の場合と同様に、ビット線対BL,▲
▼のイコライズおよびビット線対BL,▲▼へのプリ
チャージ電位VBLの供給が行なわれず、センスアンプNSA
およびPSAが活性状態を維持する。
されると、ブロック１において上記と同様のリフレッシ
ュ動作が行なわれる（期間）。リフレッシュ終了後
は、ブロック２の場合と同様に、ビット線対BL,▲
▼のイコライズおよびビット線対BL,▲▼へのプリ
チャージ電位VBLの供給が行なわれず、センスアンプNSA
およびPSAが活性状態を維持する。
次に、ロウアドレス信号RA8によりブロック２が選択
されると（期間）、ロウアドレスストローブ信号▲
▼の立下がりに応答して、センスアンプ活性化信号
φSN2が「Ｌ」レベル、センスアンプ活性化信号φSP2が
「Ｈ」レベルになる。これにより、センスアンプNSAお
よびPSAが非活性状態となる。そして、イコライズ信号B
LEQ2が一定期間「Ｈ」レベルに立上がり、ビット線対B
L,▲▼のイコライズが行なわれる。イコライズ信号
BLEQ2の立下がりに応答して、ワード線駆動信号φWL2が
「Ｈ」レベルに立上がる。その後、センスアンプ活性化
信号φSN2が「Ｈ」レベル、センスアンプ活性化信号φS
P2が「Ｌ」レベルとなって、センスアンプNSAおよびPSA
が活性状態となる。ワード線駆動信号φWL2が「Ｌ」レ
ベルに立下がってリフレッシュ動作が終了しても、イコ
ライズ信号BLEQ2、プリチャージ信号BLHD2、センスアン
プ活性化信号φSN2およびφSP2はその状態を維持する。
されると（期間）、ロウアドレスストローブ信号▲
▼の立下がりに応答して、センスアンプ活性化信号
φSN2が「Ｌ」レベル、センスアンプ活性化信号φSP2が
「Ｈ」レベルになる。これにより、センスアンプNSAお
よびPSAが非活性状態となる。そして、イコライズ信号B
LEQ2が一定期間「Ｈ」レベルに立上がり、ビット線対B
L,▲▼のイコライズが行なわれる。イコライズ信号
BLEQ2の立下がりに応答して、ワード線駆動信号φWL2が
「Ｈ」レベルに立上がる。その後、センスアンプ活性化
信号φSN2が「Ｈ」レベル、センスアンプ活性化信号φS
P2が「Ｌ」レベルとなって、センスアンプNSAおよびPSA
が活性状態となる。ワード線駆動信号φWL2が「Ｌ」レ
ベルに立下がってリフレッシュ動作が終了しても、イコ
ライズ信号BLEQ2、プリチャージ信号BLHD2、センスアン
プ活性化信号φSN2およびφSP2はその状態を維持する。
このように、リフレッシュ動作の終了後はプリチャー
ジ電位発生回路５が動作していないのでスタンドバイ期
間における電流消費が節減される。
ジ電位発生回路５が動作していないのでスタンドバイ期
間における電流消費が節減される。
そして、リフレッシュ信号▲▼が「Ｈ」レベル
になると、リフレッシュモードが終了しノーマルモード
となると、ブロック１およびブロック２において、イコ
ライズ信号BLEQ1，BLEQ2およびプリチャージ信号BLH
D1，BLHD2が「Ｈ」レベルに立上がり、センスアンプ活
性化信号φSN1，φSN2が「Ｌ」レベル，センスアンプ活
性化信号φSP1，φSP2が「Ｈ」レベルとなる。
になると、リフレッシュモードが終了しノーマルモード
となると、ブロック１およびブロック２において、イコ
ライズ信号BLEQ1，BLEQ2およびプリチャージ信号BLH
D1，BLHD2が「Ｈ」レベルに立上がり、センスアンプ活
性化信号φSN1，φSN2が「Ｌ」レベル，センスアンプ活
性化信号φSP1，φSP2が「Ｈ」レベルとなる。
以上のように、ノーマルモードにおいては、スタンド
バイ期間にビット線対BL,▲▼がイコライズされか
つそのビット線対BL,▲▼にプリチャージ電位VBLが
与えられているので、ビット線対BL,▲▼の電位は1
/2・Vccに保持されている。したがって、アクティブ期
間になると、選択されたブロックにおいて直ちにイコラ
イズおよびプリチャージ電位VBLの供給を中止してワー
ド線駆動信号φWLを立上げることができる。このため、
アクセスが高速に行なわれることになる。
バイ期間にビット線対BL,▲▼がイコライズされか
つそのビット線対BL,▲▼にプリチャージ電位VBLが
与えられているので、ビット線対BL,▲▼の電位は1
/2・Vccに保持されている。したがって、アクティブ期
間になると、選択されたブロックにおいて直ちにイコラ
イズおよびプリチャージ電位VBLの供給を中止してワー
ド線駆動信号φWLを立上げることができる。このため、
アクセスが高速に行なわれることになる。
一方、リフレッシュモードにおいては、スタンドバイ
期間にビット線対BL,▲▼の電位はセンスアンプNSA
およびPSAにより「Ｈ」レベルおよび「Ｌ」レベルに保
持され、イコライズおよびプリチャージ電位VBLの供給
は行なわれない。このとき、プリチャージ電位発生回路
５は電源から遮断されて動作していないので、電力消費
が節減される。この場合、アクティブ期間になると、選
択されたブロックにおいてセンスアンプNSAおよびPSAを
非活性状態にしてビット線対BL,▲▼をイコライズ
した後にワード線駆動信号φWLが立上げられるので、ロ
ウアドレスストローブ信号▲▼の立下がりからワ
ード線駆動信号φWLの立上がりまでに時間がかかる。し
かし、リフレッシュモードにおいては情報の読出および
書込が行なわれないので問題はない。
期間にビット線対BL,▲▼の電位はセンスアンプNSA
およびPSAにより「Ｈ」レベルおよび「Ｌ」レベルに保
持され、イコライズおよびプリチャージ電位VBLの供給
は行なわれない。このとき、プリチャージ電位発生回路
５は電源から遮断されて動作していないので、電力消費
が節減される。この場合、アクティブ期間になると、選
択されたブロックにおいてセンスアンプNSAおよびPSAを
非活性状態にしてビット線対BL,▲▼をイコライズ
した後にワード線駆動信号φWLが立上げられるので、ロ
ウアドレスストローブ信号▲▼の立下がりからワ
ード線駆動信号φWLの立上がりまでに時間がかかる。し
かし、リフレッシュモードにおいては情報の読出および
書込が行なわれないので問題はない。
第5A図〜第10図は、第１図におけるクロックジェネレ
ータ10の主要部の具体的な回路図である。
ータ10の主要部の具体的な回路図である。
第5A図は、チップ内部で使用されるRAS系クロックで
ある▲▼信号を発生する回路を示す図である。
ある▲▼信号を発生する回路を示す図である。
論理ゲートG7の一方の入力端子には６つの論理ゲート
G1〜G6を介してロウアドレスストローブ信号▲▼
が与えられ、他方の入力端子にはロウアドレスストロー
ブ信号▲▼が直接与えられる。論理ゲートG7の出
力は論理ゲートG8により反転されて▲▼信号と
して出力される。▲▼信号はロウアドレススト
ローブ信号▲▼に比べて立上がりの遅い信号であ
る。すなわち、▲▼信号の立下がりはロウアド
レスストローブ信号▲▼の立下がりよりも論理ゲ
ート２段分（G7とG8）遅延するが、▲▼信号の
立上がりはロウアドレスストローブ信号▲▼の立
上がりよりも論理ゲート８段分（G1〜G8）遅延する（第
5B図参照）。
G1〜G6を介してロウアドレスストローブ信号▲▼
が与えられ、他方の入力端子にはロウアドレスストロー
ブ信号▲▼が直接与えられる。論理ゲートG7の出
力は論理ゲートG8により反転されて▲▼信号と
して出力される。▲▼信号はロウアドレススト
ローブ信号▲▼に比べて立上がりの遅い信号であ
る。すなわち、▲▼信号の立下がりはロウアド
レスストローブ信号▲▼の立下がりよりも論理ゲ
ート２段分（G7とG8）遅延するが、▲▼信号の
立上がりはロウアドレスストローブ信号▲▼の立
上がりよりも論理ゲート８段分（G1〜G8）遅延する（第
5B図参照）。
第６図は、ブロックを選択するために用いられるRA8
信号および▲▼信号を発生する回路を示す図であ
る。
信号および▲▼信号を発生する回路を示す図であ
る。
▲▼信号が「Ｈ」レベルのときには論理ゲー
トG13,G14の一方の入力端子に論理ゲートG15より「Ｌ」
レベルの信号が与えられるので、論理ゲートG13,G14の
出力は「Ｈ」レベルとなる。したがって、RA8信号およ
び▲▼信号は共に「Ｌ」レベルとなる。このと
き、トランスファゲートT1はオンし、トランスファゲー
トT2はオフしているので、アドレス信号A8の反転信号が
論理ゲートG10に入力されている。▲▼信号の
立下がり時に、アドレス信号A8の反転信号が論理ゲート
G10およびG11からなるラッチ回路にラッチされる。そし
て、その反転信号のレベルに応じて論理ゲートG13およ
びG14のいずれか一方の出力が「Ｌ」レベルとなり、そ
れによりRA8信号および▲▼信号のいずれか一方
が「Ｈ」レベルとなる。RA8信号はブロック１に与えら
れ、▲▼信号はブロック２に与えられる。
トG13,G14の一方の入力端子に論理ゲートG15より「Ｌ」
レベルの信号が与えられるので、論理ゲートG13,G14の
出力は「Ｈ」レベルとなる。したがって、RA8信号およ
び▲▼信号は共に「Ｌ」レベルとなる。このと
き、トランスファゲートT1はオンし、トランスファゲー
トT2はオフしているので、アドレス信号A8の反転信号が
論理ゲートG10に入力されている。▲▼信号の
立下がり時に、アドレス信号A8の反転信号が論理ゲート
G10およびG11からなるラッチ回路にラッチされる。そし
て、その反転信号のレベルに応じて論理ゲートG13およ
びG14のいずれか一方の出力が「Ｌ」レベルとなり、そ
れによりRA8信号および▲▼信号のいずれか一方
が「Ｈ」レベルとなる。RA8信号はブロック１に与えら
れ、▲▼信号はブロック２に与えられる。
第７図は、ワード線駆動信号φWLi、▲▼Ni
信号、▲▼Ni信号、BLEQRi信号および▲
▼Ri信号を発生する回路を示す図である。ここで、RA
8信号が与えられるブロック１においてはｉ＝１であ
り、▲▼信号が与えられるブロック２においては
ｉ＝２である。
信号、▲▼Ni信号、BLEQRi信号および▲
▼Ri信号を発生する回路を示す図である。ここで、RA
8信号が与えられるブロック１においてはｉ＝１であ
り、▲▼信号が与えられるブロック２においては
ｉ＝２である。
ノーマルモード時すなわちリフレッシュ信号▲
▼が「Ｈ」レベルのときには、論理ゲートG24からはRA8
信号または▲▼信号が出力される。また、論理ゲ
ートG25の出力は「Ｈ」レベルとなる。これにより、論
理ゲートG29の一方の入力端子にはRA8信号または▲
▼信号が与えられ、他方の入力端子には「Ｌ」レベル
の信号が与えられる。したがって、▲▼信号が
「Ｌ」レベルのときには、ワード線駆動信号φWLiはRA8
信号または▲▼信号が論理ゲート５段分（G24,G2
9〜G32）遅延された信号となる。また、リフレッシュモ
ード時すなわちリフレッシュ信号▲▼が「Ｌ」レ
ベルのときには論理ゲートG24の出力は「Ｌ」レベルと
なる。論理ゲートG25からはRA8信号の反転信号または▲
▼信号の反転信号が出力される。これにより、論
理ゲートG29の一方の入力端子には「Ｌ」レベルの信号
が与えられ、他方の入力端子にはRA8信号または▲
▼信号が与えらえる。したがって、▲▼信号
が「Ｌ」レベルのときには、ワード線駆動信号φWLiはR
A8信号またはRA8信号が論理ゲート８段分（G25〜G32）
遅延された信号となる。このように、リフレッシュモー
ド時のワード線駆動信号φWLiの立上がりは、ノーマル
モード時よりも遅れる。この遅れはリフレッシュモード
時におけるイコライズ信号BLEQiの「Ｈ」レベルの幅に
等しい（第４図参照）。
▼が「Ｈ」レベルのときには、論理ゲートG24からはRA8
信号または▲▼信号が出力される。また、論理ゲ
ートG25の出力は「Ｈ」レベルとなる。これにより、論
理ゲートG29の一方の入力端子にはRA8信号または▲
▼信号が与えられ、他方の入力端子には「Ｌ」レベル
の信号が与えられる。したがって、▲▼信号が
「Ｌ」レベルのときには、ワード線駆動信号φWLiはRA8
信号または▲▼信号が論理ゲート５段分（G24,G2
9〜G32）遅延された信号となる。また、リフレッシュモ
ード時すなわちリフレッシュ信号▲▼が「Ｌ」レ
ベルのときには論理ゲートG24の出力は「Ｌ」レベルと
なる。論理ゲートG25からはRA8信号の反転信号または▲
▼信号の反転信号が出力される。これにより、論
理ゲートG29の一方の入力端子には「Ｌ」レベルの信号
が与えられ、他方の入力端子にはRA8信号または▲
▼信号が与えらえる。したがって、▲▼信号
が「Ｌ」レベルのときには、ワード線駆動信号φWLiはR
A8信号またはRA8信号が論理ゲート８段分（G25〜G32）
遅延された信号となる。このように、リフレッシュモー
ド時のワード線駆動信号φWLiの立上がりは、ノーマル
モード時よりも遅れる。この遅れはリフレッシュモード
時におけるイコライズ信号BLEQiの「Ｈ」レベルの幅に
等しい（第４図参照）。
また、リフレッシュモードすなわちリフレッシュ信号
▲▼が「Ｌ」レベルのとき、論理ゲートG25から
はRA8信号の反転信号または▲▼信号の反転信号
が出力される。RA8信号または▲▼信号が立上が
ると、論理ゲートG33の一方の入力が「Ｌ」レベルとな
り、他方の入力は論理ゲートG26〜G28により決まる遅延
時間だけ遅れて「Ｈ」レベルとなる。このため、論理ゲ
ートG33の出力は「Ｌ」レベルから「Ｈ」レベルに立上
がり、上記遅延時間の後「Ｌ」レベルに立下がる。した
がって、BIEQRi信号は一定時間だけ「Ｈ」レベルを保持
しその後「Ｌ」レベルとなるワンショット信号となる。
また、▲▼Ri信号はBLEQRi信号の反転信号であ
る（第11図参照）。ノーマルモード時すなわちリフレッ
シュ信号▲▼が「Ｈ」レベルのときには、論理ゲ
ートG25の出力は「Ｈ」レベルとなるので、▲
▼Ri信号は「Ｈ」レベル、BLEQRi信号は「Ｌ」レベルと
なる。
▲▼が「Ｌ」レベルのとき、論理ゲートG25から
はRA8信号の反転信号または▲▼信号の反転信号
が出力される。RA8信号または▲▼信号が立上が
ると、論理ゲートG33の一方の入力が「Ｌ」レベルとな
り、他方の入力は論理ゲートG26〜G28により決まる遅延
時間だけ遅れて「Ｈ」レベルとなる。このため、論理ゲ
ートG33の出力は「Ｌ」レベルから「Ｈ」レベルに立上
がり、上記遅延時間の後「Ｌ」レベルに立下がる。した
がって、BIEQRi信号は一定時間だけ「Ｈ」レベルを保持
しその後「Ｌ」レベルとなるワンショット信号となる。
また、▲▼Ri信号はBLEQRi信号の反転信号であ
る（第11図参照）。ノーマルモード時すなわちリフレッ
シュ信号▲▼が「Ｈ」レベルのときには、論理ゲ
ートG25の出力は「Ｈ」レベルとなるので、▲
▼Ri信号は「Ｈ」レベル、BLEQRi信号は「Ｌ」レベルと
なる。
さらに、ノーマルモード時すなわちリフレッシュ信号
▲▼が「Ｈ」レベルのときには、論理ゲートG21
は論理ゲートG20の出力を反転させて出力する。センス
アンプ活性化信号φSNiが「Ｌ」レベルのときには論理
ゲートG20からはRA8信号または▲▼信号が出力さ
れ、論理ゲートG21からはRA8信号の反転信号，または▲
▼信号の反転信号が出力される。したがって、▲
▼Ni信号および▲▼Ni信号はRA8信号
または▲▼信号の立上がりに応答して立上がる。
また、センスアンプ活性化信号φSNiが「Ｈ」レベルに
なると、倫理ゲートG20の出力は「Ｈ」レベルとなる。
したがって、その後RA8信号または▲▼信号が
「Ｌ」レベルに立下がっても、▲▼Ni信号およ
び▲▼Ni信号は「Ｈ」レベルを保持する。そし
て、▲▼Ni信号および▲▼Ni信号は、
センスアンプ活性化信号φSNiの立下がりに応答して立
下がる（第11図参照）。なお、リフレッシュモード時す
なわちリフレッシュ信号▲▼が「Ｌ」レベルのと
きには、論理ゲートG21の出力は「Ｈ」レベルとなるの
で、▲▼Ni信号および▲▼Ni信号は
「Ｌ」レベルとなる。
▲▼が「Ｈ」レベルのときには、論理ゲートG21
は論理ゲートG20の出力を反転させて出力する。センス
アンプ活性化信号φSNiが「Ｌ」レベルのときには論理
ゲートG20からはRA8信号または▲▼信号が出力さ
れ、論理ゲートG21からはRA8信号の反転信号，または▲
▼信号の反転信号が出力される。したがって、▲
▼Ni信号および▲▼Ni信号はRA8信号
または▲▼信号の立上がりに応答して立上がる。
また、センスアンプ活性化信号φSNiが「Ｈ」レベルに
なると、倫理ゲートG20の出力は「Ｈ」レベルとなる。
したがって、その後RA8信号または▲▼信号が
「Ｌ」レベルに立下がっても、▲▼Ni信号およ
び▲▼Ni信号は「Ｈ」レベルを保持する。そし
て、▲▼Ni信号および▲▼Ni信号は、
センスアンプ活性化信号φSNiの立下がりに応答して立
下がる（第11図参照）。なお、リフレッシュモード時す
なわちリフレッシュ信号▲▼が「Ｌ」レベルのと
きには、論理ゲートG21の出力は「Ｈ」レベルとなるの
で、▲▼Ni信号および▲▼Ni信号は
「Ｌ」レベルとなる。
第8A図は、▲▼Ri信号を発生する回路を示す
図である。
図である。
第8A図において、ＤフリップフロップDFのセット端子
Ｓにはリフレッシュ信号▲▼が与えられる。デー
タ入力端子Ｄには第７図の回路から発生された▲
▼Ni信号が与えられ、データ出力端子からは▲
▼Ri信号が出力される。リフレッシュ信号▲
▼が「Ｈ」レベルのときには▲▼Ri信号が
「Ｌ」レベルとなる。リフレッシュ信号▲▼が
「Ｌ」レベルになると、▲▼Ri信号は▲
▼Ri信号の立上がりに応答して立上がり、リフレッシ
ュ信号REFの立上がりに応答して立下がる（第11図参
照）。
Ｓにはリフレッシュ信号▲▼が与えられる。デー
タ入力端子Ｄには第７図の回路から発生された▲
▼Ni信号が与えられ、データ出力端子からは▲
▼Ri信号が出力される。リフレッシュ信号▲
▼が「Ｈ」レベルのときには▲▼Ri信号が
「Ｌ」レベルとなる。リフレッシュ信号▲▼が
「Ｌ」レベルになると、▲▼Ri信号は▲
▼Ri信号の立上がりに応答して立上がり、リフレッシ
ュ信号REFの立上がりに応答して立下がる（第11図参
照）。
第8B図は第8A図の回路の詳細な回路図である。
第8B図において、リフレッシュ信号▲▼が
「Ｌ」レベルのときには、論理ゲートG36はインバータ
とて動作する。BLEQRi信号が「Ｈ」レベル、▲
▼Ri信号が「Ｌ」レベルであると、MOSトランジスタQ31
がオンし、論理ゲートG36の出力は「Ｈ」レベルとな
る。このとき、トランスファゲートT3およびT4はオフ
し、トランスファゲートT5はオンしている。そして、BL
EQRi信号が「Ｌ」レベル、▲▼Ri信号が「Ｈ」
レベルになると、トランスファゲートT3およびT4がオン
し、トランスファゲートT5がオフする。これにより、論
理ゲートG36の「Ｈ」レベルの出力が、論理ゲートG36お
よびG37からなるラッチ回路にラッチされるとともに、
論理ゲートG38およびG39を介して出力される。したがっ
て、▲▼Ri信号は「Ｈ」レベルに立上がる。こ
の状態でリフレッシュ信号REFが「Ｈ」レベルになる
と、論理ゲートG36の出力は「Ｌ」レベルとなる。した
がって、▲▼Ri信号は「Ｌ」レベルに立下がる
（第11図参照）。
「Ｌ」レベルのときには、論理ゲートG36はインバータ
とて動作する。BLEQRi信号が「Ｈ」レベル、▲
▼Ri信号が「Ｌ」レベルであると、MOSトランジスタQ31
がオンし、論理ゲートG36の出力は「Ｈ」レベルとな
る。このとき、トランスファゲートT3およびT4はオフ
し、トランスファゲートT5はオンしている。そして、BL
EQRi信号が「Ｌ」レベル、▲▼Ri信号が「Ｈ」
レベルになると、トランスファゲートT3およびT4がオン
し、トランスファゲートT5がオフする。これにより、論
理ゲートG36の「Ｈ」レベルの出力が、論理ゲートG36お
よびG37からなるラッチ回路にラッチされるとともに、
論理ゲートG38およびG39を介して出力される。したがっ
て、▲▼Ri信号は「Ｈ」レベルに立上がる。こ
の状態でリフレッシュ信号REFが「Ｈ」レベルになる
と、論理ゲートG36の出力は「Ｌ」レベルとなる。した
がって、▲▼Ri信号は「Ｌ」レベルに立下がる
（第11図参照）。
第９図は、イコライズ信号BLEQiおよびプリチャージ
信号BLHDiを発生する回路を示す図である。
信号BLHDiを発生する回路を示す図である。
論理ゲートG40の一方の入力端子に▲▼Ni信
号が与えられ、他方の入力端子には▲▼Ri信号
が与えられる。論理ゲートG40の出力端子からプリチャ
ージ信号BLHDiが導出される。論理ゲートG41の一方の入
力端子には▲▼Ri信号が与えられ、他方の入力
端子には▲▼Ni信号が与えられる。論理ゲート
G42の一方の入力端子に論理ゲートG41の出力が与えら
れ、他方の入力端子に▲▼Ri信号が与えられ
る。論理ゲートG42の出力端子からイコライズ信号BLEQi
が導出される。
号が与えられ、他方の入力端子には▲▼Ri信号
が与えられる。論理ゲートG40の出力端子からプリチャ
ージ信号BLHDiが導出される。論理ゲートG41の一方の入
力端子には▲▼Ri信号が与えられ、他方の入力
端子には▲▼Ni信号が与えられる。論理ゲート
G42の一方の入力端子に論理ゲートG41の出力が与えら
れ、他方の入力端子に▲▼Ri信号が与えられ
る。論理ゲートG42の出力端子からイコライズ信号BLEQi
が導出される。
このようにして、プリチャージ信号BLHDiは、第11図
に示すように、ノーマルモード時には、ロウアドレスス
トローブ信号▲▼が立下がった後に立上がり、ロ
ウアドレスストローブ信号▲▼が立上がった後に
立上がる。また、このプリチャージ信号BLHDiは、リフ
レッシュモード時には、ロウアドレスストローブ信号▲
▼が立下がった後に立下がり、次にノーマルモー
ドになるまで「Ｌ」レベルを保つ。
に示すように、ノーマルモード時には、ロウアドレスス
トローブ信号▲▼が立下がった後に立上がり、ロ
ウアドレスストローブ信号▲▼が立上がった後に
立上がる。また、このプリチャージ信号BLHDiは、リフ
レッシュモード時には、ロウアドレスストローブ信号▲
▼が立下がった後に立下がり、次にノーマルモー
ドになるまで「Ｌ」レベルを保つ。
一方、イコライズ信号BLEQiは、ノーマルモード時に
は、ロウアドレスストローブ信号▲▼が立下がっ
た後に立下がり、ロウアドレスストローブ信号▲
▼が立上がった後に立上がる。また、イコライズ信号BL
EQiは、リフレッシュモード時には、ロウアドレススト
ローブ信号▲▼が立下がった後に立下がり、同じ
ブロックの次のリフレッシュ時またはノーマルモードに
なるまで「Ｌ」レベルを保つ。そして、次のリフレッシ
ュ時には、ロウアドレスストローブ信号▲▼が立
下がった後一定期間「Ｈ」レベルになり、再び「Ｌ」レ
ベルとなる。再びノーマルモードになるとリフレッシュ
信号▲▼の立上がりに応答して「Ｈ」レベルとな
る。
は、ロウアドレスストローブ信号▲▼が立下がっ
た後に立下がり、ロウアドレスストローブ信号▲
▼が立上がった後に立上がる。また、イコライズ信号BL
EQiは、リフレッシュモード時には、ロウアドレススト
ローブ信号▲▼が立下がった後に立下がり、同じ
ブロックの次のリフレッシュ時またはノーマルモードに
なるまで「Ｌ」レベルを保つ。そして、次のリフレッシ
ュ時には、ロウアドレスストローブ信号▲▼が立
下がった後一定期間「Ｈ」レベルになり、再び「Ｌ」レ
ベルとなる。再びノーマルモードになるとリフレッシュ
信号▲▼の立上がりに応答して「Ｈ」レベルとな
る。
第10図は、センスアンプ活性化信号φSNiおよびφSPi
を発生する回路を示す図である。
を発生する回路を示す図である。
ノーマルモード時すなわちリフレッシュ信号▲
▼が「Ｈ」レベルのときには論理ゲートG49はインバー
タとして動作する。したがって、センスアンプ活性化信
号φSNiはワード線駆動信号φWLiが論理ゲート４段分
（G43〜G45,G49）遅延された信号となる。リフレッシュ
モード時すなわちリフレッシュ信号▲▼が「Ｌ」
レベルのときには論理ゲートG47およびG49がフリッ
プフロップとして動作する。したがって、センスアンプ
活性化信号φSNiは、第11図に示すように、ワード線駆
動信号φWLiの立上がりより遅延して立上がり、RA8信号
または▲▼信号の立上がりより遅延して立下が
る。センスアンプ活性化信号φSPiはセンスアンプ活性
化信号φSNiの立下がりに応答して立上がる。
▼が「Ｈ」レベルのときには論理ゲートG49はインバー
タとして動作する。したがって、センスアンプ活性化信
号φSNiはワード線駆動信号φWLiが論理ゲート４段分
（G43〜G45,G49）遅延された信号となる。リフレッシュ
モード時すなわちリフレッシュ信号▲▼が「Ｌ」
レベルのときには論理ゲートG47およびG49がフリッ
プフロップとして動作する。したがって、センスアンプ
活性化信号φSNiは、第11図に示すように、ワード線駆
動信号φWLiの立上がりより遅延して立上がり、RA8信号
または▲▼信号の立上がりより遅延して立下が
る。センスアンプ活性化信号φSPiはセンスアンプ活性
化信号φSNiの立下がりに応答して立上がる。
第12図は、この発明の他の実施例による半導体記憶装
置の主要部を示す図である。
置の主要部を示す図である。
この実施例の半導体記憶装置は、リフレッシュアドレ
スカウンタ11を内蔵している。リフレッシュ時のアドレ
ス信号はこのリフレッシュアドレスカウンタ11により与
えられ、リフレッシュアドレスカウンタ11の値はリフレ
ッシュが行なわれるごとにインクリメントされる。した
がって、リフレッシュのためのアドレス信号が外部から
与えられる必要はなく、内部で自動的に生成される。こ
のリフレッシュアドレスカウンタ11によれば、予めリフ
レッシュアドレスが決定されるので、リフレッシュモー
ド時にもノーマルモード時と同じタイミングでリフレッ
シュ動作を行なうことが可能となる。
スカウンタ11を内蔵している。リフレッシュ時のアドレ
ス信号はこのリフレッシュアドレスカウンタ11により与
えられ、リフレッシュアドレスカウンタ11の値はリフレ
ッシュが行なわれるごとにインクリメントされる。した
がって、リフレッシュのためのアドレス信号が外部から
与えられる必要はなく、内部で自動的に生成される。こ
のリフレッシュアドレスカウンタ11によれば、予めリフ
レッシュアドレスが決定されるので、リフレッシュモー
ド時にもノーマルモード時と同じタイミングでリフレッ
シュ動作を行なうことが可能となる。
第13図は、第12図に含まれるリフレッシュアドレスカ
ウンタ11およびロウアドレスバッファ６の構成を示す図
である。
ウンタ11およびロウアドレスバッファ６の構成を示す図
である。
リフレッシュアドレスカウンタ11は９個のフリップフ
ロップFF0〜FF8からなり、クロックジェネレタ10から与
えられるパルス信号CUに応答して下位のフリップフロッ
プFF0から順にインクリメントされる。ロウアドレスバ
ッファ６は10個のバッファ回路BF0〜BF9を含む。リフレ
ッシュアドレスカウンタ11のフリップフロップFF0〜FF8
の出力信号Q0〜Q8は、ロウアドレスバッファ６のバッフ
ァ回路BF8〜BF0にそれぞれ与えられる。ロウアドレスバ
ッファ６はクロックジェネレタ10からの指令により、ノ
ーマルアクセス時には外部から与えられるアドレス信号
A0〜A9をロウアドレス信号RA0〜RA9として出力し、リフ
レッシュ時にはリフレッシュアドレスカウンタ11からの
出力信号Q8〜Q0をロウアドレス信号RA0〜RA8として出力
する。
ロップFF0〜FF8からなり、クロックジェネレタ10から与
えられるパルス信号CUに応答して下位のフリップフロッ
プFF0から順にインクリメントされる。ロウアドレスバ
ッファ６は10個のバッファ回路BF0〜BF9を含む。リフレ
ッシュアドレスカウンタ11のフリップフロップFF0〜FF8
の出力信号Q0〜Q8は、ロウアドレスバッファ６のバッフ
ァ回路BF8〜BF0にそれぞれ与えられる。ロウアドレスバ
ッファ６はクロックジェネレタ10からの指令により、ノ
ーマルアクセス時には外部から与えられるアドレス信号
A0〜A9をロウアドレス信号RA0〜RA9として出力し、リフ
レッシュ時にはリフレッシュアドレスカウンタ11からの
出力信号Q8〜Q0をロウアドレス信号RA0〜RA8として出力
する。
なお、リフレッシュ時には、リフレッシュアドレスカ
ウンタ11の最下位ビットの出力信号Q0がロウアドレス信
号RA8として出力される。このロウアドレス信号RA8はブ
ロックを選択するための信号であるので、ブロック１と
ブロック２とが交互に選択されることになる。この場
合、プリチャージ電位発生回路５が動作していない時間
が最も長く、消費電力の節減が最も図られることにな
る。
ウンタ11の最下位ビットの出力信号Q0がロウアドレス信
号RA8として出力される。このロウアドレス信号RA8はブ
ロックを選択するための信号であるので、ブロック１と
ブロック２とが交互に選択されることになる。この場
合、プリチャージ電位発生回路５が動作していない時間
が最も長く、消費電力の節減が最も図られることにな
る。
第14図は、この発明のさらに他の実施例による半導体
記憶装置の主要部を示す図である。
記憶装置の主要部を示す図である。
この実施例は、第12図の実施例に加えてタイマ12が設
けられている。このタイマ12は、リフレッシュモード時
に内部ロウアドレスストローブ信号▲▼が立下が
ってから一定時間ごとに内部ロウアドレスストローブ信
号▲▼を「Ｌ」レベルに立下げる。これにより、
一定の時間間隔でリフレッシュが自動的に行なわれる。
けられている。このタイマ12は、リフレッシュモード時
に内部ロウアドレスストローブ信号▲▼が立下が
ってから一定時間ごとに内部ロウアドレスストローブ信
号▲▼を「Ｌ」レベルに立下げる。これにより、
一定の時間間隔でリフレッシュが自動的に行なわれる。
タイマ内蔵の半導体記憶装置は、たとえば、“Auto/S
elf Refresh機能内蔵64Kbit MOSダイナミックRAM",電子
通信学会論文誌83年１月Vol.J66−C,No.1,pp.62−69に
示されている。
elf Refresh機能内蔵64Kbit MOSダイナミックRAM",電子
通信学会論文誌83年１月Vol.J66−C,No.1,pp.62−69に
示されている。
第15図は、この発明のさらに他の実施例による半導体
記憶装置の主要部を示す図である。
記憶装置の主要部を示す図である。
第１図、第12図および第14図の実施例においてはリフ
レッシュ信号▲▼が外部から与えられるのに対し
て、この実施例においてはリフレッシュ信号発生回路13
から与えられる。リフレッシュ信号発生回路13は、ロウ
アドレスストローブ信号▲▼およびコラムアドレ
スストローブ信号▲▼に応じてリフレッシュ信号
▲▼を発生する。このリフレッシュ信号発生回路
13は、たとえば、ロウアドレスストローブ信号▲
▼が「Ｌ」レベルに立下がる時点でコラムアドレススト
ローブ信号▲▼が既に「Ｌ」レベルになっている
場合にリフレッシュ信号▲▼を「Ｈ」レベルから
「Ｌ」レベルにする（▲▼ビフォア▲▼リ
フレッシュ）。
レッシュ信号▲▼が外部から与えられるのに対し
て、この実施例においてはリフレッシュ信号発生回路13
から与えられる。リフレッシュ信号発生回路13は、ロウ
アドレスストローブ信号▲▼およびコラムアドレ
スストローブ信号▲▼に応じてリフレッシュ信号
▲▼を発生する。このリフレッシュ信号発生回路
13は、たとえば、ロウアドレスストローブ信号▲
▼が「Ｌ」レベルに立下がる時点でコラムアドレススト
ローブ信号▲▼が既に「Ｌ」レベルになっている
場合にリフレッシュ信号▲▼を「Ｈ」レベルから
「Ｌ」レベルにする（▲▼ビフォア▲▼リ
フレッシュ）。
以上のように、上記の実施例によれば、ノーマルモー
ド時にはアクセス動作が高速に行なわれ、リフレッシュ
モード時には消費電力が節減される。
ド時にはアクセス動作が高速に行なわれ、リフレッシュ
モード時には消費電力が節減される。
なお、上記実施例では、リフレッシュモードにおける
リフレッシュ動作が、リフレッシュ信号▲▼とロ
ウアドレスストローブ信号▲▼とによって制御さ
れているが、一部の64KビットDRAMのように▲▼
端子に与えられるリフレッシュ信号▲▼のみによ
って制御されてもよい。また、リフレッシュ動作が、25
6KビットDRAM、1MビットDRAM等が広く用いられている▲
▼ビフォア▲▼リフレッシュにより制御さ
れてもよく、さらに、他の外部端子に与えられる信号の
レベルやタイミングシーケンスによる方法、その他の方
法により制御されてもよい。
リフレッシュ動作が、リフレッシュ信号▲▼とロ
ウアドレスストローブ信号▲▼とによって制御さ
れているが、一部の64KビットDRAMのように▲▼
端子に与えられるリフレッシュ信号▲▼のみによ
って制御されてもよい。また、リフレッシュ動作が、25
6KビットDRAM、1MビットDRAM等が広く用いられている▲
▼ビフォア▲▼リフレッシュにより制御さ
れてもよく、さらに、他の外部端子に与えられる信号の
レベルやタイミングシーケンスによる方法、その他の方
法により制御されてもよい。
また、プリチャージ信号発生回路５の構成は、第３図
に示されたものに限られず、パワーダウン機能を持つも
のであれば他の構成のものでもよい。
に示されたものに限られず、パワーダウン機能を持つも
のであれば他の構成のものでもよい。
［発明の効果］ 以上のようにこの発明によれば、ノーマルモード時に
は高速にアクセスが行なわれ、リフレッシュモード時に
は消費電力の節減が図られる。したがって、アクセスが
遅れることなく消費電力の低減が図られた半導体記憶装
置が得られる。
は高速にアクセスが行なわれ、リフレッシュモード時に
は消費電力の節減が図られる。したがって、アクセスが
遅れることなく消費電力の低減が図られた半導体記憶装
置が得られる。
第１図はこの発明の一実施例によるダイナミック型半
導体記憶装置の構成を示す図、第２図は第１図の半導体
記憶装置に含まれるメモリセルアレイの１列分の回路構
成を示す図、第３図は第１図の半導体記憶装置に含まれ
るプリチャージ電位発生回路の構成を示す図、第４図は
第１図の半導体記憶装置の動作波形図、第5A図は第１図
の半導体記憶装置に含まれるクロックジェネレータにお
ける内部ロウアドレスストローブ信号▲▼を発
生する回路部分を示す図、第5B図は第5A図の回路の動作
波形図、第６図は同クロックジェネレータにおけるRA8
信号および▲▼信号を発生する回路部分を示す
図、第７図は同クロックジェネレータにおける主として
ワード線駆動信号φWLiを発生する回路部分を示す図、
第8A図は同クロックジェネレータにおける▲▼
Ri信号を発生するためのフリップフロップを示す図、第
8B図は第8A図のフリップフロップの詳細な回路構成を示
す図、第９図は同クロックジェネレータにおけるプリチ
ャージ信号BLHDiおよびイコライズ信号BLEQiを発生する
回路部分を示す図、第10図は同クロックジェネレータに
おけるセンスアンプ活性化信号φSNiおよびφSPiを発生
する回路部分を示す図、第11図は第７図〜第10図の回路
の動作を説明するための動作波形図、第12図はこの発明
の他の実施例による半導体記憶装置の主要部の構成を示
す図、第13図は第12図の半導体記憶装置に含まれるリフ
レッシュアドレスカウンタの構成を示す図、第14図はこ
の発明のさらに他の実施例による半導体記憶装置の主要
部の構成を示す図、第15図はこの発明のさらに他の実施
例による半導体記憶装置の主要部の構成を示す図、第16
図は従来のダイナミック型半導体記憶装置に含まれるメ
モリセルアレイの１列部分の回路構成を示す図、第17図
は第16図の半導体記憶装置の動作波形図、第18図は他の
従来のダイナミック型半導体記憶装置に含まれるメモリ
セルアレイの１列部分の回路構成を示す図、第19図は第
18図の半導体記憶装置の動作波形図、第20図はプリチャ
ージ電位発生回路の具体的な回路構成を示す図である。 図において、1a,1bはメモリセルアレイ、２はロウデコ
ーダ、３はセンスアンプ、４はコラムデコーダ、５はプ
リチャージ電位発生回路、６はロウアドレスバッファ、
７はコラムアドレスバッファ、８はデータ出力バッフ
ァ、９はデータ入力バッファ、10はクロックジェネレー
タ、BL,▲▼はビット線対、WLはワード線、NSA,PSA
はセンスアンプ、▲▼はロウアドレスストローブ
信号、▲▼はリフレッシュ信号、BLEQはイコライ
ズ信号、BLHDはプリチャージ信号、φWLはワード線駆動
信号、φSN，φSPはセンスアンプ活性化信号である。 なお、各図中、同一符号は同一または相当部分を示す。
導体記憶装置の構成を示す図、第２図は第１図の半導体
記憶装置に含まれるメモリセルアレイの１列分の回路構
成を示す図、第３図は第１図の半導体記憶装置に含まれ
るプリチャージ電位発生回路の構成を示す図、第４図は
第１図の半導体記憶装置の動作波形図、第5A図は第１図
の半導体記憶装置に含まれるクロックジェネレータにお
ける内部ロウアドレスストローブ信号▲▼を発
生する回路部分を示す図、第5B図は第5A図の回路の動作
波形図、第６図は同クロックジェネレータにおけるRA8
信号および▲▼信号を発生する回路部分を示す
図、第７図は同クロックジェネレータにおける主として
ワード線駆動信号φWLiを発生する回路部分を示す図、
第8A図は同クロックジェネレータにおける▲▼
Ri信号を発生するためのフリップフロップを示す図、第
8B図は第8A図のフリップフロップの詳細な回路構成を示
す図、第９図は同クロックジェネレータにおけるプリチ
ャージ信号BLHDiおよびイコライズ信号BLEQiを発生する
回路部分を示す図、第10図は同クロックジェネレータに
おけるセンスアンプ活性化信号φSNiおよびφSPiを発生
する回路部分を示す図、第11図は第７図〜第10図の回路
の動作を説明するための動作波形図、第12図はこの発明
の他の実施例による半導体記憶装置の主要部の構成を示
す図、第13図は第12図の半導体記憶装置に含まれるリフ
レッシュアドレスカウンタの構成を示す図、第14図はこ
の発明のさらに他の実施例による半導体記憶装置の主要
部の構成を示す図、第15図はこの発明のさらに他の実施
例による半導体記憶装置の主要部の構成を示す図、第16
図は従来のダイナミック型半導体記憶装置に含まれるメ
モリセルアレイの１列部分の回路構成を示す図、第17図
は第16図の半導体記憶装置の動作波形図、第18図は他の
従来のダイナミック型半導体記憶装置に含まれるメモリ
セルアレイの１列部分の回路構成を示す図、第19図は第
18図の半導体記憶装置の動作波形図、第20図はプリチャ
ージ電位発生回路の具体的な回路構成を示す図である。 図において、1a,1bはメモリセルアレイ、２はロウデコ
ーダ、３はセンスアンプ、４はコラムデコーダ、５はプ
リチャージ電位発生回路、６はロウアドレスバッファ、
７はコラムアドレスバッファ、８はデータ出力バッフ
ァ、９はデータ入力バッファ、10はクロックジェネレー
タ、BL,▲▼はビット線対、WLはワード線、NSA,PSA
はセンスアンプ、▲▼はロウアドレスストローブ
信号、▲▼はリフレッシュ信号、BLEQはイコライ
ズ信号、BLHDはプリチャージ信号、φWLはワード線駆動
信号、φSN，φSPはセンスアンプ活性化信号である。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小松 隆宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭61−158094（ＪＰ，Ａ) 特開 昭59−65997（ＪＰ，Ａ)
Claims (9)
- 【請求項１】複数のビット線対、および前記複数のビッ
ト線対に接続された複数のメモリセルを含むメモリセル
アレイと、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対の一方の電位を第１の電位にかつ他方の
電位を第２の電位に増幅する複数のセンスアンプと、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対の電位を同電位にする複数のイコライズ
手段と、 第１の電源用ノード、第２の電源用ノードおよび中間電
位出力ノードを有し、前記第１の電源用ノードに第１の
電位を受け、かつ前記第２の電源用ノードに第２の電位
を受けて前記中間電位出力ノードに前記第１の電位と前
記第２の電位との中間電位を出力する中間電位発生手段
と、 前記複数のビット線対と前記中間電位発生手段の前記中
間電位出力ノードとの間にそれぞれ接続された複数のス
イッチ手段と、 ノーマルモードにおいて、スタンドバイ期間に前記複数
のスイッチ手段を導通状態に保持させ、アクティブ期間
に前記複数のセンスアンプを活性状態にさせる第１の制
御動作を行ない、リフレッシュモードにおいて、アクテ
ィブ期間に、まず、前記複数のイコライズ手段を一定時
間活性状態にさせ、その後、前記複数のセンスアンプを
活性状態にさせ、その後のスタンドバイ期間をも活性状
態を継続させる第２の制御動作を行なう制御手段とを備
えたダイナミック型半導体記憶装置。 - 【請求項２】複数のビット線対、および前記複数のビッ
ト線対に接続された複数のメモリセルをそれぞれが含む
複数のメモリセルブロックと、 これら複数のメモリセルブロックのいずれかを選択する
ためのブロック選択手段と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対の一方の電位を第１の電位にかつ他方の
電位を第２の電位に増幅する複数のセンスアンプと、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対の電位を同電位にする複数のイコライズ
手段と、 第１の電源用ノード、第２の電源用ノードおよび中間電
位出力ノードを有し、前記第１の電源用ノードに第１の
電位を受け、かつ前記第２の電源用ノードに第２の電位
を受けて前記中間電位出力ノードに前記第１の電位と前
記第２の電位との中間電位を出力する中間電位発生手段
と、 前記複数のビット線対と前記中間電位発生手段の前記中
間電位出力ノードとの間にそれぞれ接続された複数のス
イッチ手段と、 前記ブロック選択手段により選択された前記メモリセル
ブロックにおけるノーマルモードにおいて、スタンドバ
イ期間に前記選択されたメモリセルブロックに対する前
記複数のスイッチ手段を導通状態に保持させ、アクティ
ブ期間に前記選択されたメモリセルブロックに対する前
記複数のセンスアンプを活性状態にさせる第１の制御動
作を行ない、前記ブロック選択手段により選択された前
記メモリセルブロックにおけるリフレッシュモードにお
いて、アクティブ期間に、まず、前記選択されたメモリ
セルブロックに対する前記複数のイコライズ手段を一定
時間活性状態にさせ、その後、前記選択されたメモリセ
ルブロックに対する前記複数のセンスアンプを活性状態
にさせ、その後のスタンドバイ期間をも活性状態を継続
させる第２の制御動作を行なわせるとともに、前記ブロ
ック選択手段により選択されなかった前記メモリセルブ
ロックに対する複数のイコライズ手段と複数のスイッチ
手段と複数のセンスアンプとをアクティブ期間およびス
タンドバイ期間ともに同じ状態を継続させる制御手段と
を備えたダイナミック型半導体記憶装置。 - 【請求項３】リフレッシュモードにおいて、ブロック選
択手段による複数のメモリセルブロックにおけるいずれ
かの選択をアドレスカウンタにより行なうことを特徴と
する請求項２記載のダイナミック型半導体記憶装置。 - 【請求項４】ノーマルモードにおいて、スタンドバイ期
間に各ビット線対の両方のビット線の電位を第１の電位
と第２の電位との中間の電位に保持し、アクティブ期間
に前記各ビット線対の一方のビット線の電位を第１の電
位に、他方のビット線の電位を第２の電位に差動増幅
し、 リフレッシュモードにおいて、アクティブ期間に、ま
ず、前記各ビット線対の両方のビット線の電位を同じ電
位にし、その後、前記各ビット線対の一方のビット線の
電位を第１の電位に、他方のビット線の電位を第２の電
位に差動増幅し、この各ビット線対の両方のビット線の
電位の状態を、その後のスタンドバイ期間も保持するダ
イナミック型半導体記憶装置の制御方法。 - 【請求項５】ノーマルモードにおいて、スタンドバイ期
間に複数のメモリセルブロックに対するすべてのビット
線対の両方のビット線の電位を第１の電位と第２の電位
との中間の電位に保持し、アクティブ期間に前記複数の
メモリセルブロックから選択されたメモリセルブロック
に対する各ビット線対の一方のビット線の電位を第１の
電位に、他方のビット線の電位を第２の電位に差動増幅
し、 リフレッシュモードにおいて、アクティブ期間に、ま
ず、前記選択されたメモリセルブロックに対する各ビッ
ト線対の両方のビット線の電位を同じ電位にし、その
後、前記選択されたメモリセルブロックに対する各ビッ
ト線対の一方のビット線の電位を第１の電位に、他方の
ビット線の電位を第２の電位に差動増幅し、その後のス
タンドバイ期間をもこの状態を継続させ、 選択されなかった前記メモリセルブロックに対する各ビ
ット線対の両方のビット線の電位をアクティブ期間およ
びスタンドバイ期間ともに同じ状態を継続させるダイナ
ミック型半導体記憶装置の制御方法。 - 【請求項６】複数行および複数列に配設された複数のメ
モリセルを有したメモリセルアレイ、 それぞれが対応した行に配設された複数のメモリセルに
接続された複数のワード線、 それぞれが対応した列に配設された複数のメモリセルに
接続された複数のビット線対、 それぞれが対応した列に配設されたビット線対に接続さ
れ、このビット線対の両方のビット線に現れた電位差を
第１の電位と第２の電位とに増幅するための複数のセン
スアンプ、 それぞれが対応した列に配設されたビット線対の両方の
ビット線間に接続され、イコライズ信号を受けて接続さ
れた両方のビット線を同電位にするための複数のイコラ
イズ手段、 第１の電源用ノードと第２の電源用ノードと中間電位出
力ノードとを有し、前記第１の電源用ノードと前記第２
の電源用ノードとの間に接続され基準電位を受けるMOS
トランジスタを有する出力段を含み、前記第１の電源用
ノードに第１の電位を、前記第２の電源用ノードに第２
の電位を受けて前記中間電位出力ノードに前記第１の電
位と前記第２の電位との中間の電位を出力する中間電位
発生手段、 それぞれが対応した列に配設されたビット線対と前記中
間電位発生手段の中間電位出力ノードとの間に接続さ
れ、プリチャージ信号を受けて前記対応した列に配設さ
れたビット線対と中間電位発生手段の中間電位出力ノー
ドとを導通状態とする複数の中間電位供給用スイッチ手
段、 第１の電位を供給するための第１の電源ノードと前記中
間電位発生手段の第１の電源用ノードとの間に接続さ
れ、前記プリチャージ信号と同期した信号を受けて前記
中間電位発生手段の第１の電源用ノードに第１の電位を
供給するための第１の電源供給用スイッチ手段、 第２の電位を供給するための第２の電源ノードと前記中
間電位発生手段の第２の電源用ノードとの間に接続さ
れ、前記プリチャージ信号と同期した信号を受けて前記
中間電位発生手段の第２の電源用ノードに第２の電位を
供給するための第２の電源供給用スイッチ手段、 を備えたダイナミック型半導体記憶装置。 - 【請求項７】それぞれが、複数行および複数列に配設さ
れた複数のメモリセルを有した複数のメモリセルブロッ
ク、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した行に配設された複数のメモリセルに接続された複
数のワード線を有するのワード線群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設された複数のメモリセルに接続された複
数のビット線対を有する複数のビット線対群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対に接続され、このビッ
ト線対の両方のビット線に現れた電位差を第１の電位と
第２の電位とに増幅するための複数のセンスアンプを有
した複数のセンスアンプ群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対の両方のビット線間に
接続され、両方のビット線を同電位にするための複数の
イコライズ手段を有した複数のイコライズ手段群、 第１の電源用ノードと第２の電源用ノードと中間電位出
力ノードとを有し、前記第１の電源用ノードと前記第２
の電源用ノードとの間に接続され基準電位を受けるMOS
トランジスタを有する出力段を含み、前記第１の電源用
ノードに第１の電位を、前記第２の電源用ノードに第２
の電位を受けて前記中間電位出力ノードに前記第１の電
位と前記第２の電位との中間の電位を出力する中間電位
発生手段、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対と前記中間電位発生手
段の中間電位出力ノードとの間に接続され、対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対と前記中間電位発生手段の中間電位出力ノードと
を導通状態とするための複数の中間電位供給用スイッチ
手段を有する複数の中間電位供給用スイッチ手段群、 前記中間電位発生手段の第１の電源用ノードと第１の電
位を供給するための第１電源ノードとの間に接続され、
前記中間電位発生手段の第１の電源用ノードに第１の電
位を供給するための第１の電源供給用スイッチ手段、 前記中間電位発生手段の第２の電源用ノードと第２の電
位を供給するための第２電源ノードとの間に接続され、
前記中間電位発生手段の第２の電源用ノードに第２の電
位を供給するための第２の電源供給用スイッチ手段、 を備え、 ノーマルモードにおいて、 選択されたメモリセルが存在するメモリセルブロックに
おけるアクセス動作時に、このメモリセルブロックに対
応するセンスアンプ群の複数のセンスアンプが活性状態
とされるとともにアクセス動作終了後に非活性状態とさ
れ、 選択されたメモリセルが存在するメモリセルブロックに
おけるアクセス動作時に、このメモリセルブロックに対
応するイコライズ手段群の複数のイコライズ手段が非活
性状態とされるとともにアクセス動作終了後に活性状態
とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるアクセス動作時に、このメモリセルブロックに対
応する中間電位供給用スイッチ手段群の複数の中間電位
供給用スイッチ手段が非活性状態とされるとともにアク
セス動作終了後に活性状態とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるアクセス動作時に、前記第１および第２の電源供
給用スイッチ手段が非導通状態とされて前記中間電位発
生手段が非活性状態とされるとともにアクセス動作終了
後に前記第１および第２の電源供給用スイッチ手段が選
択されたメモリセルが存在するメモリセルブロックに対
応する中間電位供給用スイッチ手段群の複数の中間電位
供給用スイッチ手段の活性状態とされるのと同期して導
通状態とされて前記中間電位発生手段が活性状態とされ
ることを特徴とするダイナミック型半導体記憶装置。 - 【請求項８】それぞれが、複数行および複数列に配設さ
れた複数のメモリセルを有した複数のメモリセルブロッ
ク、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した行に配設された複数のメモリセルに接続された複
数のワード線を有する複数のワード線群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設された複数のメモリセルに接続された複
数のビット線対を有する複数のビット線対群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対に接続され、このビッ
ト線対の両方のビット線に現れた電位差を第１の電位と
第２の電位とに増幅するための複数のセンスアンプを有
した複数のセンスアンプ群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対の両方のビット線間に
接続され、両方のビット線を同電位にするための複数の
イコライズ手段を有した複数のイコライズ手段群、 第１の電源用ノードと第２の電源用ノードと中間電位出
力ノードとを有し、前記第１の電源用ノードに第１の電
位を、前記第２の電源用ノードに第２の電位を受けて前
記中間電位出力ノードに前記第１の電位と前記第２の電
位との中間の電位を出力する中間電位発生手段、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対と前記中間電位発生手
段の中間電位出力ノードとの間に接続され、対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対と前記中間電位発生手段の中間電位出力ノードと
を導通状態とするための複数の中間電位供給用スイッチ
手段を有する複数の中間電位供給用スイッチ手段群、 前記中間電位発生手段の第１の電源用ノードと第１の電
位を供給するための第１電源ノードとの間、あるいは前
記中間電位発生手段の第２の電源用ノードと第２の電位
を供給するための第２電源ノードとの間の少なくとも一
方の間に接続され、前記中間電位発生手段の第１の電源
用ノードに第１の電位を、第２の電源用ノードに第２の
電位を供給するための電源供給用スイッチ手段、 を備え、 リフレッシュモードにおいて、 選択されたメモリセルが存在するメモリセルブロックに
おけるリフレッシュ動作時に、このメモリセルブロック
に対応するセンスアンプ群の複数のセンスアンプが活性
状態とされるとともにリフレッシュ動作終了後このメモ
リセルブロックにおけるメモリセルが選択されてこのメ
モリセルブロックに対する次のリフレッシュ動作が行な
われる直前まで非活性状態とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるリフレッシュ動作時からこのメモリセルブロック
におけるメモリセルが選択されてこのメモリセルブロッ
クに対する次のリフレッシュ動作が行なわれる直前ま
で、このメモリセルブロックに対応するイコライズ手段
群の複数のイコライズ手段が非活性状態とされるととも
に次のリフレッシュ動作が行なわれる直前に一旦活性状
態とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるリフレッシュ動作時から、このメモリセルブロッ
クに対応する中間電位供給用スイッチ手段群の複数の中
間電位供給用スイッチ手段が非活性状態とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるリフレッシュ動作時から、前記電源供給用スイッ
チ手段が非導通状態とされて前記中間電位発生手段が非
活性状態とされることを特徴とするダイナミック型半導
体記憶装置。 - 【請求項９】それぞれが、複数行および複数列に配設さ
れた複数のメモリセルを有した複数のメモリセルブロッ
ク、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した行に配設された複数のメモリセルに接続された複
数のワード線を有する複数のワード線群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設された複数のメモリセルに接続された複
数のビット線対を有する複数のビット線対群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対に接続され、このビッ
ト線対の両方のビット線に現れた電位差を第１の電位と
第２の電位とに増幅するための複数のセンスアンプを有
した複数のセンスアンプ群、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対の両方のビット線間に
接続され、両方のビット線を同電位にするための複数の
イコライズ手段を有した複数のイコライズ手段群、 第１の電源用ノードと第２の電源用ノードと中間電位出
力ノードとを有し、前記第１の電源用ノードに第１の電
位を、前記第２の電源用ノードに第２の電位を受けて前
記中間電位出力ノードに前記第１の電位と前記第２の電
位との中間の電位を出力する中間電位発生手段、 それぞれが対応したメモリセルブロックに対して設けら
れ、それぞれが対応したメモリセルブロックにおける対
応した列に配設されたビット線対と前記中間電位発生手
段の中間電位出力ノードとの間に接続され、対応したメ
モリセルブロックにおける対応した列に配設されたビッ
ト線対と前記中間電位発生手段の中間電位出力ノードと
を導通状態とするための複数の中間電位供給用スイッチ
手段を有する複数の中間電位供給用スイッチ手段群、 前記中間電位発生手段の第１の電源用ノードと第１の電
位を供給するための第１電源ノードとの間、あるいは前
記中間電位発生手段の第２の電源用ノードと第２の電位
を供給するための第２電源ノードとの間の少なくとも一
方の間に接続され、前記中間電位発生手段の第１の電源
用ノードに第１の電位を、第２の電源用ノードに第２の
電位を供給するための電源供給用スイッチ手段、 を備え、 ノーマルモードにおいて、 選択されたメモリセルが存在するメモリセルブロックに
おけるアクセス動作時に、このメモリセルブロックに対
応するセンスアンプ群の複数のセンスアンプが活性状態
とされるとともにアクセス動作終了後に非活性状態とさ
れ、 選択されたメモリセルが存在するメモリセルブロックに
おけるアクセス動作時に、このメモリセルブロックに対
応するイコライズ手段群の複数のイコライズ手段が非活
性状態とされるとともにアクセス動作終了後に活性状態
とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるアクセス動作時に、このメモリセルブロックに対
応する中間電位供給用スイッチ手段群の複数の中間電位
供給用スイッチ手段が非活性状態とされるとともにアク
セス動作終了後に活性状態とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるアクセス動作時に、前記電源供給用スイッチ手段
が非導通状態とされて前記中間電位発生手段が非活性状
態とされるとともにアクセス動作終了後に前記電源供給
用スイッチ手段が選択されたメモリセルが存在するメモ
リセルブロックに対応する中間電位供給用スイッチ手段
群の複数の中間電位供給用スイッチ手段の活性状態とさ
れるのと同期して導通状態とされて前記中間電位発生手
段が活性状態とされ、 リフレッシュモードにおいて、 選択されたメモリセルが存在するメモリセルブロックに
おけるリフレッシュ動作時に、このメモリセルブロック
に対応するセンスアンプ群の複数のセンスアンプが活性
状態とされるとともにリフレッシュ動作終了後このメモ
リセルブロックにおけるメモリセルが選択されてこのメ
モリセルブロックに対する次のリフレッシュ動作が行な
われる直前まで非活性状態とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるリフレッシュ動作時からこのメモリセルブロック
におけるメモリセルが選択されてこのメモリセルブロッ
クに対する次のリフレッシュ動作が行なわれる直前ま
で、このメモリセルブロックに対応するイコライズ手段
群の複数のイコライズ手段が非活性状態とされるととも
に次のリフレッシュ動作が行なわれる直前に一旦活性状
態とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるリフレッシュ動作時から、このメモリセルブロッ
クに対応する中間電位供給用スイッチ手段群の複数の中
間電位供給用スイッチ手段が非活性状態とされ、 選択されたメモリセルが存在するメモリセルブロックに
おけるリフレッシュ動作時から、前記電源供給用スイッ
チ手段が非導通状態とされて前記中間電位発生手段が非
活性状態とされることを特徴とするダイナミック型半導
体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007327A JPH0821234B2 (ja) | 1988-01-14 | 1988-01-14 | ダイナミック型半導体記憶装置およびその制御方法 |
| US07/271,489 US4907199A (en) | 1988-01-14 | 1988-11-15 | Dynamic semiconductor memory device and method for controllig the precharge/refresh and access modes thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007327A JPH0821234B2 (ja) | 1988-01-14 | 1988-01-14 | ダイナミック型半導体記憶装置およびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01182998A JPH01182998A (ja) | 1989-07-20 |
| JPH0821234B2 true JPH0821234B2 (ja) | 1996-03-04 |
Family
ID=11662866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007327A Expired - Lifetime JPH0821234B2 (ja) | 1988-01-14 | 1988-01-14 | ダイナミック型半導体記憶装置およびその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4907199A (ja) |
| JP (1) | JPH0821234B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| EP0321847B1 (en) * | 1987-12-21 | 1994-06-29 | Kabushiki Kaisha Toshiba | Semiconductor memory capable of improving data rewrite speed |
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| US6279116B1 (en) | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
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| KR970001699B1 (ko) * | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
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| US6108257A (en) * | 1999-09-30 | 2000-08-22 | Philips Electronics North America Corporation | Zero power SRAM precharge |
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| US6807122B2 (en) | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
| JP2003196977A (ja) * | 2001-12-27 | 2003-07-11 | Fujitsu Ltd | 半導体記憶装置のデータアクセス方法、及び半導体記憶装置 |
| JP4229230B2 (ja) * | 2003-05-06 | 2009-02-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ダイナミック型半導体記憶装置及びそのビット線プリチャージ方法 |
| US7641660B2 (en) * | 2004-03-08 | 2010-01-05 | Biomet Manufacturing Corporation | Method, apparatus, and system for image guided bone cutting |
| WO2008001255A1 (en) * | 2006-06-26 | 2008-01-03 | Nxp B.V. | A constant voltage generating device |
| US8391094B2 (en) | 2009-02-10 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and operating methods thereof |
| US8279686B2 (en) * | 2009-02-10 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and methods for providing bit line equalization voltages |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965997A (ja) * | 1982-10-06 | 1984-04-14 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS61158094A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | ダイナミツク型メモリのセンスアンプ駆動回路 |
| US4730279A (en) * | 1985-03-30 | 1988-03-08 | Kabushiki Kaisha Toshiba | Static semiconductor memory device |
| US4725987A (en) * | 1985-10-23 | 1988-02-16 | Eastman Kodak Company | Architecture for a fast frame store using dynamic RAMS |
-
1988
- 1988-01-14 JP JP63007327A patent/JPH0821234B2/ja not_active Expired - Lifetime
- 1988-11-15 US US07/271,489 patent/US4907199A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01182998A (ja) | 1989-07-20 |
| US4907199A (en) | 1990-03-06 |
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|
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|
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