JPH0474383A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0474383A JPH0474383A JP2185803A JP18580390A JPH0474383A JP H0474383 A JPH0474383 A JP H0474383A JP 2185803 A JP2185803 A JP 2185803A JP 18580390 A JP18580390 A JP 18580390A JP H0474383 A JPH0474383 A JP H0474383A
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- JP
- Japan
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- sense amplifier
- precharge
- turned
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004913 activation Effects 0.000 claims description 32
- 230000009849 deactivation Effects 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にリフレッシュ機能及
びビット線対等のプリチャージ機能を備えたダイナミッ
ク型の半導体メモリに関する。
びビット線対等のプリチャージ機能を備えたダイナミッ
ク型の半導体メモリに関する。
半導体メモリは微細加工技術の進歩と共に集積度の向上
がなされてきた。特にダイナミックメモリでは、メモリ
セルの構造が簡単であるため高集積化が可能であり、低
価格という利点がある。しかしながら、メモリセルがダ
イナミック回路であるため、スタンバイ動作時にもメモ
リセルをリフレッシュする必要がある。
がなされてきた。特にダイナミックメモリでは、メモリ
セルの構造が簡単であるため高集積化が可能であり、低
価格という利点がある。しかしながら、メモリセルがダ
イナミック回路であるため、スタンバイ動作時にもメモ
リセルをリフレッシュする必要がある。
従来の半導体メモリには、低消費電力のため、セルフリ
フレッシュモードを持っていて、電源電圧Ｖｃｃの１／
２の電圧を発生する電圧発生回路を使用せずに、ワンシ
ョット信号によりビット線対のプリチャージを行ってる
ものがある。この方式では、アクティブ時にビット線対
をプリチャージするため、高速動作はできない。
フレッシュモードを持っていて、電源電圧Ｖｃｃの１／
２の電圧を発生する電圧発生回路を使用せずに、ワンシ
ョット信号によりビット線対のプリチャージを行ってる
ものがある。この方式では、アクティブ時にビット線対
をプリチャージするため、高速動作はできない。
また、高速のダイナミックメモリでは、ビット線対のプ
リチャージを、電圧Ｖ ｃｃ／ ２を発生する回路を使
用して行っており、高速動作はできるが、消費電力が大
きくなる。
リチャージを、電圧Ｖ ｃｃ／ ２を発生する回路を使
用して行っており、高速動作はできるが、消費電力が大
きくなる。
第４図は従来の高速のダイナミックメモリの回路図であ
る。
る。
この回路は、ビット線ＢＬＩ、ＢＬＩそれぞれにスイッ
チング用のトランジスタＱｌ、Ｑ２を設けてこれらトラ
ンジスタＱｌ、Ｑ２を介して電圧発生回路１の出力端と
接続し、ビット線ＢＬＩ。
チング用のトランジスタＱｌ、Ｑ２を設けてこれらトラ
ンジスタＱｌ、Ｑ２を介して電圧発生回路１の出力端と
接続し、ビット線ＢＬＩ。
ＢＬＩ間をバランスさせるためのスイッチング用のトラ
ンジスタＱ５を接続している。また、センス増幅器活性
制御線ＳＡＰ、ＳＡＮそれぞれにスイッチング用のトラ
ンジスタＱ６．Ｑ７を設けてこれらトランジスタＱ６．
Ｑ７を介して電圧発生回路１の出力端と接続し、センス
増幅器活性制御線ＳＡＰ、ＳＡＮ間をバランスさせるス
イッチング用のトランジスタＱ８を接続している。
ンジスタＱ５を接続している。また、センス増幅器活性
制御線ＳＡＰ、ＳＡＮそれぞれにスイッチング用のトラ
ンジスタＱ６．Ｑ７を設けてこれらトランジスタＱ６．
Ｑ７を介して電圧発生回路１の出力端と接続し、センス
増幅器活性制御線ＳＡＰ、ＳＡＮ間をバランスさせるス
イッチング用のトランジスタＱ８を接続している。
第５図はこの回路の各部信号の波形図であり、読出し動
作終了後にプリチャージ信号ＭＡを接地レベルからＶ。
作終了後にプリチャージ信号ＭＡを接地レベルからＶ。
。レベルに変化させ能動レベルにすると、トランジスタ
Ｑｌ、Ｑ２．Ｑ５〜Ｑ８のすべてがオンとなり、電圧発
生回路１の出力端からＶｃｃ／、２の電圧が供給されて
ビット線ＢＬＩ。
Ｑｌ、Ｑ２．Ｑ５〜Ｑ８のすべてがオンとなり、電圧発
生回路１の出力端からＶｃｃ／、２の電圧が供給されて
ビット線ＢＬＩ。
ＢＬ４及びセンス増幅器活性制御線ＳＡＰ、ＳＡＮがプ
リチャージされる。また、トランジスタＱ５によりビッ
ト線ＢＬＩ、ＢＬＩがバランスし、トランジスタＱ８に
よりセンス増幅器活性制御線ＳＡＰ、ＳＡＮもバランス
する。
リチャージされる。また、トランジスタＱ５によりビッ
ト線ＢＬＩ、ＢＬＩがバランスし、トランジスタＱ８に
よりセンス増幅器活性制御線ＳＡＰ、ＳＡＮもバランス
する。
第６図はＶ ｃｃ／ ２の電圧を発生する回路を持たな
いセルフリフレッシュ型のダイナミックメモリの回路図
である。
いセルフリフレッシュ型のダイナミックメモリの回路図
である。
この回路は、ビット線ＢＬＩ、ＢＬＩ間及びセンス増幅
器活性制御線ＳＡＰ、ＳＡＮ間をそれぞれバランスさせ
る為のトランジスタＱ５．Ｑ８と、ビット線ＢＬＩ、Ｂ
ＬＩとセンス増幅器活性制御線ＳＡＮとの間を接続する
トランジスタＱ３゜Ｑ４とが設けられている。
器活性制御線ＳＡＰ、ＳＡＮ間をそれぞれバランスさせ
る為のトランジスタＱ５．Ｑ８と、ビット線ＢＬＩ、Ｂ
ＬＩとセンス増幅器活性制御線ＳＡＮとの間を接続する
トランジスタＱ３゜Ｑ４とが設けられている。
この回路において、プリチャージ動作に入るとプリチャ
ージ信号ＭＢが接地レベルからＶＣＣレベルに変化して
能動レベルになり、トランジスタＱ３〜Ｑ５．Ｑ８のす
べてがオンとなり、ＶＣＣレベルのセンス増幅器活性制
御線ＳＡＰ、ビット線ＢＬＩと接地レベルのセンス増幅
器活性制御線ＳＡＮ、ビット線ＢＬＩとが接続され、こ
れらそれぞれがＶ ｃ ｃ ／ ２レベルとなる。
ージ信号ＭＢが接地レベルからＶＣＣレベルに変化して
能動レベルになり、トランジスタＱ３〜Ｑ５．Ｑ８のす
べてがオンとなり、ＶＣＣレベルのセンス増幅器活性制
御線ＳＡＰ、ビット線ＢＬＩと接地レベルのセンス増幅
器活性制御線ＳＡＮ、ビット線ＢＬＩとが接続され、こ
れらそれぞれがＶ ｃ ｃ ／ ２レベルとなる。
上述した従来の半導体メモリは、電圧発生回路１を備え
た第１の例では、通常動作、リフレッシュ動作に関係な
く電圧発生回路１からのＶ。ｃ／２の電圧によりプリチ
ャージする構成となっているので消費電力が大きくなる
という欠点があり、電圧発生回路を持たない第２の例で
は、消費電力は小さくなるが、高速な読出し動作が困難
であるという欠点がある。
た第１の例では、通常動作、リフレッシュ動作に関係な
く電圧発生回路１からのＶ。ｃ／２の電圧によりプリチ
ャージする構成となっているので消費電力が大きくなる
という欠点があり、電圧発生回路を持たない第２の例で
は、消費電力は小さくなるが、高速な読出し動作が困難
であるという欠点がある。
本発明の目的は、高速な読出し動作ができ、かつ消費電
力を低減することができる半導体メモリを提供すること
にある。
力を低減することができる半導体メモリを提供すること
にある。
本発明の半導体メモリは、電源電圧の１／２の電圧を発
生する電圧発生回路と、対をなす第１及び第２のビット
線と、活性化時にこの第１及び第２のビット線間に発生
する信号を増幅するセンス増幅器と、このセンス増幅器
の活性化、非活性化を制御する対をなす第１及び第２の
センス増幅器活性制御線と、ソース、ドレインの一方を
前記第１及び第２のビット線とそれぞれ対応して接続し
他方を前記電圧発生回路の出力端と接続し、通常動作時
のプリチャージ期間に能動レベルとなる第１のプリチャ
ージ信号によりオン・オフする第１及び第２のトランジ
スタ、ソース、ドレインの一方を前記第１及び第２のビ
ット線とそれぞれ対応して接続し他方を共に前記第２の
センス増幅器活性制御線と接続してリフレッシュ動作時
のプリチャージ期間及び前記通常動作時のプリチャージ
期間に能動レベルとなる第２のプリチャージ信号前記リ
フレッシュ動作時のプリチャージ期間に能動レベルとな
る第３のプリチャージ信号の何れか一方によりオン・オ
フする第３及び第４のトランジスタ、ソース、ドレイン
をそれぞれ前記第１及び第２のビット線と接続し前記第
２のプリチャージ信号によりオン・オフする第５のトラ
ンジスタ、ソース、ドレインの一方を前記第１及び第２
のセンス増幅器活性制御線とそれぞれ対応して接続し他
方を共に前記電圧発生回路の出力端と接続し前記第１の
プリチャージ信号によりオン・オフする第６及び第７の
トランジスタ、並びにソース、ドレインをそれぞれ前記
第１及び第２のセンス増幅器活性制御線と接続し前記第
２のプリチャージ信号によりオン・オフする第８のトラ
ンジスタを備えたプリチャージ回路とを有している。
生する電圧発生回路と、対をなす第１及び第２のビット
線と、活性化時にこの第１及び第２のビット線間に発生
する信号を増幅するセンス増幅器と、このセンス増幅器
の活性化、非活性化を制御する対をなす第１及び第２の
センス増幅器活性制御線と、ソース、ドレインの一方を
前記第１及び第２のビット線とそれぞれ対応して接続し
他方を前記電圧発生回路の出力端と接続し、通常動作時
のプリチャージ期間に能動レベルとなる第１のプリチャ
ージ信号によりオン・オフする第１及び第２のトランジ
スタ、ソース、ドレインの一方を前記第１及び第２のビ
ット線とそれぞれ対応して接続し他方を共に前記第２の
センス増幅器活性制御線と接続してリフレッシュ動作時
のプリチャージ期間及び前記通常動作時のプリチャージ
期間に能動レベルとなる第２のプリチャージ信号前記リ
フレッシュ動作時のプリチャージ期間に能動レベルとな
る第３のプリチャージ信号の何れか一方によりオン・オ
フする第３及び第４のトランジスタ、ソース、ドレイン
をそれぞれ前記第１及び第２のビット線と接続し前記第
２のプリチャージ信号によりオン・オフする第５のトラ
ンジスタ、ソース、ドレインの一方を前記第１及び第２
のセンス増幅器活性制御線とそれぞれ対応して接続し他
方を共に前記電圧発生回路の出力端と接続し前記第１の
プリチャージ信号によりオン・オフする第６及び第７の
トランジスタ、並びにソース、ドレインをそれぞれ前記
第１及び第２のセンス増幅器活性制御線と接続し前記第
２のプリチャージ信号によりオン・オフする第８のトラ
ンジスタを備えたプリチャージ回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、電源電圧Ｖｃｃの１／２の電圧（Ｖ ｃ
ｃ／ ２ ）を発生する電圧発生回路１と、対をなす第
１及び第２のビット線ＢＬＩ、ＢＬＩと、活性化時にこ
の第１及び第２のビット線ＢＬＩ。
ｃ／ ２ ）を発生する電圧発生回路１と、対をなす第
１及び第２のビット線ＢＬＩ、ＢＬＩと、活性化時にこ
の第１及び第２のビット線ＢＬＩ。
ＢＬＩ間に発生する信号を増幅するセンス増幅器２と、
このセンス増幅器２の活性化、非活性化を制御する対を
なす第１及び第２のセンス増幅器活性制御線ＳＡＰ、Ｓ
ＡＮと、ソース、ドレインの一方を第１及び第２のビッ
ト線ＢＬＩ、ＢＬＩとそれぞれ対応して接続し他方を電
圧発生回路１の出力端と接続し、通常動作時のプリチャ
ージ期間に能動レベルとなる第１のプリチャージ信号Ｈ
によりオン・オフする第１及び第２のトランジスタＱｌ
、Ｑ２、ソース７ ドレインの一方を第１及び第２のビ
ット線ＢＬＩ、ＢＬＩとそれぞれ対応して接続し他方を
共に第２のセンス増幅器活性制御１１ｓＡＮと接続して
リフレッシュ動作時のプリチャージ期間及び通常動作時
のプリチャージ期間に能動レベルとなる第２のプリチャ
ージ信号Ｍ、リフレッシュ動作時のプリチャージ期間に
能動レベルとなる第３のプリチャージ信号りのうちの第
３のプリチャージ信号りによりオン・オフする第３及び
第４のトランジスタＱＢ、Ｑ４、ソース、ドレインをそ
れぞれ第１及び第２のビット線と接続し第２のプリチャ
ージ信号Ｍによりオン・オフする第５のトランジスタＱ
５、ソース、ドレインの一方を第１及び第２のセンス増
幅器活性制御線ＳＡＰ、ＳＡＮとそれぞれ対応して接続
し他方を共に電圧発生回路１の出力端と接続し第１のプ
リチャージ信号Ｈによりオン・オフする第６及び第７の
トランジスタＱ６．Ｑ７、並びにソース、ドレインをそ
れぞれ第１及び第２のセンス増幅器活性制御線ＳＡＰ、
ＳＡＮと接続し第２のプリチャージ信号Ｍによりオン・
オフする第８のトランジスタＱ８を備えたプリチャージ
回路３とを有する構成となっている。
このセンス増幅器２の活性化、非活性化を制御する対を
なす第１及び第２のセンス増幅器活性制御線ＳＡＰ、Ｓ
ＡＮと、ソース、ドレインの一方を第１及び第２のビッ
ト線ＢＬＩ、ＢＬＩとそれぞれ対応して接続し他方を電
圧発生回路１の出力端と接続し、通常動作時のプリチャ
ージ期間に能動レベルとなる第１のプリチャージ信号Ｈ
によりオン・オフする第１及び第２のトランジスタＱｌ
、Ｑ２、ソース７ ドレインの一方を第１及び第２のビ
ット線ＢＬＩ、ＢＬＩとそれぞれ対応して接続し他方を
共に第２のセンス増幅器活性制御１１ｓＡＮと接続して
リフレッシュ動作時のプリチャージ期間及び通常動作時
のプリチャージ期間に能動レベルとなる第２のプリチャ
ージ信号Ｍ、リフレッシュ動作時のプリチャージ期間に
能動レベルとなる第３のプリチャージ信号りのうちの第
３のプリチャージ信号りによりオン・オフする第３及び
第４のトランジスタＱＢ、Ｑ４、ソース、ドレインをそ
れぞれ第１及び第２のビット線と接続し第２のプリチャ
ージ信号Ｍによりオン・オフする第５のトランジスタＱ
５、ソース、ドレインの一方を第１及び第２のセンス増
幅器活性制御線ＳＡＰ、ＳＡＮとそれぞれ対応して接続
し他方を共に電圧発生回路１の出力端と接続し第１のプ
リチャージ信号Ｈによりオン・オフする第６及び第７の
トランジスタＱ６．Ｑ７、並びにソース、ドレインをそ
れぞれ第１及び第２のセンス増幅器活性制御線ＳＡＰ、
ＳＡＮと接続し第２のプリチャージ信号Ｍによりオン・
オフする第８のトランジスタＱ８を備えたプリチャージ
回路３とを有する構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
通常動作時においては、プリチャージ期間に第１及び第
２のプリチャージ信号Ｈ，Ｍが能動レベルとなることに
より、トランジスタＱｌ、Ｑ２゜Ｑ５〜Ｑ８がオンとな
り、センス増幅器活性制御線ＳＡＰ、ＳＡＮ及びビット
線ＢＬＩ、ＢＬＩが電圧発生回路１の出力端と接続し、
これらすべてがＶ。ｃ／２レベルにプリチャージされる
。この時、第３のプリチャージ信号りは非能動レベルと
なっている。
２のプリチャージ信号Ｈ，Ｍが能動レベルとなることに
より、トランジスタＱｌ、Ｑ２゜Ｑ５〜Ｑ８がオンとな
り、センス増幅器活性制御線ＳＡＰ、ＳＡＮ及びビット
線ＢＬＩ、ＢＬＩが電圧発生回路１の出力端と接続し、
これらすべてがＶ。ｃ／２レベルにプリチャージされる
。この時、第３のプリチャージ信号りは非能動レベルと
なっている。
次に、リフレッシュ動作時においては、第１のプリチャ
ージ信号Ｈは非能動レベルとなり、第２及び第３のプリ
チャージ信号Ｍ、ＬによってトランジスタＱ３〜Ｑ５．
Ｑ８がオンとなり、ＶＣＣレベルになっているビット線
ＢＬＩ及びセンス増幅器活性制御線ＳＡＰと、接地レベ
ルになっているビット線ＢＬＩ及びセンス増幅器活性制
御線ＳＡＮとが短絡することにより、これらがすべてＶ
ｃｃ／２のレベルにプリチャージされる。
ージ信号Ｈは非能動レベルとなり、第２及び第３のプリ
チャージ信号Ｍ、ＬによってトランジスタＱ３〜Ｑ５．
Ｑ８がオンとなり、ＶＣＣレベルになっているビット線
ＢＬＩ及びセンス増幅器活性制御線ＳＡＰと、接地レベ
ルになっているビット線ＢＬＩ及びセンス増幅器活性制
御線ＳＡＮとが短絡することにより、これらがすべてＶ
ｃｃ／２のレベルにプリチャージされる。
このように、通常動作時にはビット線ＢＬＩ。
ＢＬＩ及びセンス増幅器活性制御線ＳＡＰ、ＳＡＮに電
圧発生回路１からＶ。ｃ／２の電圧が供給されるので高
速動作が可能となり、リフレッシュ動作時には電圧発生
回路１がビット線ＢＬＩ。
圧発生回路１からＶ。ｃ／２の電圧が供給されるので高
速動作が可能となり、リフレッシュ動作時には電圧発生
回路１がビット線ＢＬＩ。
ＢＬＩ及びセンス増幅活性制御線ＳＡＰ、ＳＡＮから切
離されるので消費電力を低減することができる。
離されるので消費電力を低減することができる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、トランジスタＱ３．Ｑ４のオン・オフを
第２のプリチャージ信号Ｍにより制御するようにしたも
ので、基本的な動作及び効果は第１の実施例と同様であ
る。
第２のプリチャージ信号Ｍにより制御するようにしたも
ので、基本的な動作及び効果は第１の実施例と同様であ
る。
以上説明したように本発明は、通常動作時には電圧発生
回路から各ビット線及びセンス増幅器活性制御線にＶ
ｃ ｃ ／ ２の電圧を供給し、リフレッシュ動作時に
は各ビット線及びセンス増幅器活性制御線から電圧発生
回路を切離して各ビット線及びセンス増幅器活性制御線
をＶ ｃｃ／ ２にプリチャージする構成とすることに
より、通常動作を高速化することができ、かつ消費電力
を低減することができる効果がある。
回路から各ビット線及びセンス増幅器活性制御線にＶ
ｃ ｃ ／ ２の電圧を供給し、リフレッシュ動作時に
は各ビット線及びセンス増幅器活性制御線から電圧発生
回路を切離して各ビット線及びセンス増幅器活性制御線
をＶ ｃｃ／ ２にプリチャージする構成とすることに
より、通常動作を高速化することができ、かつ消費電力
を低減することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作を説明するだめの各部信
号の波形図、第３図は本発明の第２の実施例を示す回路
図、第４図及び第５図は従来の半導体メモリの第１の例
を示す回路図及びこの例の動作を説明するための各部信
号の波形図、第６図は従来の半導体メモリの第２の例を
示す回路図である。 １・・・電圧発生回路、２・・・センス増幅器、３゜３
Ａ〜３ｃｍプリチャージ回路、ＢＬＩ、ＢＬＩ・・・ビ
ット線、Ｑ１〜Ｑ８・・・トランジスタ、ＳＡＮ。 ＳＡＰ・・・センス増幅器活性制御線。
す回路図及びこの実施例の動作を説明するだめの各部信
号の波形図、第３図は本発明の第２の実施例を示す回路
図、第４図及び第５図は従来の半導体メモリの第１の例
を示す回路図及びこの例の動作を説明するための各部信
号の波形図、第６図は従来の半導体メモリの第２の例を
示す回路図である。 １・・・電圧発生回路、２・・・センス増幅器、３゜３
Ａ〜３ｃｍプリチャージ回路、ＢＬＩ、ＢＬＩ・・・ビ
ット線、Ｑ１〜Ｑ８・・・トランジスタ、ＳＡＮ。 ＳＡＰ・・・センス増幅器活性制御線。
Claims (1)
- 電源電圧の１／２の電圧を発生する電圧発生回路と、
対をなす第１及び第２のビット線と、活性化時にこの第
１及び第２のビット線間に発生する信号を増幅するセン
ス増幅器と、このセンス増幅器の活性化、非活性化を制
御する対をなす第１及び第２のセンス増幅器活性制御線
と、ソース、ドレインの一方を前記第１及び第２のビッ
ト線とそれぞれ対応して接続し他方を前記電圧発生回路
の出力端と接続し、通常動作時のプリチャージ期間に能
動レベルとなる第１のプリチャージ信号によりオン・オ
フする第１及び第２のトランジスタ、ソース、ドレイン
の一方を前記第１及び第２のビット線とそれぞれ対応し
て接続し他方を共に前記第２のセンス増幅器活性制御線
と接続してリフレッシュ動作時のプリチャージ期間及び
前記通常動作時のプリチャージ期間に能動レベルとなる
第２のプリチャージ信号、前記リフレッシュ動作時のプ
リチャージ期間に能動レベルとなる第３のプリチャージ
信号の何れか一方によりオン・オフする第３及び第４の
トランジスタ、ソース、ドレインをそれぞれ前記第１及
び第２のビット線と接続し前記第２のプリチャージ信号
によりオン・オフする第５のトランジスタ、ソース、ド
レインの一方を前記第１及び第２のセンス増幅器活性制
御線とそれぞれ対応して接続し他方を共に前記電圧発生
回路の出力端と接続し前記第１のプリチャージ信号によ
りオン・オフする第６及び第７のトランジスタ、並びに
ソース、ドレインをそれぞれ前記第１及び第２のセンス
増幅器活性制御線と接続し前記第２のプリチャージ信号
によりオン・オフする第８のトランジスタを備えたプリ
チャージ回路とを有することを特徴とする半導体メモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185803A JPH0474383A (ja) | 1990-07-13 | 1990-07-13 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185803A JPH0474383A (ja) | 1990-07-13 | 1990-07-13 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474383A true JPH0474383A (ja) | 1992-03-09 |
Family
ID=16177163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185803A Pending JPH0474383A (ja) | 1990-07-13 | 1990-07-13 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474383A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370952B1 (ko) * | 1995-12-31 | 2003-03-28 | 주식회사 하이닉스반도체 | 메모리 셀의 센스앰프 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179293A (ja) * | 1987-12-28 | 1989-07-17 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH01182998A (ja) * | 1988-01-14 | 1989-07-20 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置およびその制御方法 |
-
1990
- 1990-07-13 JP JP2185803A patent/JPH0474383A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179293A (ja) * | 1987-12-28 | 1989-07-17 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH01182998A (ja) * | 1988-01-14 | 1989-07-20 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置およびその制御方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370952B1 (ko) * | 1995-12-31 | 2003-03-28 | 주식회사 하이닉스반도체 | 메모리 셀의 센스앰프 회로 |
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