JPH0578120B2 - - Google Patents
Info
- Publication number
- JPH0578120B2 JPH0578120B2 JP62164544A JP16454487A JPH0578120B2 JP H0578120 B2 JPH0578120 B2 JP H0578120B2 JP 62164544 A JP62164544 A JP 62164544A JP 16454487 A JP16454487 A JP 16454487A JP H0578120 B2 JPH0578120 B2 JP H0578120B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line pair
- amplifier circuit
- circuit
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000004913 activation Effects 0.000 claims description 15
- 230000003321 amplification Effects 0.000 description 9
- 238000003199 nucleic acid amplification method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダイナミツクRAMの読み出し回路に
関するものである。
関するものである。
従来の技術
従来のダイナミツクRAMの読み出し回路の構
成を、第３図、第４図を用いて説明する。
成を、第３図、第４図を用いて説明する。
第３図は、１は第２増幅回路４の活性化トラン
ジスタで、２は第１増幅回路５の活性化トランジ
スタで、６はメモリセルで、７は第１ビツト線
対、８は第２ビツト線対、９はスイツチ素子、１
０，２１はＮチヤネルMOS型トランジスタで構
成されたフリツプフロツプ回路のアース電源１３
と結合するＮチヤネルMOS型トランジスタで、
１１，２０はＰチヤネルMOS型トランジスタで
構成されたフリツプフロツプ回路のVcc電源１２
と結合するＰチヤネルMOS型トランジスタで、
２２はワード線である。第４図は、第３図に示す
第２増幅回路の替りに、カレントミラー型増幅回
路を用いている以外は、第３図に示すものと同じ
である。
ジスタで、２は第１増幅回路５の活性化トランジ
スタで、６はメモリセルで、７は第１ビツト線
対、８は第２ビツト線対、９はスイツチ素子、１
０，２１はＮチヤネルMOS型トランジスタで構
成されたフリツプフロツプ回路のアース電源１３
と結合するＮチヤネルMOS型トランジスタで、
１１，２０はＰチヤネルMOS型トランジスタで
構成されたフリツプフロツプ回路のVcc電源１２
と結合するＰチヤネルMOS型トランジスタで、
２２はワード線である。第４図は、第３図に示す
第２増幅回路の替りに、カレントミラー型増幅回
路を用いている以外は、第３図に示すものと同じ
である。
従来のダイナミツクRAMの読み出し回路の動
作を第５図、第６図を用いて説明する。
作を第５図、第６図を用いて説明する。
第５図、６図の５０は、第３図に示す従来例の
ワード線２２の電圧波形、５１，５２は、第１ビ
ツト線対７の電圧波形、５３，５４は、第２ビツ
ト線対８の電圧波形である。
ワード線２２の電圧波形、５１，５２は、第１ビ
ツト線対７の電圧波形、５３，５４は、第２ビツ
ト線対８の電圧波形である。
ワード線２２の電圧がOVからVcc＋αまで駆
動されるとメモリセル６のスイツチングトランジ
スタがONになり、キヤパシタに蓄積されていた
電荷の第１ビツト線対への移動により生じた第１
ビツト線対７の電位差５１，５２を、第１増幅回
路５で検知し、Ｏ〜Vccまで増幅する。その時、
スイツチ素子９をONさせ、電位差５１，５２を
第２ビツト線対８に伝達する。ここまでは、第３
図、第４図に示す従来例のどちらも同じ動作で、
その後が異なる。まず第３図に示す従来例は、そ
の後第２の増幅回路５を活性化トランジスタ２で
駆動し、第２ビツト線対８も、第５図５３，５４
に示すように、Ｏ〜Vccまで増幅し、列デコーダ
ー回路を通して出力データ線に出力されていた。
一方、第４図に示す従来例は、その後、第２ビツ
ト線対８を、スイツチ素子９をOFFさせること
により、第１ビツト線対７から切り離すことで、
第６図５３，５４に示すように、第１ビツト線対
７の電圧５１，５４よりも低電圧におさえてい
る。さらに、その電位差５３，５４を、カレント
ミラー型増幅回路３の入力として、増幅し、列デ
コーダー回路を通つて出力データ線に出力されて
いた。
動されるとメモリセル６のスイツチングトランジ
スタがONになり、キヤパシタに蓄積されていた
電荷の第１ビツト線対への移動により生じた第１
ビツト線対７の電位差５１，５２を、第１増幅回
路５で検知し、Ｏ〜Vccまで増幅する。その時、
スイツチ素子９をONさせ、電位差５１，５２を
第２ビツト線対８に伝達する。ここまでは、第３
図、第４図に示す従来例のどちらも同じ動作で、
その後が異なる。まず第３図に示す従来例は、そ
の後第２の増幅回路５を活性化トランジスタ２で
駆動し、第２ビツト線対８も、第５図５３，５４
に示すように、Ｏ〜Vccまで増幅し、列デコーダ
ー回路を通して出力データ線に出力されていた。
一方、第４図に示す従来例は、その後、第２ビツ
ト線対８を、スイツチ素子９をOFFさせること
により、第１ビツト線対７から切り離すことで、
第６図５３，５４に示すように、第１ビツト線対
７の電圧５１，５４よりも低電圧におさえてい
る。さらに、その電位差５３，５４を、カレント
ミラー型増幅回路３の入力として、増幅し、列デ
コーダー回路を通つて出力データ線に出力されて
いた。
発明が解決しようとする問題点
しかしながら上記のような読み出し回路では、
以下の問題点がある。
以下の問題点がある。
第３図に示す従来例においては、第１ビツト線
対７の容量に比較して大容量の第２ビツト線対
を、Ｏ〜Vccまで増幅するため、消費電力が大き
くなることや、また増幅時間に、時間がかかるた
め、読み出し速度が遅くなるという問題がある。
一方、第４図に示す従来例においては、第３図の
従来例で問題となる消費電力の問題は克服してい
るが、スイツチ素子９のONしている時間と、ス
イツチ素子９がONするまでに、第１ビツト線対
７が増幅されている電圧５１，５２と、第１ビツ
ト線対７と第２ビツト線対８の容量比により、第
２ビツト線対８が増幅される電圧５３，５４が決
定されるため、その電位差５３，５４を入力とす
るカレントミラー型増幅回路３が高速に増幅でき
るだけの十分な入力電位差５３，５４を補償する
には、高性能なスイツチ素子９の制御回路により
第１ビツト線対７と第２ビツト線対８がスイツチ
素子９を介して接続されている時間を制御してや
る必要があり、回路が複雑になる時間があるし、
カレントミラー型増幅回路３の入力電位差５３，
５４が小さすぎた場合には、読み出し速度が遅く
なるという問題点があるし、ダイナミツクRAM
の大容量化に伴い、第１ビツト線対と第２ビツト
線対の容量比は大きくなると考えられ、ますま
す、増幅回路３の入力電位差５３，５４を、短時
間に、充分得ることは困難になると考えられる。
対７の容量に比較して大容量の第２ビツト線対
を、Ｏ〜Vccまで増幅するため、消費電力が大き
くなることや、また増幅時間に、時間がかかるた
め、読み出し速度が遅くなるという問題がある。
一方、第４図に示す従来例においては、第３図の
従来例で問題となる消費電力の問題は克服してい
るが、スイツチ素子９のONしている時間と、ス
イツチ素子９がONするまでに、第１ビツト線対
７が増幅されている電圧５１，５２と、第１ビツ
ト線対７と第２ビツト線対８の容量比により、第
２ビツト線対８が増幅される電圧５３，５４が決
定されるため、その電位差５３，５４を入力とす
るカレントミラー型増幅回路３が高速に増幅でき
るだけの十分な入力電位差５３，５４を補償する
には、高性能なスイツチ素子９の制御回路により
第１ビツト線対７と第２ビツト線対８がスイツチ
素子９を介して接続されている時間を制御してや
る必要があり、回路が複雑になる時間があるし、
カレントミラー型増幅回路３の入力電位差５３，
５４が小さすぎた場合には、読み出し速度が遅く
なるという問題点があるし、ダイナミツクRAM
の大容量化に伴い、第１ビツト線対と第２ビツト
線対の容量比は大きくなると考えられ、ますま
す、増幅回路３の入力電位差５３，５４を、短時
間に、充分得ることは困難になると考えられる。
本発明は、かかる点に鑑み、種々考案した結
果、本発明を完成するに至つたものである。
果、本発明を完成するに至つたものである。
問題点を解決するための手段
本発明は、メモリセルに結合を有する第１ビツ
ト線対とこの第１ビツト線対に生じた電位差を検
知増幅する、ＮチヤネルMOS型トランジスタで
構成したフリツプフロツプ回路と、Ｐチヤネル
MOS型トランジスタで構成したフリツプフロツ
プ回路からなる第１増幅回路と、この第１増幅回
路の出力線対とスイツチ素子を介して結合された
第２ビツト線対と、この第２ビツト線対に結合す
るＮチヤネルMOS型トランジスタで構成したフ
リツプフロツプ回路と、ＰチヤネルMOS型トラ
ンジスタで構成したフリツプフロツプ回路からな
る第２増幅回路と、この第２増幅回路の出力線対
と結合するカレントミラー型増幅回路を有し、前
記第２増幅回路の前記ＮチヤネルMOS型トラン
ジスタで構成されたフリツプフロツプ回路のアー
ス電源と結合する活性化トランジスタを、Ｐチヤ
ネルMOS型トランジスタで構成し、前記Ｐチヤ
ネルMOS型トランジスタで構成されたフリツプ
フロツプ回路の電源と結合する活性化トランジス
タを、ＮチヤネルMOS型トランジスタで構成し、
さらに、前記スイツチ素子を制御する制御回路を
設けて、前記第２ビツト線対の信号振幅を、前記
第１ビツト線対の信号振幅よりも小さく制御する
ことにより、上記の問題点を解決する。
ト線対とこの第１ビツト線対に生じた電位差を検
知増幅する、ＮチヤネルMOS型トランジスタで
構成したフリツプフロツプ回路と、Ｐチヤネル
MOS型トランジスタで構成したフリツプフロツ
プ回路からなる第１増幅回路と、この第１増幅回
路の出力線対とスイツチ素子を介して結合された
第２ビツト線対と、この第２ビツト線対に結合す
るＮチヤネルMOS型トランジスタで構成したフ
リツプフロツプ回路と、ＰチヤネルMOS型トラ
ンジスタで構成したフリツプフロツプ回路からな
る第２増幅回路と、この第２増幅回路の出力線対
と結合するカレントミラー型増幅回路を有し、前
記第２増幅回路の前記ＮチヤネルMOS型トラン
ジスタで構成されたフリツプフロツプ回路のアー
ス電源と結合する活性化トランジスタを、Ｐチヤ
ネルMOS型トランジスタで構成し、前記Ｐチヤ
ネルMOS型トランジスタで構成されたフリツプ
フロツプ回路の電源と結合する活性化トランジス
タを、ＮチヤネルMOS型トランジスタで構成し、
さらに、前記スイツチ素子を制御する制御回路を
設けて、前記第２ビツト線対の信号振幅を、前記
第１ビツト線対の信号振幅よりも小さく制御する
ことにより、上記の問題点を解決する。
作 用
本発明によれば、第２増幅回路４を構成してい
るＮチヤネルMOS型トランジスタからなるフリ
ツプフロツプ回路の活性化トランジスタは、Ｐチ
ヤネルMOS型トランジスタ１０とアース電源１
３とから構成され、ＰチヤネルMOS型トランジ
スタからなるフリツプフロツプ回路の活性化トラ
ンジスタは、ＮチヤネルMOS型トランジスタ１
０とVcc電源１２とから構成されているため、第
２増幅回路４は（Vgsp−Vthp）〜（Vgso−Vtho）
までしか増幅しない。以後、Vthpは、Ｐチヤネル
MOS型トランジスタ１１のしきい値電圧Vthoは
ＮチヤネルMOS型トランジスタ１０のしきい値
電圧、Vgspは、ＮチヤネルMOS型トランジスタ
１０のゲートソース間電圧とする。Vgspは、Ｐチ
ヤネルMOS型トランジスタ１１のゲートソース
間電圧とする。
るＮチヤネルMOS型トランジスタからなるフリ
ツプフロツプ回路の活性化トランジスタは、Ｐチ
ヤネルMOS型トランジスタ１０とアース電源１
３とから構成され、ＰチヤネルMOS型トランジ
スタからなるフリツプフロツプ回路の活性化トラ
ンジスタは、ＮチヤネルMOS型トランジスタ１
０とVcc電源１２とから構成されているため、第
２増幅回路４は（Vgsp−Vthp）〜（Vgso−Vtho）
までしか増幅しない。以後、Vthpは、Ｐチヤネル
MOS型トランジスタ１１のしきい値電圧Vthoは
ＮチヤネルMOS型トランジスタ１０のしきい値
電圧、Vgspは、ＮチヤネルMOS型トランジスタ
１０のゲートソース間電圧とする。Vgspは、Ｐチ
ヤネルMOS型トランジスタ１１のゲートソース
間電圧とする。
このため、従来例で問題であつた第２ビツト線
８が第１ビツト線７と同じVcc振幅まで振幅され
るため、充放電電流が増え、消費電力が増えると
いう問題は、本発明によれば、第２ビツト線８が
（Vgsp−Vthp）〜（Vgso−Vtho）までしか増幅され
ないので解決される。又、スイツチ素子をONに
して、第１ビツト線７から第２ビツト線８に信号
を伝達する場合、スイツチ素子９をONにするタ
イミングや、ONにしている時間に、第２ビツト
線８の電位変化量が、大きく影響し、次段のカレ
ントミラー型増幅回路３の動作に影響を及ぼすと
いう問題点は、もし第２ビツト線８の電位変化量
が小さくても、第２増幅回路４が、カレントミラ
ー型増幅回路３の入力である第２ビツト線の電位
を（Vgsp−Vthp）〜（Vgso−Vtho）まで増幅する
ので、増幅回路３は、安定に動作するため、高速
化がはかれる。
８が第１ビツト線７と同じVcc振幅まで振幅され
るため、充放電電流が増え、消費電力が増えると
いう問題は、本発明によれば、第２ビツト線８が
（Vgsp−Vthp）〜（Vgso−Vtho）までしか増幅され
ないので解決される。又、スイツチ素子をONに
して、第１ビツト線７から第２ビツト線８に信号
を伝達する場合、スイツチ素子９をONにするタ
イミングや、ONにしている時間に、第２ビツト
線８の電位変化量が、大きく影響し、次段のカレ
ントミラー型増幅回路３の動作に影響を及ぼすと
いう問題点は、もし第２ビツト線８の電位変化量
が小さくても、第２増幅回路４が、カレントミラ
ー型増幅回路３の入力である第２ビツト線の電位
を（Vgsp−Vthp）〜（Vgso−Vtho）まで増幅する
ので、増幅回路３は、安定に動作するため、高速
化がはかれる。
実施例
第１図、第２図に、本発明のダイナミツク
RAMの読み出し回路の回路例およびその動作を
説明する波形図を示す。
RAMの読み出し回路の回路例およびその動作を
説明する波形図を示す。
尚、第１図に示す本発明の実施例の回路は、基
本的には第３図、第４図に示した従来の回路と同
じ構成であるので、同一構成部分には、同一番号
を付して詳細な説明は省略する。
本的には第３図、第４図に示した従来の回路と同
じ構成であるので、同一構成部分には、同一番号
を付して詳細な説明は省略する。
まず第１図に示す読み出し回路の構成を説明す
ると、第１増幅回路５の出力線対７（第１ビツト
線対７）を、スイツチ素子９を介して第２のビツ
ト線対８に接続して、第２のビツト線対８に対応
して第２の増幅回路４を設け、第２増幅回路４の
出力線対８（第２ビツト線対８）に対応してカレ
ントミラー型増幅回路３を設けている。そして、
第２増幅回路４の活性化トランジスタ１は、アー
ス電源１３に結合する方をＰチヤネルトランジス
タ１１で、Vcc電源１２に結合する方をＮチヤネ
ルトランジスタ１０で構成している。
ると、第１増幅回路５の出力線対７（第１ビツト
線対７）を、スイツチ素子９を介して第２のビツ
ト線対８に接続して、第２のビツト線対８に対応
して第２の増幅回路４を設け、第２増幅回路４の
出力線対８（第２ビツト線対８）に対応してカレ
ントミラー型増幅回路３を設けている。そして、
第２増幅回路４の活性化トランジスタ１は、アー
ス電源１３に結合する方をＰチヤネルトランジス
タ１１で、Vcc電源１２に結合する方をＮチヤネ
ルトランジスタ１０で構成している。
次に、第１図に示す読み出し回路の動作を、第
２図を用いて説明する。
２図を用いて説明する。
時間t0において、ワード線２２の１本を、Vcc
＋αの電位にすることによりそのワード線に対応
したメモリセルの情報が読み出され、第１のビツ
ト線対７に生じた電位差をフリツプフロツプ型の
増幅回路５をラツチし、時間t1において、第１増
幅回路５を活性化トランジスタ２を用いて駆動し
増幅を開始する。次に時間t2においてスイツチ素
子６をオンし、第１ビツト線対７と第２ビツト線
対９を接続する。次に、時間t3においてスイツチ
素子６をオフにする。又、同時に、増幅回路４の
活性化トランジスタ１の、Ｐチヤネルトランジス
タ１１のゲートにOV、Ｎチヤネルトランジスタ
のゲートにVccを印加することによつて、増幅回
路４を駆動し、増幅を開始する。又、同時に、
（ｔ＝t3）に増幅回路３も駆動させる。その結果
増幅回路３の出力６０がでる。
＋αの電位にすることによりそのワード線に対応
したメモリセルの情報が読み出され、第１のビツ
ト線対７に生じた電位差をフリツプフロツプ型の
増幅回路５をラツチし、時間t1において、第１増
幅回路５を活性化トランジスタ２を用いて駆動し
増幅を開始する。次に時間t2においてスイツチ素
子６をオンし、第１ビツト線対７と第２ビツト線
対９を接続する。次に、時間t3においてスイツチ
素子６をオフにする。又、同時に、増幅回路４の
活性化トランジスタ１の、Ｐチヤネルトランジス
タ１１のゲートにOV、Ｎチヤネルトランジスタ
のゲートにVccを印加することによつて、増幅回
路４を駆動し、増幅を開始する。又、同時に、
（ｔ＝t3）に増幅回路３も駆動させる。その結果
増幅回路３の出力６０がでる。
次に、本実施例の効果について述べる。
第１図に示す本発明の実施例においては、第１
ビツト線対７の電位差を、第２ビツト線に、スイ
ツチ素子９のパルス的なオン・オフにより伝える
ことにより、第１ビツト線対７は、第２ビツト線
対８のビツト線容量の影響を大きく受けずに、再
書き込みのための増幅が継続できる。又、第２ビ
ツト線対８に伝えられる電位差が小さくても、第
２増幅回路４により、（Vgsp−Vthp）〜（Vgso−
Vtho）までは、増幅されるので、カレントミラー
型増幅回路３は、入力（第２ビツト線対８の電位
差）は補償され、安定な動作ができ、高速に出力
が得られる。又、第２ビツト線対８は小振幅
｛（Vgsp−Vthp）〜（Vgso−Vtho）｝なので低消費化
の効果もあり、本発明の実施例の読み出し回路
は、低消費電力で高速な読み出しの実現を可能に
するものである。
ビツト線対７の電位差を、第２ビツト線に、スイ
ツチ素子９のパルス的なオン・オフにより伝える
ことにより、第１ビツト線対７は、第２ビツト線
対８のビツト線容量の影響を大きく受けずに、再
書き込みのための増幅が継続できる。又、第２ビ
ツト線対８に伝えられる電位差が小さくても、第
２増幅回路４により、（Vgsp−Vthp）〜（Vgso−
Vtho）までは、増幅されるので、カレントミラー
型増幅回路３は、入力（第２ビツト線対８の電位
差）は補償され、安定な動作ができ、高速に出力
が得られる。又、第２ビツト線対８は小振幅
｛（Vgsp−Vthp）〜（Vgso−Vtho）｝なので低消費化
の効果もあり、本発明の実施例の読み出し回路
は、低消費電力で高速な読み出しの実現を可能に
するものである。
発明の効果
本発明によれば、第１ビツト線の電位差を第２
ビツト線に、スイツチ素子をパルス的にオン・オ
フすることにより、伝えることにより、メモリセ
ルに接続されている第１ビツト線の増幅期間（再
書き込み期間）において、大きなビツト線容量を
もつ第２ビツト線の影響を少なくでき、再書き込
みの高速化ができる。又、第２ビツト線に伝えら
れる電位差が小さくても、第２増幅回路により、
カレントミラー型増幅回路が高速に動作できるだ
けの入力（Vgsp−Vthp）〜（Vgso−Vtho）まで増
幅される。よつて読み出しの高速化が可能である
し、第２ビツト線の充放電電流を少なくできるこ
とから、低消費電力化が可能である。
ビツト線に、スイツチ素子をパルス的にオン・オ
フすることにより、伝えることにより、メモリセ
ルに接続されている第１ビツト線の増幅期間（再
書き込み期間）において、大きなビツト線容量を
もつ第２ビツト線の影響を少なくでき、再書き込
みの高速化ができる。又、第２ビツト線に伝えら
れる電位差が小さくても、第２増幅回路により、
カレントミラー型増幅回路が高速に動作できるだ
けの入力（Vgsp−Vthp）〜（Vgso−Vtho）まで増
幅される。よつて読み出しの高速化が可能である
し、第２ビツト線の充放電電流を少なくできるこ
とから、低消費電力化が可能である。
第１図は本発明におけるダイナミツクRAMの
読み出し回路の実施例の回路図、第２図はこの実
施例回路の動作を説明するための説明図、第３
図、第４図は従来例の回路図、第５図、第６図は
同従来例の動作を説明するための説明図である。 ３……カレントミラー型増幅回路、４……第２
増幅回路、５……第１増幅回路、７……第１ビツ
ト線対、８……第２ビツト線対、９……スイツチ
素子、１０，１１……第２増幅回路の活性化トラ
ンジスタ、１２……Vcc電源、１３……アース電
源。
読み出し回路の実施例の回路図、第２図はこの実
施例回路の動作を説明するための説明図、第３
図、第４図は従来例の回路図、第５図、第６図は
同従来例の動作を説明するための説明図である。 ３……カレントミラー型増幅回路、４……第２
増幅回路、５……第１増幅回路、７……第１ビツ
ト線対、８……第２ビツト線対、９……スイツチ
素子、１０，１１……第２増幅回路の活性化トラ
ンジスタ、１２……Vcc電源、１３……アース電
源。
Claims (1)
- 【特許請求の範囲】 １ メモリセルに結合を有する第１ビツト線対
と、この第１ビツト線対に生じた電位差を検知増
幅する、ＮチヤネルMOS型トランジスタで構成
したフリツプフロツプ回路と、ＰチヤネルMOS
型トランジスタで構成したフリツプフロツプ回路
からなる第１増幅回路と、この第１増幅回路の出
力線対と、スイツチ素子を介して結合された第２
ビツト線対と、この第２ビツト線対に結合するＮ
チヤネルMOS型トランジスタで構成したフリツ
プフロツプ回路と、ＰチヤネルMOS型トランジ
スタで構成したフリツプフロツプ回路からなる第
２増幅回路と、この第２増幅回路の出力線対と結
合するカレントミラー型増幅回路を有し、前記第
２増幅回路の前記ＮチヤネルMOS型トランジス
タで構成されたフリツプフロツプ回路のアース電
源と結合する活性化トランジスタを、Ｐチヤネル
MOS型トランジスタで構成し、前記Ｐチヤネル
MOS型トランジスタで構成されたフリツプフロ
ツプ回路のVcc電源と結合する活性化トランジス
タをＮチヤネルMOS型トランジスタで構成し、
さらに前記スイツチ素子を制御する制御回路を設
けて前記第２ビツト線対の信号振幅を、前記第１
ビツト線対の信号振幅よりも小さく制御するよう
にしたダイナミツクRAMの読み出し回路。 ２ アース電源と結合する活性化トランジスタに
印加するゲート電圧、電源と結合する活性化トラ
ンジスタに印加するゲート電圧を制御し、第２ビ
ツト線の信号振幅を制御する特許請求範囲第１項
記載のダイナミツクRAMの読み出し回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164544A JPS6410495A (en) | 1987-07-01 | 1987-07-01 | Readout circuit for dynamic ram |
| KR1019880004321A KR920006981B1 (ko) | 1987-04-16 | 1988-04-16 | 부비트선을 가지는 반도체기억장치 |
| US07/182,895 US4920517A (en) | 1986-04-24 | 1988-04-18 | Semiconductor memory device having sub bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164544A JPS6410495A (en) | 1987-07-01 | 1987-07-01 | Readout circuit for dynamic ram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6410495A JPS6410495A (en) | 1989-01-13 |
| JPH0578120B2 true JPH0578120B2 (ja) | 1993-10-28 |
Family
ID=15795174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62164544A Granted JPS6410495A (en) | 1986-04-24 | 1987-07-01 | Readout circuit for dynamic ram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6410495A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2618938B2 (ja) * | 1987-11-25 | 1997-06-11 | 株式会社東芝 | 半導体記憶装置 |
| WO1996024136A1 (fr) * | 1995-01-30 | 1996-08-08 | Hitachi, Ltd. | Memoire a semi-conducteurs |
| KR100269294B1 (ko) * | 1997-04-10 | 2000-12-01 | 윤종용 | 저전력소모로데이터라인을구동하는반도체메모리장치 |
-
1987
- 1987-07-01 JP JP62164544A patent/JPS6410495A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410495A (en) | 1989-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| US4264872A (en) | Differential amplifiers utilizing MIS type field effect transistors | |
| US6469546B2 (en) | Sense amplifier circuit | |
| JP2759689B2 (ja) | Ｒａｍの読み出し回路 | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| US5815450A (en) | Semiconductor memory device | |
| JPH0798986A (ja) | 半導体記憶装置 | |
| US4949306A (en) | Sense circuit and semiconductor memory having a current-voltage converter circuit | |
| JPH0578120B2 (ja) | ||
| JPS5947388B2 (ja) | 増巾回路 | |
| JP2680939B2 (ja) | 半導体記憶装置 | |
| KR100364421B1 (ko) | 센스앰프 구동회로 | |
| JPH0217872B2 (ja) | ||
| JPH0656719B2 (ja) | 半導体記憶装置 | |
| JP2994000B2 (ja) | サンプル・ホールド増幅回路 | |
| JPH01192078A (ja) | 半導体記憶装置及びレベルシフト回路 | |
| JP2000293986A (ja) | 半導体メモリ装置 | |
| JP2679033B2 (ja) | 半導体記憶装置 | |
| JPH04278295A (ja) | 半導体メモリ | |
| KR940008716B1 (ko) | 반도체 메모리용 감지 증폭기 회로 | |
| JP2605759B2 (ja) | Ｍｏｓ型ダイナミックｒａｍ | |
| JP2705149B2 (ja) | 高速読み出し回路 | |
| JP2912095B2 (ja) | メモリ装置 | |
| JP3196237B2 (ja) | 半導体記憶装置 | |
| JPH06150656A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071028 Year of fee payment: 14 |