JP3196237B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3196237B2 JP3196237B2 JP13455891A JP13455891A JP3196237B2 JP 3196237 B2 JP3196237 B2 JP 3196237B2 JP 13455891 A JP13455891 A JP 13455891A JP 13455891 A JP13455891 A JP 13455891A JP 3196237 B2 JP3196237 B2 JP 3196237B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＤＲＡＭ型のメモリセルアレイのメモリセルに対し
ディジット線対によりデータを伝達する構成の半導体記
憶装置に関する。
特にＤＲＡＭ型のメモリセルアレイのメモリセルに対し
ディジット線対によりデータを伝達する構成の半導体記
憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、図５
に示すように、複数のメモリセルを配列したメモリセル
アレイ１と、このメモリセルアレイ１の各メモリセルか
らのデータ及び各メモリセルへのデータを伝達する複数
の対をなす第１及び第２のディジット線ＤＬ１，ＤＬ２
(１対のみ表示、以下同じ)と、これら各対をなす第１及
び第２のディジット線ＤＬ１，ＤＬ２間のデータを差動
増幅するセンス増幅器２と、各対をなす第１及び第２の
ディジット線ＤＬ１，ＤＬ２とセンス増幅器２との間の
接続を制御信号ＴＧｂにより制御する複数の対をなすＮ
型の第１及び第２のトランジスタＴ１，Ｔ２とを有する
構成となっていた。
に示すように、複数のメモリセルを配列したメモリセル
アレイ１と、このメモリセルアレイ１の各メモリセルか
らのデータ及び各メモリセルへのデータを伝達する複数
の対をなす第１及び第２のディジット線ＤＬ１，ＤＬ２
(１対のみ表示、以下同じ)と、これら各対をなす第１及
び第２のディジット線ＤＬ１，ＤＬ２間のデータを差動
増幅するセンス増幅器２と、各対をなす第１及び第２の
ディジット線ＤＬ１，ＤＬ２とセンス増幅器２との間の
接続を制御信号ＴＧｂにより制御する複数の対をなすＮ
型の第１及び第２のトランジスタＴ１，Ｔ２とを有する
構成となっていた。
【０００３】なお、トランジスタＴ１，Ｔ２のソースは
ディジット線ＤＬ１，ＤＬ２に、ドレインはセンス増幅
器２の入出力端Ｓ１，Ｓ２にそれぞれ対応して接続さ
れ、ゲートには制御信号ＴＧｂが共通に入力される。
ディジット線ＤＬ１，ＤＬ２に、ドレインはセンス増幅
器２の入出力端Ｓ１，Ｓ２にそれぞれ対応して接続さ
れ、ゲートには制御信号ＴＧｂが共通に入力される。
【０００４】次にこの回路の動作について説明する。
【０００５】図６はこの回路の動作を説明するための各
部信号の波形図である。
部信号の波形図である。
【０００６】ディジット線ＤＬ１，ＤＬ２に接続された
１対（または１個）のメモリセルが選択されると、ディ
ジット線ＤＬ１，ＤＬ２間には、このメモリセルに記憶
されているデータによる微小な電位差が現れる。
１対（または１個）のメモリセルが選択されると、ディ
ジット線ＤＬ１，ＤＬ２間には、このメモリセルに記憶
されているデータによる微小な電位差が現れる。
【０００７】制御信号ＴＧｂが低レベルになるとトラン
ジスタＴ１，Ｔ２はオフとなり、センス増幅器２の入出
力端Ｓ１，Ｓ２はディジット線ＤＬ１，ＤＬ２と切離さ
れる。そしてセンス増幅器２が活性化すると、入出力端
Ｓ１，Ｓ２間の電位差が急速に増幅され、それぞれ電源
電圧レベル，接地電位レベルに達し、必要に応じて外部
へ出力される。
ジスタＴ１，Ｔ２はオフとなり、センス増幅器２の入出
力端Ｓ１，Ｓ２はディジット線ＤＬ１，ＤＬ２と切離さ
れる。そしてセンス増幅器２が活性化すると、入出力端
Ｓ１，Ｓ２間の電位差が急速に増幅され、それぞれ電源
電圧レベル，接地電位レベルに達し、必要に応じて外部
へ出力される。
【０００８】この後、制御信号ＴＧｂは高レベルとな
り、トランジスタＴ１，Ｔ２が導通しディジット線ＤＬ
１，ＤＬ２を高レベル，低レベルにしメモリセルに再書
込みを行う（リフレッシュ動作）。このとき、高レベル
側のディジット線（例えばＤＬ１）のレベルは、ディジ
ット線ＤＬ１がトランジスタＴ１のソースと接続されて
いるので、トランジスタＴ１のしきい値電圧により、電
源電圧Ｖｃｃよりしきい値電圧Ｖｔだけ低いレベルまで
しか上昇しない。
り、トランジスタＴ１，Ｔ２が導通しディジット線ＤＬ
１，ＤＬ２を高レベル，低レベルにしメモリセルに再書
込みを行う（リフレッシュ動作）。このとき、高レベル
側のディジット線（例えばＤＬ１）のレベルは、ディジ
ット線ＤＬ１がトランジスタＴ１のソースと接続されて
いるので、トランジスタＴ１のしきい値電圧により、電
源電圧Ｖｃｃよりしきい値電圧Ｖｔだけ低いレベルまで
しか上昇しない。
【０００９】そこで、高レべル側のディジット線DL1を
電源電圧Ｖｃｃレベルまで引上げるため、制御信号ＴＧ
ｂを電源電圧Ｖｃｃより更にＶａだけ上昇させている。
電源電圧Ｖｃｃレベルまで引上げるため、制御信号ＴＧ
ｂを電源電圧Ｖｃｃより更にＶａだけ上昇させている。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、再書込み時の対をなすディジット線ＤＬ
１，ＤＬ２の高レベル側のディジット線を電源電圧Ｖｃ
ｃレベルにするため、制御信号ＴＧｂを電源電圧Ｖｃｃ
よりＶａだけ高いレベルにする構成となっているので、
制御信号ＴＧｂを発生する回路が複雑になるという欠点
があり、また、トランジスタＴ１，Ｔ２のゲートには電
源電圧ＶｃｃよりＶａだけ高い電圧が印加されため、ト
ランジシタＴ１，Ｔ２の耐電圧を高くしなければならな
いという問題点があった。
記憶装置は、再書込み時の対をなすディジット線ＤＬ
１，ＤＬ２の高レベル側のディジット線を電源電圧Ｖｃ
ｃレベルにするため、制御信号ＴＧｂを電源電圧Ｖｃｃ
よりＶａだけ高いレベルにする構成となっているので、
制御信号ＴＧｂを発生する回路が複雑になるという欠点
があり、また、トランジスタＴ１，Ｔ２のゲートには電
源電圧ＶｃｃよりＶａだけ高い電圧が印加されため、ト
ランジシタＴ１，Ｔ２の耐電圧を高くしなければならな
いという問題点があった。
【００１１】本発明の目的は、制御信号を発生する回路
が簡略化でき、かつトランジスタの耐電圧を高くしなく
て済む半導体記憶装置を提供することにある。
が簡略化でき、かつトランジスタの耐電圧を高くしなく
て済む半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルを配列したメモリセルアレイと、
前記各メモリセルからのデータ及び前記各メモリセルへ
のデータを伝達する複数の対をなす第１及び第２のディ
ジット線と、これら各対をなす第１及び第２のディジッ
ト線間のデ―タを差動増幅するセンス増幅器と、前記各
対をなす第１及び第２のディジット線と前記センス増幅
器との間を所定のタイミングで電源電位となる制御信号
により接続する複数の対をなす第１及び第２のトランジ
スタと、一端をそれぞれ対応する第１及び第２のディジ
ット線と接続し他端に前記制御信号を入力して前記対を
なす第１及び第２のディジット練のうちの電源電位レベ
ル寄りのディジット線を電源電位にブーストする複数の
第１及び第２の容量素子とを有している。
は、複数のメモリセルを配列したメモリセルアレイと、
前記各メモリセルからのデータ及び前記各メモリセルへ
のデータを伝達する複数の対をなす第１及び第２のディ
ジット線と、これら各対をなす第１及び第２のディジッ
ト線間のデ―タを差動増幅するセンス増幅器と、前記各
対をなす第１及び第２のディジット線と前記センス増幅
器との間を所定のタイミングで電源電位となる制御信号
により接続する複数の対をなす第１及び第２のトランジ
スタと、一端をそれぞれ対応する第１及び第２のディジ
ット線と接続し他端に前記制御信号を入力して前記対を
なす第１及び第２のディジット練のうちの電源電位レベ
ル寄りのディジット線を電源電位にブーストする複数の
第１及び第２の容量素子とを有している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１５】この実施例が図５に示された従来の半導体
記憶装置を相違する点は、一端をそれぞれ対応する第１
及び第２のディジット線ＤＬ１，ＤＬ２と接続し他端に
それぞれ所定のタイミングで電源電圧Ｖｃｃとなるブー
スト制御信号ＢＳを入力して対をなす第１及び第２のデ
ィジット線ＤＬ１，ＤＬ２のうちの電源電圧Ｖｃｃレベ
ル寄り（高レベル側）のディジット線を電源電圧Ｖｃｃ
にブーストする第１及び第２の容量素子Ｃ１，Ｃ２を設
けた点にある。
記憶装置を相違する点は、一端をそれぞれ対応する第１
及び第２のディジット線ＤＬ１，ＤＬ２と接続し他端に
それぞれ所定のタイミングで電源電圧Ｖｃｃとなるブー
スト制御信号ＢＳを入力して対をなす第１及び第２のデ
ィジット線ＤＬ１，ＤＬ２のうちの電源電圧Ｖｃｃレベ
ル寄り（高レベル側）のディジット線を電源電圧Ｖｃｃ
にブーストする第１及び第２の容量素子Ｃ１，Ｃ２を設
けた点にある。
【００１６】次に、この実施例の動作について説明す
る。
る。
【００１７】図２はこの実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【００１８】制御信号ＴＧ（図５，図６のＴＧｂと対
応）が高レベルから低レベルになり再び高レベルにな
り、このレベルを保つ期間までは、各部信号の波形は図
６と同様である。この期間、ブースト制御信号ＢＳは低
レベルである。
応）が高レベルから低レベルになり再び高レベルにな
り、このレベルを保つ期間までは、各部信号の波形は図
６と同様である。この期間、ブースト制御信号ＢＳは低
レベルである。
【００１９】この後、ブースト制御信号ＢＳを電源電圧
Ｖｃｃレベルにすると、容量素子Ｃ１，Ｃ２によりディ
ジット線ＤＬ１，ＤＬ２のうちの高レベル側のディジッ
ト線（図２の例ではＤＬ１）がブーストされ、電源電圧
Ｖｃｃまで上昇する。ブースト制御信号ＢＳが電源電圧
Ｖｃｃになるのと同期して制御信号ＴＧを電源電圧Ｖｃ
ｃよりトランジスタＴ１，Ｔ２のしきい値電圧Ｖｔ程度
低下させて高レベル側のトランジスタＴ１をオフさせる
と、ディジット線ＤＬ１をより速く電源電圧Ｖｃｃまで
ブーストすることができる。一方、低レベル側のディジ
ット線ＤＬ２は、容量素子Ｃ２からの電流はトランジス
タＴ２及びセンス増幅器２の入出力端Ｓ２を介して接地
電位点に流れるため、レベル変動は殆んどなく０Ｖのま
まとなる。
Ｖｃｃレベルにすると、容量素子Ｃ１，Ｃ２によりディ
ジット線ＤＬ１，ＤＬ２のうちの高レベル側のディジッ
ト線（図２の例ではＤＬ１）がブーストされ、電源電圧
Ｖｃｃまで上昇する。ブースト制御信号ＢＳが電源電圧
Ｖｃｃになるのと同期して制御信号ＴＧを電源電圧Ｖｃ
ｃよりトランジスタＴ１，Ｔ２のしきい値電圧Ｖｔ程度
低下させて高レベル側のトランジスタＴ１をオフさせる
と、ディジット線ＤＬ１をより速く電源電圧Ｖｃｃまで
ブーストすることができる。一方、低レベル側のディジ
ット線ＤＬ２は、容量素子Ｃ２からの電流はトランジス
タＴ２及びセンス増幅器２の入出力端Ｓ２を介して接地
電位点に流れるため、レベル変動は殆んどなく０Ｖのま
まとなる。
【００２０】このように、容量素子Ｃ１，Ｃ２によりデ
ィジット線ＤＬ１，ＤＬ２のうちの高レベル側のディジ
ット線が電源電圧までブーストされるので、制御信号Ｔ
Ｇを電源電圧Ｖｃｃより高くする必要がなく、制御信号
ＴＧを発生する回路を簡略化することができる。また、
トランジスタＴ１，Ｔ２のゲートには電源電圧Ｖｃｃよ
り高い電圧は加わらないので、トランジスタＴ１，Ｔ２
の耐電圧を高くしなくて済む。
ィジット線ＤＬ１，ＤＬ２のうちの高レベル側のディジ
ット線が電源電圧までブーストされるので、制御信号Ｔ
Ｇを電源電圧Ｖｃｃより高くする必要がなく、制御信号
ＴＧを発生する回路を簡略化することができる。また、
トランジスタＴ１，Ｔ２のゲートには電源電圧Ｖｃｃよ
り高い電圧は加わらないので、トランジスタＴ１，Ｔ２
の耐電圧を高くしなくて済む。
【００２１】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２２】この実施例は、容量素子Ｃ１，Ｃ２に印加
する第２の制御信号を、トランジスタＴ１，Ｔ２のゲー
トに印加する制御信号ＴＧａと共用したものである。
する第２の制御信号を、トランジスタＴ１，Ｔ２のゲー
トに印加する制御信号ＴＧａと共用したものである。
【００２３】図４はこの実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【００２４】この実施例においては、制御信号ＴＧａが
低レベルから高レベルになるときディジット線ＤＬ１，
ＤＬ２の高レベル側がブーストされる。このとき、トラ
ンジスタＴ１，Ｔ２はオフとならないので、ブースト速
度は第１の実施例よりやや遅いが、回路は更に簡略化さ
れる。
低レベルから高レベルになるときディジット線ＤＬ１，
ＤＬ２の高レベル側がブーストされる。このとき、トラ
ンジスタＴ１，Ｔ２はオフとならないので、ブースト速
度は第１の実施例よりやや遅いが、回路は更に簡略化さ
れる。
【００２５】
【発明の効果】以上説明したように本発明は、一端をデ
ィジット線に接続し他端に、所定のタイミングで電源電
圧レベルとなる第２の制御信号を入力する容量素子を設
けた構成とすることにより、センス増幅器とディジット
線との間のトランジスタのゲートに印加する制御信号の
レベルを電源電圧より高いレベルにしなくて済むので、
制御信号を発生する回路を簡略化することができ、また
トランジスタの耐電圧を高くしなくて済むという効果が
ある。
ィジット線に接続し他端に、所定のタイミングで電源電
圧レベルとなる第２の制御信号を入力する容量素子を設
けた構成とすることにより、センス増幅器とディジット
線との間のトランジスタのゲートに印加する制御信号の
レベルを電源電圧より高いレベルにしなくて済むので、
制御信号を発生する回路を簡略化することができ、また
トランジスタの耐電圧を高くしなくて済むという効果が
ある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図５】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図６】図５に示された半導体記憶装置の動作を説明す
るための各部信号の波形図である。
るための各部信号の波形図である。
１ メモリセルアレイ ２ センス増幅器 Ｃ１，Ｃ２ 容量素子 ＤＬ１，ＤＬ２ ディジット線 Ｔ１，Ｔ２ トランジスタ
Claims (1)
- 【請求項１】 複数のメモリセルを配列したメモリセル
アレイと、前記各メモリセルからのデータ及び前記各メ
モリセルへのデータを伝達する複数の対をなす第１及び
第２のディジット線と、これら各対をなす第１及び第２
のディジット線間のデ―タを差動増幅するセンス増幅器
と、前記各対をなす第１及び第２のディジット線と前記
センス増幅器との間を所定のタイミングで電源電位とな
る制御信号により接続する複数の対をなす第１及び第２
のトランジスタと、一端をそれぞれ対応する第１及び第
２のディジット線と接続し他端に前記制御信号を入力し
て前記対をなす第１及び第２のディジット線のうちの電
源電位レベル寄りのディジット線を電源電位にブースト
する複数の第１及び第２の容量素子とを有することを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13455891A JP3196237B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13455891A JP3196237B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04360094A JPH04360094A (ja) | 1992-12-14 |
| JP3196237B2 true JP3196237B2 (ja) | 2001-08-06 |
Family
ID=15131138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13455891A Expired - Fee Related JP3196237B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196237B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413298B2 (ja) * | 1994-12-02 | 2003-06-03 | 三菱電機株式会社 | 半導体記憶装置 |
-
1991
- 1991-06-06 JP JP13455891A patent/JP3196237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04360094A (ja) | 1992-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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