KR19980028831A - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR19980028831A
KR19980028831A KR1019960048008A KR19960048008A KR19980028831A KR 19980028831 A KR19980028831 A KR 19980028831A KR 1019960048008 A KR1019960048008 A KR 1019960048008A KR 19960048008 A KR19960048008 A KR 19960048008A KR 19980028831 A KR19980028831 A KR 19980028831A
Authority
KR
South Korea
Prior art keywords
source
voltage
pmos transistor
memory device
power supply
Prior art date
Application number
KR1019960048008A
Other languages
English (en)
Other versions
KR100223849B1 (ko
Inventor
오형석
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960048008A priority Critical patent/KR100223849B1/ko
Priority to US08/825,334 priority patent/US5999460A/en
Priority to GB9707585A priority patent/GB2318896B/en
Priority to JP21644297A priority patent/JP3284359B2/ja
Publication of KR19980028831A publication Critical patent/KR19980028831A/ko
Application granted granted Critical
Publication of KR100223849B1 publication Critical patent/KR100223849B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 메모리장치에 관한 것으로 넓은 범위의 전원전압에서도 항상 일정한 전원전압을 갖는 센스앰프를 제공하기 위한 것이다.
이를 위한 본 발명의 반도체 메모리장치는 특정 셀의 데이터를 센싱하여 출력하는 센스앰프에 있어서, 데이터를 저장하고 있는 셀 어레이부와, 전원전압단자에 전원전압 조절부를 구성하여 일정한 전원전압을 갖고 상기 특정셀의 데이터를 센싱하는 센스앰프와, 센스앰프 출력단에 연결되어 상기 센스앰프에 의해 센싱된 값을 데이터값으로 출력하는 출력버퍼를 포함하여 구성된다.

Description

반도체 메모리장치
본 발명은 반도체 메모리장치에 관한 것으로 특히, 메모리소자의 데이터 선별에 사용되는 센스앰프의 전원을 전압 레귤레이터(Regulator)를 사용하여 항상 일정하도록 조절하므로서 센스앰프의 특성을 일정하게 유지시키는데 적당하도록 한 반도체 메모리장치에 관한 것이다.
일반적으로 메모리 셀 어레이의 특정한 셀을 디코딩하기 위해서는 센스앰프를 필요로 한다.
이러한 센스앰프는 X-디코더(워드라인)과 Y-디코더(비트라인)에 의해 특정한 1비트 셀이 선택되면 이 선택된 셀의 ON(0데이터) 또는 OFF(1데이터)를 감지한다.
그리고 이러한 센스앰프의 출력을 다음단의 데이터출력으로 보내기 위해 그 출력단에 출력버퍼를 갖는다.
도 1은 일반적인 반도체 메모리장치의 구성도이다.
도 1에 도시한 바와같이 셀 어레이부(1)과 각 셀의 워드라인에 연결되어 신호를 인가하는 X-디코더부(2)와, 상기 각 셀의 비트라인에 연결되어 셀에 저장된 데이터의 출력여부를 결정하는 Y-디코더부(3)와, 상기 각 셀의 비트라인에 연결되어 선택된 셀의 데이터를 센싱하는 센스앰프(4) 그리고 센스앰프(4)의 출력단과 연결된 출력버퍼부(5)로 구성된다.
여기서 상기 출력버퍼부(5)는 센스앰프(4)에 의해 센싱된 셀의 데이터를 데이터 출력으로 보내기 위한 것이다.
이하 종래의 반도체 메모리장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 종래 반도체 메모리장치에 따른 센스앰프의 회로적 구성도이고 도 3은 종래기술에 따른 센스앰프의 특성도이다.
먼저, 도 2에 도시한 바와 같이 종래의 반도체 메모리장치에 따른 센스앰프는 전원전압원(Vdd)과 각각의 드레인단자가 연결되는 제 1, 제 2 PMOS 트랜지스터(21, 22)와, 드레인단자는 상기 제 2 PMOS 트랜지스터(22)의 소오스단자와 연결되고 소오스단자는 비트라인에 연결되는 제 1 NMOS 트랜지스터(23)와, 드레인단자가 상기 제 1 PMOS 트랜지스터(21)의 소오스단자와 연결되고 게이트단자는 상기 비트라인과 연결된 제 2 NMOS 트랜지스터(24)를 포함하여 구성된다.
여기서 상기 제 1 NMOS 트랜지스터(23)의 게이트단자는 상기 제 1 PMOS 트랜지스터(21)의 소오스단자에 분기접속된다.
그리고 상기 제 1, 제 2 PMOS 트랜지스터 (21, 22)의 게이트단자는 각각 Vss단자에 연결된다.
또한 상기 센스앰프의 출력단에는 센스앰프에 의해서 센싱된 셀의 데이터를 데이터출력으로 보내기 위한 출력버퍼부가 구성된다.
상기와 같이 구성된 반도체 메모리장치의 동작설명은 다음과 같다.
도 1에 도시한 바와 같이 X-디코더부(2)와 Y-디코더부(3)에 특정 셀을 선택하기 위한 어드레스 신호가 입력되면 상기 어드레스 신호에 해당하는 셀이 선택된다.
예를들어 메모리 셀 어레이(1)중 임의의 셀 C1이 선택되었고 데이터값이 1일 경우 C1은 오프(off)되어 센스앰프(4)의 입력단인 K1점의 전위는 하이(High)레벨이 된다.
K1점이 하이레벨이므로 제 2 NMOS 트랜지스터(24)가 턴-온이 된다.
상기 제 2 NMOS 트랜지스터(24)가 턴-온이므로 노드 L1점의 전위는 로우(Low)레벨이 된다.
L1점의 전위가 로우레벨이므로 이와 연결되 제 1 NMOS트랜지스터(23)가 오프된다.
이때 제 2 PMOS 트랜지스터(22)는 항상 턴-온상태를 유지하므로 노드 B점의 전위는 하이레벨이 된다.
따라서 출력버퍼부(5)를 통과한 데이터출력은 1데이터가 된다.
이어, 상기 특정 셀 C1의 데이터값이 0일 경우, 상기 C1은 턴-온상태이므로 K1점의 전위는 로우레벨이 된다.
상기 K1점의 전위가 로우레벨이므로 제 2 NMOS 트랜지스터(24)는 턴-오프 상태가 된다.
상기 제 2 NMOS 트랜지스터(24)가 턴-오프 상태이므로 L1점의 전위는 하이레벨이 된다.
따라서 L1점과 연결된 제 1 NMOS 트랜지스터(23)의 게이트단자에 하이레벨의 신호가 인가되어 상기 제 1 NMOS 트랜지스터(23)는 턴-온된다.
이때 상기 제 2 PMOS 트랜지스터(22)는 항상 턴-온 상태이므로 전원전압(Vdd)은 제 2 PMOS 트랜지스터(22)를 통해 상기 제 1 NMOS 트랜지스터(23)로 전달되므로B점의 전위는 로우레벨이 된다.
결과적으로 상기 출력버퍼부(5)를 통과한 데이터출력은 0데이터가 된다.
도 3는 종래기술에 따른 센스앰프의 특성도를 도시한 것이다.
도 3에 도시한 바와 같이 전원전압이 5V일 경우 데이터 신호를 검출하는 최적 특성을 가지도록 제 2 PMOS 트랜지스터(22)와 제 1 NMOS 트랜지스터(23)의 사이즈(ratio)를 조절하였다.
그리고, 전원전압이 변화하게 되면 이러한 사이즈를 계속해서 변화시켜 주었다.
그러나 이와같은 종래의 반도체 메모리장치는 다음과 같은 문제점이 있었다.
전원전압이 변화하게 되면 최적의 특성을 유지하여야 하는 센스앰프의 특성이 변화게 되어 특정전압 이외의 전압, 즉 넓은 전원전압의 범위에서는 사용할 수 없게 된다.
이로 인해 사용자의 다양한 욕구를 만족시킬 수 없고 밧데리(Battery)를 사용하여야 하는 기기에서는 오동작을 유발하게 된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 변화하는 전원전압을 규정된 전압으로 조절하여 센스앰프가 최적의 특성을 유지하도록 하는데 적당한 반도체 메모리장치를 제공하는데 그 목적이 있다.
도 1은 종래 반도체 메모리장치의 구성블록도
도 2는 종래 반도체 메모리장치에 따른 센스앰프의 구성도
도 3는 종래 기술에 따른 센스앰프의 특성도
도 4는 본 발명의 반도체 메모리장치의 구성블록도
도 5는 본 발명에 따른 센스앰프의 상세도
* 도면의 주요 부분에 대한 부호의 설명
41 : 셀 어레이부, 42 : 센스앰프, 42a : 전압레귤레이터, 43 : 출력버퍼
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 특정 셀의 데이터를 센시하여 출력하는 센스앰프에 있어서, 데이터를 저장하고 있는 셀 어레이부와, 전원전압단자에 전원전압 조절부를 구성하여 일정한 전원전압을 갖고 상기 특정셀의 데이터를 센싱하는 센스앰프와, 센스앰프의 출력단에 연결되어 상기 센스 앰프에 의해 센싱된 값을 데이터값으로 출력하는 출력버퍼를 포함하여 구성된다.
이하 본 발명의 반도체 메모리장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명의 반도체 메모리장치의 구성블록도이고 도 5는 본 발명에 따른 센스앰프의 상세구성도이다.
먼저, 도 4에 도시한 바와 같이 데이터를 저장하고 있는 메모리 셀 어레이부(41)와, 입력되는 전원전압의 변화에 따라 일정한 출력전압을 갖도록 전원전압을 조절하기 위한 전원전압 조절부(42a)를 갖고 상기 메모리 셀 어레이(41)로부터 특정 셀의 데이터를 센싱하는 센스앰프(42)와, 상기 센스앰프(42)의 출력을 데이터 출력으로 전달하는 출력버퍼부(43)를 포함하여 구성된다.
여기서 본 발명에 따른 반도체 메모리장치를 보다 상세히 설명하면 다음과 같다.
도 5에 도시한 바와 같이 본 발명의 반도체 메모리장치는 전원전압(Vdd)단자에 상기 전원전압의 변화를 예상하여 전원전압 조절부를 추가로 구성한 것이다.
즉, 드레인단자가 전원전압(Vdd)단자와 연결되고 항상 턴-온 상태를 유지하고 있는 제 1 PMOS 트랜지스터(51)와, 상기 제 1 PMOS 트랜지스터(51)의 소오스에 드레인과 게이트가 공통으로 접속되는 제 1 NMOS 트랜지스터(52)와, 상기 제 1 NMOS 트랜지스터(52)의 소오스에 드레인과 게이트가 공통으로 접속되는 제 2 NMOS 트랜지스터(53)와, 상기 제 1 PMOS 트랜지스터(51)의 소오스와 상기 제 1 NMOS 트랜지스터(52)의 드레인 사이에 게이트단자가 분기접속되고 드레인단자는 상기 전원전압단자와 연결되는 제 3 NMOS 트랜지스터(54)와, 상기 각각의 드레인단자가 전원전압단자와 연결되고 각각의 게이트단자가 서로 연결되는 제 2, 제 3 PMOS 트랜지스터(55, 56)와, 드레인단자가 상기 제 3 PMOS 트랜지스터(56)의 소오스단자와 연결되고 게이트단자는 상기 제 3 NMOS 트랜지스터(54)의 소오스 단자와 상기 제 2 PMOS 트랜지스터(55)의 소오스 단자와 공통으로 연결되는 제 4 NMOS트랜지스터(57)와, 드레인 단자가 상기 제 4 NMOS트랜지스터(57)의 게이트단자와 연결되고 게이트단자는 상기 제 4 NMOS 트랜지스터(57)의 소오스단자와 연결되는 제 5 NMOS 트랜지스터(58)와, 상기 제 2 PMOS 트랜지스터(56)의 소오스단자와 반전입력단과 연결되는 차동증폭기(59)의 출력에 따라 턴-온 또는 턴-오프되는 제 4 PMOS 트랜지스터(60)와, 상기 제 4 NMOS 트랜지스터(60)의 소오스단자 및 상기 제 4 PMOS 트랜지스터(60)의 소오스단자와 상기 제 2 NMOS 트랜지스터(53)의 소오스단자 사이에 병렬접속되는 제 1, 제 2 저항(61, 62)으로 구성된다.
여기서 상기 전압레귤레이터는 제 1 PMOS 트랜지스터(51)와 제 1, 제 2, 제 3 NMOS 트랜지스터 (52, 53, 54)로 구성된 스타트회로와, 커런트 미러(Current mirror)로 구성된 제 2, 제 3 PMOS 트랜지스터(55, 56) 그리고 상기 제 2, 제 3 PMOS 트랜지스터 (55, 56)의 소오스단자를 통해 흐르는 전류 I1과 I2를 동일하게 유지하기 위해 피드백(Feedback)연결되어 있는 제 4, 제 5 NMOS 트랜지스터(57, 58) 및 제 1 저항(61)으로 구성된 레벨쉬프터와, 상기 스타트회로와 레벨쉬프터에서 발생된 기준전압을 이용하는 차동증폭기(59)로 구성된다.
이와같이 구성된 본 발명에 따른 센스앰프의 동작설명은 다음과 같다.
도 3에 도시한 바와같이 스타트회로는 초기 전원 온(ON)시 레벨쉬프터의 초기값을 설정하기 위해 구성된다.
먼저 전원이 선형적으로 증가할 때 제 1 PMOS 트랜지스터(51)는 항상 턴-온상태를 유지하게 되고 전원전압이 상기 제 1 PMOS 트랜지스터(51)의 문턱전압에 비해 2배(2Vt)가 되기 전 까지는 제 3 NMOS 트랜지스터(53)가 턴-온 상태이므로 M점에 초기전압이 인가된다.
이때의 초기전압은 전원전압에서 제 3 NMOS 트랜지스터(53)의 문턱전압을 빼준 값(Vdd-Vt)이다.
이후 전원전압이 2Vt이상이 되면 상기 제 3 NMOS 트랜지스터(53)는 턴-오프된다.
이때 상기 레벨쉬프터는 상기 제 2, 제 3 PMOS 트랜지스터(55, 56)의 게이트가 공통으로 연결되어 있으므로 각각의 소오스단자로 흐르는 전류 I1과 I2는 동일한 값을 갖는 커런트 미러로 동작한다.
여기서 어떠한 요인으로 인하여 상기 I1의 값이 I2의 값보다 커지게 되면 상기 제 5 NMOS 트랜지스터(58)에 의해 M점의 전위가 상승하게 된다.
M점의 전위가 상승하게 되면 제 4 NMOS 트랜지스터(57)의 게이트전압이 증가하게 되어 상기 제 4 NMOS 트랜지스터(57)가 급격하게 턴-온된다.
상기 제 4 NMOS 트랜지스터(57)가 급격하게 턴-온되면 전류 I2가 증가하게 되고 이에 따라 제 1 저항(R1)(61)에 유입되는 전류가 증가하게 되므로 N점의 전압이 증가하게 된다.
결국 N점의 전위가 상승하게 되면 N점과 연결된 제 5 NMOS 트랜지스터(58)가 급격하게 턴-온되므로 M점의 전위가 낮아지게 된다.
상기 M점의 전위가 낮아지면 제 4 NMOS 트랜지스터(57)의 게이트전압이 낮아지게 되는데 이와 같은 피드백에 의해 일정한 전류가 흐르게 되므로 M점의 전위는 일정하게 유지된다.
이러한 M점의 전위는 차동증폭기(59)의 기준전압으로 사용된다.
여기서 상기 차동증폭기(59)는 그 출력이 제 4 PMOS 트랜지스터(60)의 게이트와 연결되어 상기 차동증폭기의 출력전압이 높으면 상기 제 4 PMOS 트랜지스터(60)가 약하게 턴-온되어 전압레귤레이터의 출력단A점의 전위가 낮아진다.
상기 A점의 전위가 낮아지면 이 값이 차동증폭기(59)의 (+)입력으로 인가되어 차동증폭기(59)의 출력전압을 낮추어준다.
차동증폭기(59)의 출력전압이 낮아지면 상기 제 4 PMOS 트랜지스터(60)의 게이트전압이 낮아지게 되고 이는 상기 제 4 PMOS 트랜지스터(60)를 강하게 턴-온시킨다.
결과적으로 상기 제 4 PMOS 트랜지스터(60)가 강하게 턴-온되면 전압레귤레이터의 출력전압은 높아진다.
이러한 피드백에 의해 센스앰프의 전원을 일정하게 유지시킨다.
예를 들어 메모리 셀 어레이부의 특정 셀의 데이터가 1이면 K2점의 전위는 하이레벨이되고 이때 NMOS 트랜지스터 M10은 턴-온이 되어 L2점의 전위는 로우레벨이 된다.
상기 L2점의 전위가 로우레벨이므로 이와 연결된 M12는 턴-오프가 되어 M11을 통해 전달된 전원전압이 그대로 C점에 인가된다.
결국 출력버퍼를 통과한 데이터는 H가 된다.
그리고 상기 특정 셀의 데이터가 0일 경우에는 상기 K2점의 전위는 로우레벨이 된다.
상기 K2점의 전위가 로우레벨이므로 M10은 턴-오프가되어 L2점의 전위는 하이레벨이 된다.
따라서 상기 L2점과 게이트가 연결된 M12는 턴-온이 되어 M11을 통과한 전원 전압이 상기 M12를 통해 빠져나가므로 C점의 전위는 로우레벨이 된다.
결국 출력버퍼를 통과한 데이터는 L가 된다.
이상 상술한 바와 같이 본 발명의 반도체 메모리장치는 다음과 같은 효과가 있다.
첫째, 넓은 범위의 전원전압에서도 센스앰프로 전달되는 전압이 항상 일정하도록 조절하여 센스앰프의 특성을 일정하게 유지할 수 있다.
둘째, 전압의 변화에 따른 오동작이 발생하지 않는다.

Claims (8)

  1. 데이터를 저장하고 있는 셀 어레이부와, 변화하는 전원전압에 대해 일정한 전원전압을 출력하는 전압조절부를 갖고 상기 특정셀의 데이터를 센싱하는 센스앰프와, 센스앰프의 출력단에 연결되어 상기 센스앰프에 의해 센싱된 값을 데이터값으로 출력하는 출려버퍼를 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 전원전압 조절부는 전압레귤레이터로 구성함을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 전압레귤레이터는 스타트회로, 레벨쉬프터, 차동증폭기로 구성됨을 특징으로 하는 반도체 메모리장치.
  4. 제 3 항에 있어서, 상기 스타트회로는 레벨쉬프터의 초기전압을 설정함을 특징으로 하는 반도체 메모리장치.
  5. 제 3 항에 있어서, 상기 레벨쉬프터는 차동증폭기의 기준전압으로 사용됨을 특징으로 하는 반도체 메모리장치.
  6. 제 1 항에 있어서, 상기 전압레귤레이터는 드레인이 전원전압단자에 공통으로 접속된 제 1, 제 2, 제 3 PMOS 트랜지스터와, 드레인과 게이트가 상기 제 1 PMOS 트랜지스터의 소오스와 공통으로 연결되는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터의 소오스에 드레인과 게이트가 공통으로 연결되는 제 2 NMOS 트랜지스터와, 드레인이 전원전압단에 연결되고 게이트가 상기 제 1 PMOS 트랜지스터의 소오스에 분기접속되는 제 3 NMOS 트랜지스터와, 상기 제 3 PMOS 트랜지스터의 소오스에 드레인이 연결되고 게이트는 상기 제 3 NMOS 트랜지스터의 소오스와 연결되는 제 4 NMOS 트랜지스터와, 드레인이 상기 제 2 PMOS 트랜지스터의 소오스와 연결되고 게이트는 상기 제 4 NMOS 트랜지스터의 소오스에 연결되는 제 5 NMOS 트랜지스터와, 상기 제 2 PMOS 트랜지스터의 소오스에 인가되는 전압을 기준전압으로 하여 입력되는 전압과의 차를 증폭하여 출력하는 차동증폭기와, 게이트가 상기 차동증폭기의 출력단과 연결되고 드레인은 전원전압단과 연결되어 차동증폭기의 출력에 따라 동작상태가 결정되는 제 4 PMOS 트랜지스터와, 상기 제 4 NMOS 트랜지스터 및 제 4 PMOS 트랜지스터의 소오스와 상기 제 2 NMOS 트랜지스터의 소오스 사이에 연결된 제 1, 제 2 저항을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  7. 제 6 항에 있어서, 상기 차동증폭기는 전압레귤레이터의 최종출력값을 입력하여 기준전압과의 차를 증폭함을 특징으로 하는 반도체 메모리장치.
  8. 제 6 항에 있어서, 상기 제 2 PMOS 트랜지스터의 게이트와 제 3 PMOS 트랜지스터의 게이트는 서로 공통접속되어 커런트미러(current mirror)로 동작함을 특징으로 하는 반도체 메모리장치.
KR1019960048008A 1996-10-24 1996-10-24 반도체 메모리장치 KR100223849B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960048008A KR100223849B1 (ko) 1996-10-24 1996-10-24 반도체 메모리장치
US08/825,334 US5999460A (en) 1996-10-24 1997-03-28 Semiconductor memory device
GB9707585A GB2318896B (en) 1996-10-24 1997-04-15 Semiconductor memory device
JP21644297A JP3284359B2 (ja) 1996-10-24 1997-08-11 半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960048008A KR100223849B1 (ko) 1996-10-24 1996-10-24 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR19980028831A true KR19980028831A (ko) 1998-07-15
KR100223849B1 KR100223849B1 (ko) 1999-10-15

Family

ID=19478734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960048008A KR100223849B1 (ko) 1996-10-24 1996-10-24 반도체 메모리장치

Country Status (4)

Country Link
US (1) US5999460A (ko)
JP (1) JP3284359B2 (ko)
KR (1) KR100223849B1 (ko)
GB (1) GB2318896B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888769B2 (en) * 2002-08-29 2005-05-03 Micron Technology, Inc. Method and circuit for reducing DRAM refresh power by reducing access transistor sub threshold leakage
US6868024B2 (en) * 2002-12-26 2005-03-15 Micron Technology, Inc. Low voltage sense amplifier for operation under a reduced bit line bias voltage
JP4275583B2 (ja) * 2004-06-24 2009-06-10 ユーディナデバイス株式会社 電子モジュール
JP5572283B2 (ja) 2007-10-29 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 電圧検知回路
CN101807422B (zh) * 2010-03-26 2013-03-20 上海宏力半导体制造有限公司 读出放大电路
US9792979B1 (en) * 2016-11-30 2017-10-17 Apple Inc. Process, voltage, and temperature tracking SRAM retention voltage regulator

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485319A (en) * 1982-02-26 1984-11-27 Motorola, Inc. Bubble memory sense amplifier
KR900002664B1 (ko) * 1985-08-16 1990-04-21 가부시끼가이샤 히다찌세이사꾸쇼 시리얼 데이터 기억 반도체 메모리
JP2598412B2 (ja) * 1987-07-10 1997-04-09 株式会社日立製作所 半導体記憶装置
JPH07101886B2 (ja) * 1990-05-15 1995-11-01 三菱電機株式会社 ブリツジ装置
JP2533399B2 (ja) * 1990-05-25 1996-09-11 三菱電機株式会社 センスアンプ
KR940003409B1 (ko) * 1991-07-31 1994-04-21 삼성전자 주식회사 반도체 메모리 장치의 센스앰프 제어회로
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells

Also Published As

Publication number Publication date
GB2318896A (en) 1998-05-06
JPH10134574A (ja) 1998-05-22
GB2318896B (en) 2001-03-28
US5999460A (en) 1999-12-07
GB9707585D0 (en) 1997-06-04
KR100223849B1 (ko) 1999-10-15
JP3284359B2 (ja) 2002-05-20

Similar Documents

Publication Publication Date Title
KR100242782B1 (ko) 반도체장치및그제어회로
JP4509532B2 (ja) 少なくとも２つの異なった抵抗状態を有するメモリ用センス増幅器バイアス回路
US4812680A (en) High voltage detecting circuit
KR20000071423A (ko) 정확한 내부기준전압을 발생하는 반도체 메모리 장치
JPH11273360A (ja) 強誘電体記憶装置
JP2846850B2 (ja) センスアンプ回路
US4604732A (en) Power supply dependent voltage reference circuit
US4939691A (en) Static random access memory
KR100336840B1 (ko) 반도체 메모리 장치의 감지 증폭기
US6466501B2 (en) Semiconductor memory device having sense amplifier and method for driving sense amplifier
KR0147712B1 (ko) 에스램의 저전압 동작용 비트 라인 회로
KR19980028831A (ko) 반도체 메모리장치
US5075891A (en) Memory with a variable impedance bit line load circuit
EP0399820A2 (en) Semiconductor memories
US5682117A (en) Half power supply voltage generating circuit in a semiconductor memory device
US7279881B2 (en) Integrated circuit for regulating a voltage generator
KR20010029249A (ko) 반도체 메모리 장치의 감지 증폭기 회로
US6407628B2 (en) Potential change suppressing circuit
KR20010041138A (ko) 전류 감지 증폭기
KR950001773A (ko) 반도체 메모리 장치
US5617370A (en) Semiconductor memory device with controllable charging characteristics of column lines
US6847253B2 (en) Half voltage generator having low power consumption
US6781891B2 (en) Half power supply voltage generator and semiconductor memory device using the same
US6829187B2 (en) Memory device
KR100280406B1 (ko) 센스앰프구동회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 17

EXPY Expiration of term