JP2846850B2 - センスアンプ回路 - Google Patents
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
おけるメモリセルデータを感知増幅するセンスアンプ回
路に関するもので、特に、２進データだけでなく、マル
チレベル(multi-level) のデータを記憶可能なメモリセ
ルを有する半導体メモリに使用することのできる広入力
範囲(wide input range)の特性をもつセンスアンプ回路
に関するものである。
おけるメモリセルデータを感知増幅するセンスアンプ回
路に関するもので、特に、２進データだけでなく、マル
チレベル(multi-level) のデータを記憶可能なメモリセ
ルを有する半導体メモリに使用することのできる広入力
範囲(wide input range)の特性をもつセンスアンプ回路
に関するものである。
【０００２】
【従来の技術】最近の半導体メモリ装置は製造技術の発
達と共に多様な進歩を遂げているが、その進歩の１つ
に、高集積化及び高速化のためのセンシング技術があげ
られる。特に、ビットラインにメモリセルから読出され
るデータの電圧レベルを感知し増幅するセンスアンプ回
路について多様な技術が開示されている。
達と共に多様な進歩を遂げているが、その進歩の１つ
に、高集積化及び高速化のためのセンシング技術があげ
られる。特に、ビットラインにメモリセルから読出され
るデータの電圧レベルを感知し増幅するセンスアンプ回
路について多様な技術が開示されている。
【０００３】現在までのセンスアンプ回路は、入力信号
の電圧レベルが、センスアンプ回路の入力端に位置した
ＮＭＯＳトランジスタのしきい値電圧のレベルより高い
場合のみに対して感知動作を遂行することが可能とさ
れ、従ってＮＭＯＳトランジスタのしきい値電圧より低
いレベルの入力信号に対しては感知動作を行うことがで
きないものとなっている。また、電源電圧レベルに近い
高電圧レベルの入力信号がセンスアンプ回路の入力端に
印加される場合には、負荷トランジスタ（通常、ＰＭＯ
Ｓトランジスタ）と入力トランジスタ（通常、ＮＭＯＳ
トランジスタ）が同時に多量の電流を流すことになるの
で、“ハイ”状態の出力を電源電圧レベルで得ることが
できず、電源電圧の７０％〜８０％程度のレベルでしか
得られない現象が生じる。このように、通常のセンスア
ンプ回路には、その入力端に印加できる電圧マージンが
小さいという問題点がある。そして、このようなセンス
アンプ回路を、１つのメモリセルにマルチビット情報を
記憶可能なマルチレベルストレージ（多値記憶）のメモ
リデバイスに利用する場合、メモリセルの動作範囲がセ
ンスアンプ回路で感知できる入力範囲による制限を受け
るので、メモリセルに記憶する各レベル間の電圧許容範
囲が小さくなる結果となっている。
の電圧レベルが、センスアンプ回路の入力端に位置した
ＮＭＯＳトランジスタのしきい値電圧のレベルより高い
場合のみに対して感知動作を遂行することが可能とさ
れ、従ってＮＭＯＳトランジスタのしきい値電圧より低
いレベルの入力信号に対しては感知動作を行うことがで
きないものとなっている。また、電源電圧レベルに近い
高電圧レベルの入力信号がセンスアンプ回路の入力端に
印加される場合には、負荷トランジスタ（通常、ＰＭＯ
Ｓトランジスタ）と入力トランジスタ（通常、ＮＭＯＳ
トランジスタ）が同時に多量の電流を流すことになるの
で、“ハイ”状態の出力を電源電圧レベルで得ることが
できず、電源電圧の７０％〜８０％程度のレベルでしか
得られない現象が生じる。このように、通常のセンスア
ンプ回路には、その入力端に印加できる電圧マージンが
小さいという問題点がある。そして、このようなセンス
アンプ回路を、１つのメモリセルにマルチビット情報を
記憶可能なマルチレベルストレージ（多値記憶）のメモ
リデバイスに利用する場合、メモリセルの動作範囲がセ
ンスアンプ回路で感知できる入力範囲による制限を受け
るので、メモリセルに記憶する各レベル間の電圧許容範
囲が小さくなる結果となっている。
【０００４】
【発明が解決しようとする課題】このような問題を解決
するために従来では、図１に示すように、各入力範囲に
該当するよう別々に設計した多数のセンスアンプ回路を
使用しているが、この場合には、感知回路がメモリデバ
イスに占める割合が大きくなってしまうので集積性が悪
くなる。これについて、次により詳しく説明する。
するために従来では、図１に示すように、各入力範囲に
該当するよう別々に設計した多数のセンスアンプ回路を
使用しているが、この場合には、感知回路がメモリデバ
イスに占める割合が大きくなってしまうので集積性が悪
くなる。これについて、次により詳しく説明する。
【０００５】図１は、１つのメモリセルにマルチビット
情報を記憶するマルチレベルストレージのＲＯＭデバイ
スに利用されている回路を示すものである。感知部３０
に設けられた各センスアンプ回路３１，３２，３３の非
反転入力端子（＋）には、それぞれ異なるレベルの基準
電圧ＲＥＦ３，ＲＥＦ２，ＲＥＦ１が印加され、そして
反転入力端子（−）には、メモリセルアレイ１０と負荷
回路２０によって決定されるビットライン電圧ＶＢが共
通入力信号として印加される。各センスアンプ回路３
１，３２，３３は、それぞれ提供される各基準電圧とビ
ットライン電圧ＶＢとを比較する感知動作を同時に遂行
し、その各出力は、ゲート素子４１，４２，４３，４４
からなるエンコーダ回路４０を経て入出力端子５０，５
１へ送られ、最上位ビット(Most Significant Bit)と最
下位ビット(Least Significant Bit) のデータとしてそ
れぞれ出力される。
情報を記憶するマルチレベルストレージのＲＯＭデバイ
スに利用されている回路を示すものである。感知部３０
に設けられた各センスアンプ回路３１，３２，３３の非
反転入力端子（＋）には、それぞれ異なるレベルの基準
電圧ＲＥＦ３，ＲＥＦ２，ＲＥＦ１が印加され、そして
反転入力端子（−）には、メモリセルアレイ１０と負荷
回路２０によって決定されるビットライン電圧ＶＢが共
通入力信号として印加される。各センスアンプ回路３
１，３２，３３は、それぞれ提供される各基準電圧とビ
ットライン電圧ＶＢとを比較する感知動作を同時に遂行
し、その各出力は、ゲート素子４１，４２，４３，４４
からなるエンコーダ回路４０を経て入出力端子５０，５
１へ送られ、最上位ビット(Most Significant Bit)と最
下位ビット(Least Significant Bit) のデータとしてそ
れぞれ出力される。
【０００６】図１に示すように、多数のセンスアンプ回
路を利用したマルチレベルの感知回路では多数のセンス
アンプ回路及びエンコーダ回路を備えることになるの
で、これを１チップに実現する場合、占有面積が大きく
なることが分かる。従って、これを、各ビットライン当
り又は複数のビットライン当りに各感知回路を要求する
ＮＡＮＤ形フラッシュＥＥＰＲＯＭなどのページ構造を
有する不揮発性半導体メモリに適用する場合、デバイス
サイズをコンパクト設計し難いという問題点がある。
路を利用したマルチレベルの感知回路では多数のセンス
アンプ回路及びエンコーダ回路を備えることになるの
で、これを１チップに実現する場合、占有面積が大きく
なることが分かる。従って、これを、各ビットライン当
り又は複数のビットライン当りに各感知回路を要求する
ＮＡＮＤ形フラッシュＥＥＰＲＯＭなどのページ構造を
有する不揮発性半導体メモリに適用する場合、デバイス
サイズをコンパクト設計し難いという問題点がある。
【０００７】そこで本発明の目的は、データ入力信号が
接地と電源電圧との間の所定値をもって印加されても感
知動作を容易に遂行できるセンスアンプ回路を提供し、
上記問題点を解消することにある。また、１つのセンス
アンプ回路を使用してマルチレベルのデータを順次感知
可能で集積時の占有面積を小さくすることができ、ペー
ジ構造の半導体メモリに最適な感知回路を提供する。或
いは、出力の“ロウ”状態は接地電圧に近いレベルで、
そして“ハイ”状態は電源電圧に近いレベルで得られる
センスアンプ回路を提供する。
接地と電源電圧との間の所定値をもって印加されても感
知動作を容易に遂行できるセンスアンプ回路を提供し、
上記問題点を解消することにある。また、１つのセンス
アンプ回路を使用してマルチレベルのデータを順次感知
可能で集積時の占有面積を小さくすることができ、ペー
ジ構造の半導体メモリに最適な感知回路を提供する。或
いは、出力の“ロウ”状態は接地電圧に近いレベルで、
そして“ハイ”状態は電源電圧に近いレベルで得られる
センスアンプ回路を提供する。
【０００８】
【課題を解決するための手段】このような目的のために
本発明によるセンスアンプ回路は、入力信号に応答して
出力端子の電圧を変化させる第１導電手段と、この第１
導電手段とは異なる極性をもち、前記入力信号に応答し
て他の出力端子の電圧を変化させる第２導電手段と、こ
れら第１導電手段及び第２導電手段による電圧変化で相
対的に電圧が高くなった出力端子の充電を行う充電手段
と、前記第１導電手段及び第２導電手段による電圧変化
で相対的に電圧が低くなった出力端子の放電を行う放電
手段と、を備えてなることを特徴とする。
本発明によるセンスアンプ回路は、入力信号に応答して
出力端子の電圧を変化させる第１導電手段と、この第１
導電手段とは異なる極性をもち、前記入力信号に応答し
て他の出力端子の電圧を変化させる第２導電手段と、こ
れら第１導電手段及び第２導電手段による電圧変化で相
対的に電圧が高くなった出力端子の充電を行う充電手段
と、前記第１導電手段及び第２導電手段による電圧変化
で相対的に電圧が低くなった出力端子の放電を行う放電
手段と、を備えてなることを特徴とする。
【０００９】その一態様として、１対の出力端子の第１
電源側に接続されて前記出力端子対に制御電極がクロス
接続される第１のトランジスタ対と、前記出力端子対の
第２電源側に接続されて前記出力端子対に制御電極がク
ロス接続される第２のトランジスタ対と、前記出力端子
対の第２電源側に接続されて入力信号を制御電極に受け
る第３のトランジスタ対（第１導電手段）と、この第３
のトランジスタ対とは異なる極性をもち、前記出力端子
対の第２電源側に接続されて前記入力信号を制御電極に
受ける第４のトランジスタ対（第２導電手段）と、を備
えてなることを特徴とする。この場合、第１電源が電源
電圧、第２電源が接地であれば第１のトランジスタ対が
充電手段となり、第２のトランジスタ対が放電手段とな
る。第１電源、第２電源が逆の関係になれば充電手段、
放電手段も逆になる。
電源側に接続されて前記出力端子対に制御電極がクロス
接続される第１のトランジスタ対と、前記出力端子対の
第２電源側に接続されて前記出力端子対に制御電極がク
ロス接続される第２のトランジスタ対と、前記出力端子
対の第２電源側に接続されて入力信号を制御電極に受け
る第３のトランジスタ対（第１導電手段）と、この第３
のトランジスタ対とは異なる極性をもち、前記出力端子
対の第２電源側に接続されて前記入力信号を制御電極に
受ける第４のトランジスタ対（第２導電手段）と、を備
えてなることを特徴とする。この場合、第１電源が電源
電圧、第２電源が接地であれば第１のトランジスタ対が
充電手段となり、第２のトランジスタ対が放電手段とな
る。第１電源、第２電源が逆の関係になれば充電手段、
放電手段も逆になる。
【００１０】より具体的態様としては、第１出力端子と
プルダウンノードとの間にドレイン−ソース通路を並列
に設けた第１，第２Ｎチャネルトランジスタ及び第１Ｐ
チャネルトランジスタと、第２出力端子とプルダウンノ
ードとの間にドレイン−ソース通路を並列に設けた第
３，第４Ｎチャネルトランジスタ及び第２Ｐチャネルト
ランジスタと、電源電圧を第１及び第２出力端子へ供給
する第３及び第４Ｐチャネルトランジスタと、を備え、
第１Ｎチャネルトランジスタ及び第２Ｐチャネルトラン
ジスタの各ゲートに基準電圧を入力し、第３Ｎチャネル
トランジスタ及び第１Ｐチャネルトランジスタの各ゲー
トにデータを入力し、そして、第２Ｎチャネルトランジ
スタのゲートを第２出力端子に接続し且つ第４Ｎチャネ
ルトランジスタのゲートを第１出力端子に接続し、ま
た、第３Ｐチャネルトランジスタのゲートを第２出力端
子に接続し且つ第４Ｐチャネルトランジスタのゲートを
第１出力端子に接続して使用するセンスアンプ回路とす
る。尚、プルダウンノードは、センスアンプ回路のエネ
ーブル／ディスエーブルを制御するスイッチのＯＮによ
り接地接続されるノードである。この場合、第１及び第
３Ｎチャネルトランジスタが第１導通手段、第１及び第
２Ｐチャネルトランジスタが第２導通手段、そして、第
２及び第４Ｎチャネルトランジスタが放電手段、第３及
び第４Ｐチャネルトランジスタが充電手段となる。
プルダウンノードとの間にドレイン−ソース通路を並列
に設けた第１，第２Ｎチャネルトランジスタ及び第１Ｐ
チャネルトランジスタと、第２出力端子とプルダウンノ
ードとの間にドレイン−ソース通路を並列に設けた第
３，第４Ｎチャネルトランジスタ及び第２Ｐチャネルト
ランジスタと、電源電圧を第１及び第２出力端子へ供給
する第３及び第４Ｐチャネルトランジスタと、を備え、
第１Ｎチャネルトランジスタ及び第２Ｐチャネルトラン
ジスタの各ゲートに基準電圧を入力し、第３Ｎチャネル
トランジスタ及び第１Ｐチャネルトランジスタの各ゲー
トにデータを入力し、そして、第２Ｎチャネルトランジ
スタのゲートを第２出力端子に接続し且つ第４Ｎチャネ
ルトランジスタのゲートを第１出力端子に接続し、ま
た、第３Ｐチャネルトランジスタのゲートを第２出力端
子に接続し且つ第４Ｐチャネルトランジスタのゲートを
第１出力端子に接続して使用するセンスアンプ回路とす
る。尚、プルダウンノードは、センスアンプ回路のエネ
ーブル／ディスエーブルを制御するスイッチのＯＮによ
り接地接続されるノードである。この場合、第１及び第
３Ｎチャネルトランジスタが第１導通手段、第１及び第
２Ｐチャネルトランジスタが第２導通手段、そして、第
２及び第４Ｎチャネルトランジスタが放電手段、第３及
び第４Ｐチャネルトランジスタが充電手段となる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。次の説明では、本発
明のより完全な理解のために詳細な特定事項を提供す
る。しかし、本発明がこのような特定事項に限られるも
のでないことは、勿論である。また、よく知られている
トランジスタの特性や機能とその製造過程などについて
は、適宜説明を省略する。
付図面を参照して詳細に説明する。次の説明では、本発
明のより完全な理解のために詳細な特定事項を提供す
る。しかし、本発明がこのような特定事項に限られるも
のでないことは、勿論である。また、よく知られている
トランジスタの特性や機能とその製造過程などについて
は、適宜説明を省略する。
【００１２】本発明によるセンスアンプ回路の一回路例
を図２に示し、その特性について図３Ａ〜Ｃに示してあ
る。図２は、例えばＥＥＰＲＯＭで使用可能なセンスア
ンプ回路を示すもので、大きく分けて、第１出力端子Ｎ
１０と第２出力端子Ｎ２０との間にドレイン−ソース通
路が接続され、等化信号ＥＱをゲート端子に受信する等
化トランジスタＱ９と、ラッチ構造を有する差動増幅器
６０と、で構成される。
を図２に示し、その特性について図３Ａ〜Ｃに示してあ
る。図２は、例えばＥＥＰＲＯＭで使用可能なセンスア
ンプ回路を示すもので、大きく分けて、第１出力端子Ｎ
１０と第２出力端子Ｎ２０との間にドレイン−ソース通
路が接続され、等化信号ＥＱをゲート端子に受信する等
化トランジスタＱ９と、ラッチ構造を有する差動増幅器
６０と、で構成される。
【００１３】差動増幅器６０は、第１及び第２出力端子
Ｎ１０，Ｎ２０とプルダウンノードＮ３０が設けられ、
第１出力端子Ｎ１０とプルダウンノードＮ３０との間に
は、ドレイン−ソース通路が並列に設けられた第１及び
第２ＮＭＯＳトランジスタＱ１，Ｑ５と第１ＰＭＯＳト
ランジスタＱ３が接続されている。そして、第２出力端
子Ｎ２０とプルダウンノードＮ３０との間には、ドレイ
ン−ソース通路が並列に設けられた第３及び第４ＮＭＯ
ＳトランジスタＱ４，Ｑ６と第２ＰＭＯＳトランジスタ
Ｑ２が接続されている。尚、プルダウンノードＮ３０
は、プルダウントランジスタＱ１０のドレイン−ソース
通路導通により、該ノード電圧のレベルが接地レベルと
実際に等しくなるノードである。
Ｎ１０，Ｎ２０とプルダウンノードＮ３０が設けられ、
第１出力端子Ｎ１０とプルダウンノードＮ３０との間に
は、ドレイン−ソース通路が並列に設けられた第１及び
第２ＮＭＯＳトランジスタＱ１，Ｑ５と第１ＰＭＯＳト
ランジスタＱ３が接続されている。そして、第２出力端
子Ｎ２０とプルダウンノードＮ３０との間には、ドレイ
ン−ソース通路が並列に設けられた第３及び第４ＮＭＯ
ＳトランジスタＱ４，Ｑ６と第２ＰＭＯＳトランジスタ
Ｑ２が接続されている。尚、プルダウンノードＮ３０
は、プルダウントランジスタＱ１０のドレイン−ソース
通路導通により、該ノード電圧のレベルが接地レベルと
実際に等しくなるノードである。
【００１４】第１ＮＭＯＳトランジスタＱ１と第２ＰＭ
ＯＳトランジスタＱ２の各ゲートは基準電圧端子ＲＥＦ
に接続され、第３ＮＭＯＳトランジスタＱ４と第１ＰＭ
ＯＳトランジスタＱ３のゲートはデータ入力端子ＤＡＴ
Ａに接続される。また、第４ＮＭＯＳトランジスタＱ６
のゲートは第１出力端子Ｎ１０に接続され、第２ＮＭＯ
ＳトランジスタＱ５のゲートは第２出力端子Ｎ２０に接
続される。そして、プルダウンノードＮ３０と接地端子
ＧＮＤとの間には、エネーブル信号ＥＮに応答するプル
ダウントランジスタＱ１０のドレイン−ソース通路が接
続され、電源供給端子Ｖｃｃと第１及び第２出力端子Ｎ
１０，Ｎ２０との間には、第３及び第４ＰＭＯＳトラン
ジスタＱ７，Ｑ８がそれぞれ接続される。第３ＰＭＯＳ
トランジスタＱ７のゲートは第２出力端子Ｎ２０へ、第
４ＰＭＯＳトランジスタＱ８のゲートは第１出力端子Ｎ
１０へクロス接続される。
ＯＳトランジスタＱ２の各ゲートは基準電圧端子ＲＥＦ
に接続され、第３ＮＭＯＳトランジスタＱ４と第１ＰＭ
ＯＳトランジスタＱ３のゲートはデータ入力端子ＤＡＴ
Ａに接続される。また、第４ＮＭＯＳトランジスタＱ６
のゲートは第１出力端子Ｎ１０に接続され、第２ＮＭＯ
ＳトランジスタＱ５のゲートは第２出力端子Ｎ２０に接
続される。そして、プルダウンノードＮ３０と接地端子
ＧＮＤとの間には、エネーブル信号ＥＮに応答するプル
ダウントランジスタＱ１０のドレイン−ソース通路が接
続され、電源供給端子Ｖｃｃと第１及び第２出力端子Ｎ
１０，Ｎ２０との間には、第３及び第４ＰＭＯＳトラン
ジスタＱ７，Ｑ８がそれぞれ接続される。第３ＰＭＯＳ
トランジスタＱ７のゲートは第２出力端子Ｎ２０へ、第
４ＰＭＯＳトランジスタＱ８のゲートは第１出力端子Ｎ
１０へクロス接続される。
【００１５】図３Ａ〜Ｃは図２のセンスアンプ回路の動
作を示す入出力電圧レベルの時間対電圧波形図であっ
て、３種の状態で印加される基準電圧及びデータ入力に
対する出力特性をそれぞれ示す。
作を示す入出力電圧レベルの時間対電圧波形図であっ
て、３種の状態で印加される基準電圧及びデータ入力に
対する出力特性をそれぞれ示す。
【００１６】図２を参照すれば、第１ＮＭＯＳトランジ
スタＱ１のゲートは第２ＰＭＯＳトランジスタＱ２のゲ
ートと共に基準電圧ＲＥＦを受け、また、第３ＮＭＯＳ
トランジスタＱ４のゲートは第１ＰＭＯＳトランジスタ
Ｑ３のゲートと共にデータ入力端子ＤＡＴＡへ接続され
ているので、本実施形態では、電源電圧Ｖｃｃや接地Ｇ
ＮＤのレベルに近い電圧がデータ入力端子ＤＡＴＡから
入力されても感知動作可能である。この差動増幅器６０
の感知動作はエネーブル信号ＥＮの論理“ハイ”によっ
て活性化される。
スタＱ１のゲートは第２ＰＭＯＳトランジスタＱ２のゲ
ートと共に基準電圧ＲＥＦを受け、また、第３ＮＭＯＳ
トランジスタＱ４のゲートは第１ＰＭＯＳトランジスタ
Ｑ３のゲートと共にデータ入力端子ＤＡＴＡへ接続され
ているので、本実施形態では、電源電圧Ｖｃｃや接地Ｇ
ＮＤのレベルに近い電圧がデータ入力端子ＤＡＴＡから
入力されても感知動作可能である。この差動増幅器６０
の感知動作はエネーブル信号ＥＮの論理“ハイ”によっ
て活性化される。
【００１７】例えば、差動増幅器６０内にある第１及び
第３ＮＭＯＳトランジスタＱ１，Ｑ４のしきい値電圧を
Ｖｔｈ（ｎ）とし、基準電圧ＲＥＦ、入力データ電圧Ｄ
ＡＴＡ、しきい値電圧Ｖｔｈ（ｎ）がＶｔｈ（ｎ）＜Ｒ
ＥＦ＜ＤＡＴＡの電圧関係にあり、第１及び第２ＰＭＯ
ＳトランジスタＱ３，Ｑ２が導通する程度の低めの電圧
が各入力端子に加えられれば、第１及び第２ＰＭＯＳト
ランジスタＱ３，Ｑ２と第１及び第３ＮＭＯＳトランジ
スタＱ１，Ｑ４はすべて入力トランジスタとして動作す
る。この場合は図３Ｂに対応し、即ち、基準電圧ＲＥＦ
及び入力データ電圧ＤＡＴＡがそれぞれＮＭＯＳトラン
ジスタのしきい値電圧よりは大きく且つ電源電圧と接地
との間の中間レベルで印加される場合である。
第３ＮＭＯＳトランジスタＱ１，Ｑ４のしきい値電圧を
Ｖｔｈ（ｎ）とし、基準電圧ＲＥＦ、入力データ電圧Ｄ
ＡＴＡ、しきい値電圧Ｖｔｈ（ｎ）がＶｔｈ（ｎ）＜Ｒ
ＥＦ＜ＤＡＴＡの電圧関係にあり、第１及び第２ＰＭＯ
ＳトランジスタＱ３，Ｑ２が導通する程度の低めの電圧
が各入力端子に加えられれば、第１及び第２ＰＭＯＳト
ランジスタＱ３，Ｑ２と第１及び第３ＮＭＯＳトランジ
スタＱ１，Ｑ４はすべて入力トランジスタとして動作す
る。この場合は図３Ｂに対応し、即ち、基準電圧ＲＥＦ
及び入力データ電圧ＤＡＴＡがそれぞれＮＭＯＳトラン
ジスタのしきい値電圧よりは大きく且つ電源電圧と接地
との間の中間レベルで印加される場合である。
【００１８】プルダウントランジスタＱ１０がエネーブ
ル信号ＥＮによって導通状態を維持すれば、第１及び第
３ＮＭＯＳトランジスタＱ１，Ｑ４と第１及び第２ＰＭ
ＯＳトランジスタＱ３，Ｑ２のドレイン−ソース通路が
各入力信号に応答してそれぞれ導通し電流をプルダウン
ノードＮ３０へ通過させる程度に従い、第１及び第２出
力端子Ｎ１０，Ｎ２０の電圧状態が決定される。図３Ｂ
の場合には、第３ＮＭＯＳトランジスタＱ４が第１ＮＭ
ＯＳトランジスタＱ１よりも多く電流を流し、そして第
２ＰＭＯＳトランジスタＱ２が第１ＰＭＯＳトランジス
タＱ３よりも多く電流を流すので、第２出力電圧バーＯ
ＵＴＰＵＴの方が第１出力電圧ＯＵＴＰＵＴに比べて低
い電圧状態となる。このようにして第２出力電圧バーＯ
ＵＴＰＵＴの電圧状態が低くなると、第２ＮＭＯＳトラ
ンジスタＱ５が電流遮断状態になり、また第３ＰＭＯＳ
トランジスタＱ７が第４ＰＭＯＳトランジスタＱ８より
も多く電流を流すことになるので、第１出力電圧ＯＵＴ
ＰＵＴのレベルは電源電圧Ｖｃｃレベルまで高められ
る。一方で、第１出力電圧ＯＵＴＰＵＴの電圧状態が高
くなるほど第４ＮＭＯＳトランジスタＱ６が多くの電流
を流すことになり、第３ＮＭＯＳトランジスタＱ４と共
に第２出力電圧バーＯＵＴＰＵＴの電圧状態を接地レベ
ルまで完全に低めるよう働く。
ル信号ＥＮによって導通状態を維持すれば、第１及び第
３ＮＭＯＳトランジスタＱ１，Ｑ４と第１及び第２ＰＭ
ＯＳトランジスタＱ３，Ｑ２のドレイン−ソース通路が
各入力信号に応答してそれぞれ導通し電流をプルダウン
ノードＮ３０へ通過させる程度に従い、第１及び第２出
力端子Ｎ１０，Ｎ２０の電圧状態が決定される。図３Ｂ
の場合には、第３ＮＭＯＳトランジスタＱ４が第１ＮＭ
ＯＳトランジスタＱ１よりも多く電流を流し、そして第
２ＰＭＯＳトランジスタＱ２が第１ＰＭＯＳトランジス
タＱ３よりも多く電流を流すので、第２出力電圧バーＯ
ＵＴＰＵＴの方が第１出力電圧ＯＵＴＰＵＴに比べて低
い電圧状態となる。このようにして第２出力電圧バーＯ
ＵＴＰＵＴの電圧状態が低くなると、第２ＮＭＯＳトラ
ンジスタＱ５が電流遮断状態になり、また第３ＰＭＯＳ
トランジスタＱ７が第４ＰＭＯＳトランジスタＱ８より
も多く電流を流すことになるので、第１出力電圧ＯＵＴ
ＰＵＴのレベルは電源電圧Ｖｃｃレベルまで高められ
る。一方で、第１出力電圧ＯＵＴＰＵＴの電圧状態が高
くなるほど第４ＮＭＯＳトランジスタＱ６が多くの電流
を流すことになり、第３ＮＭＯＳトランジスタＱ４と共
に第２出力電圧バーＯＵＴＰＵＴの電圧状態を接地レベ
ルまで完全に低めるよう働く。
【００１９】図３Ｃは、基準電圧ＲＥＦ及び入力データ
電圧ＤＡＴＡがそれぞれ電源電圧に近い高レベルで印加
される場合の出力電圧状態を示す。この場合には、第１
及び第２ＰＭＯＳトランジスタＱ３，Ｑ２が非導通状態
となり、そして第１及び第３ＮＭＯＳトランジスタＱ
１，Ｑ４が入力トランジスタとして動作する。このとき
も図３Ｂ同様の出力電圧の展開が図られることになる。
電圧ＤＡＴＡがそれぞれ電源電圧に近い高レベルで印加
される場合の出力電圧状態を示す。この場合には、第１
及び第２ＰＭＯＳトランジスタＱ３，Ｑ２が非導通状態
となり、そして第１及び第３ＮＭＯＳトランジスタＱ
１，Ｑ４が入力トランジスタとして動作する。このとき
も図３Ｂ同様の出力電圧の展開が図られることになる。
【００２０】上記各場合に、論理“ハイ”状態の出力電
圧は電源電圧に近いレベル、例えば電源電圧が３．３Ｖ
の場合は３．２５Ｖ程度で得られ、また、論理“ロウ”
状態の出力電圧は接地レベルで得られ、ほぼ完全なＣＭ
ＯＳレベルの出力が得られることになる。
圧は電源電圧に近いレベル、例えば電源電圧が３．３Ｖ
の場合は３．２５Ｖ程度で得られ、また、論理“ロウ”
状態の出力電圧は接地レベルで得られ、ほぼ完全なＣＭ
ＯＳレベルの出力が得られることになる。
【００２１】基準電圧ＲＥＦ、入力データ電圧ＤＡＴ
Ａ、しきい値電圧Ｖｔｈ（ｎ）がＲＥＦ＜ＤＡＴＡ＜Ｖ
ｔｈ（ｎ）の関係にあるときの回路動作は次の通りであ
る。この場合は図３Ａに相当する。
Ａ、しきい値電圧Ｖｔｈ（ｎ）がＲＥＦ＜ＤＡＴＡ＜Ｖ
ｔｈ（ｎ）の関係にあるときの回路動作は次の通りであ
る。この場合は図３Ａに相当する。
【００２２】プルダウントランジスタＱ１０がエネーブ
ル信号ＥＮによって導通状態となると、第１及び第３Ｎ
ＭＯＳトランジスタＱ１，Ｑ４は入力信号が印加されて
も電流遮断状態にあるが、このときには第２ＰＭＯＳト
ランジスタＱ２が第１ＰＭＯＳトランジスタＱ３よりも
多く電流を流すことになるので、第２出力電圧バーＯＵ
ＴＰＵＴが第１出力電圧ＯＵＴＰＵＴに比べて低い電圧
状態になる。第２出力電圧バーＯＵＴＰＵＴの方が低く
なると、第２ＮＭＯＳトランジスタＱ５が電流遮断状態
になると共に、第３ＰＭＯＳトランジスタＱ７が第４Ｐ
ＭＯＳトランジスタＱ８よりも多く電流を流するように
なり、従って、第１出力電圧ＯＵＴＰＵＴのレベルが電
源電圧Ｖｃｃレベルまで高められる。そして、第１出力
電圧ＯＵＴＰＵＴの電圧が高くなるほど第４ＮＭＯＳト
ランジスタＱ６が多くの電流を流すので、第２出力電圧
バーＯＵＴＰＵＴの電圧レベルが接地レベルまで低めら
れる。
ル信号ＥＮによって導通状態となると、第１及び第３Ｎ
ＭＯＳトランジスタＱ１，Ｑ４は入力信号が印加されて
も電流遮断状態にあるが、このときには第２ＰＭＯＳト
ランジスタＱ２が第１ＰＭＯＳトランジスタＱ３よりも
多く電流を流すことになるので、第２出力電圧バーＯＵ
ＴＰＵＴが第１出力電圧ＯＵＴＰＵＴに比べて低い電圧
状態になる。第２出力電圧バーＯＵＴＰＵＴの方が低く
なると、第２ＮＭＯＳトランジスタＱ５が電流遮断状態
になると共に、第３ＰＭＯＳトランジスタＱ７が第４Ｐ
ＭＯＳトランジスタＱ８よりも多く電流を流するように
なり、従って、第１出力電圧ＯＵＴＰＵＴのレベルが電
源電圧Ｖｃｃレベルまで高められる。そして、第１出力
電圧ＯＵＴＰＵＴの電圧が高くなるほど第４ＮＭＯＳト
ランジスタＱ６が多くの電流を流すので、第２出力電圧
バーＯＵＴＰＵＴの電圧レベルが接地レベルまで低めら
れる。
【００２３】この図３Ａのように接地レベルに近い低い
入力電圧がセンスアンプ回路のデータ入力端に印加され
る場合においても、図３Ｂ及び図３Ｃのときと同様に、
得られる論理“ハイ”の出力電圧は電源電圧レベルに近
く、論理“ロウ”の出力電圧は接地レベルで得られる。
即ち、第２及び第４ＮＭＯＳトランジスタＱ５，Ｑ６を
有することにより、入力データ電圧ＤＡＴＡが接地ＧＮ
Ｄに近いレベルで印加されても、第１出力電圧ＯＵＴＰ
ＵＴや第２出力電圧バーＯＵＴＰＵＴのレベルにはしき
い値電圧による影響がほぼなくなる。
入力電圧がセンスアンプ回路のデータ入力端に印加され
る場合においても、図３Ｂ及び図３Ｃのときと同様に、
得られる論理“ハイ”の出力電圧は電源電圧レベルに近
く、論理“ロウ”の出力電圧は接地レベルで得られる。
即ち、第２及び第４ＮＭＯＳトランジスタＱ５，Ｑ６を
有することにより、入力データ電圧ＤＡＴＡが接地ＧＮ
Ｄに近いレベルで印加されても、第１出力電圧ＯＵＴＰ
ＵＴや第２出力電圧バーＯＵＴＰＵＴのレベルにはしき
い値電圧による影響がほぼなくなる。
【００２４】より具体的には、第１及び第３ＮＭＯＳト
ランジスタＱ１，Ｑ４のしきい値電圧より低い入力電圧
が印加されるとき、論理“ハイ”になる方の第１出力電
圧ＯＵＴＰＵＴ又は第２出力電圧バーＯＵＴＰＵＴにつ
いては、第２及び第４ＮＭＯＳトランジスタＱ５，Ｑ６
がなくとも電源電圧程度の高い電圧レベルが得られる
が、論理“ロウ”になる方の第１出力電圧ＯＵＴＰＵＴ
又は第２出力電圧バーＯＵＴＰＵＴについては、第２及
び第４ＮＭＯＳトランジスタＱ５，Ｑ６がなければ、第
１及び第３ＮＭＯＳトランジスタＱ１，Ｑ４が電流遮断
状態となって第１及び第２ＰＭＯＳトランジスタＱ３，
Ｑ２のみで電流を流すことになるため、接地レベルの電
圧を得られなくなる。即ち、このときの論理“ロウ”の
第１出力電圧ＯＵＴＰＵＴ或いは第２出力電圧バーＯＵ
ＴＰＵＴの電圧状態は、“｜第１ＰＭＯＳトランジスタ
Ｑ３のしきい値電圧｜＋入力データ電圧ＤＡＴＡ”或い
は“｜第２ＰＭＯＳトランジスタＱ２のしきい値電圧｜
＋基準電圧ＲＥＦ”の程度にしか低くならない。つま
り、接地レベルの論理“ロウ”状態の出力電圧を得るた
めに、第１出力電圧ＯＵＴＰＵＴ及び第２出力電圧バー
ＯＵＴＰＵＴの電圧変化に応じて導通制御される第２及
び第４ＮＭＯＳトランジスタＱ５，Ｑ６が必要である。
ランジスタＱ１，Ｑ４のしきい値電圧より低い入力電圧
が印加されるとき、論理“ハイ”になる方の第１出力電
圧ＯＵＴＰＵＴ又は第２出力電圧バーＯＵＴＰＵＴにつ
いては、第２及び第４ＮＭＯＳトランジスタＱ５，Ｑ６
がなくとも電源電圧程度の高い電圧レベルが得られる
が、論理“ロウ”になる方の第１出力電圧ＯＵＴＰＵＴ
又は第２出力電圧バーＯＵＴＰＵＴについては、第２及
び第４ＮＭＯＳトランジスタＱ５，Ｑ６がなければ、第
１及び第３ＮＭＯＳトランジスタＱ１，Ｑ４が電流遮断
状態となって第１及び第２ＰＭＯＳトランジスタＱ３，
Ｑ２のみで電流を流すことになるため、接地レベルの電
圧を得られなくなる。即ち、このときの論理“ロウ”の
第１出力電圧ＯＵＴＰＵＴ或いは第２出力電圧バーＯＵ
ＴＰＵＴの電圧状態は、“｜第１ＰＭＯＳトランジスタ
Ｑ３のしきい値電圧｜＋入力データ電圧ＤＡＴＡ”或い
は“｜第２ＰＭＯＳトランジスタＱ２のしきい値電圧｜
＋基準電圧ＲＥＦ”の程度にしか低くならない。つま
り、接地レベルの論理“ロウ”状態の出力電圧を得るた
めに、第１出力電圧ＯＵＴＰＵＴ及び第２出力電圧バー
ＯＵＴＰＵＴの電圧変化に応じて導通制御される第２及
び第４ＮＭＯＳトランジスタＱ５，Ｑ６が必要である。
【００２５】上記の場合以外にも“第１出力電圧ＯＵＴ
ＰＵＴ−第４ＰＭＯＳトランジスタＱ８−第２出力電圧
バーＯＵＴＰＵＴ−第２ＮＭＯＳトランジスタＱ５”や
“第２出力電圧バーＯＵＴＰＵＴ−第３ＰＭＯＳトラン
ジスタＱ７−第１出力電圧バーＯＵＴＰＵＴ−第４ＮＭ
ＯＳトランジスタＱ６”の帰還ループが形成され得るこ
とは容易に理解できるところである。
ＰＵＴ−第４ＰＭＯＳトランジスタＱ８−第２出力電圧
バーＯＵＴＰＵＴ−第２ＮＭＯＳトランジスタＱ５”や
“第２出力電圧バーＯＵＴＰＵＴ−第３ＰＭＯＳトラン
ジスタＱ７−第１出力電圧バーＯＵＴＰＵＴ−第４ＮＭ
ＯＳトランジスタＱ６”の帰還ループが形成され得るこ
とは容易に理解できるところである。
【００２６】第３及び第４ＰＭＯＳトランジスタＱ７，
Ｑ８は、第１出力電圧ＯＵＴＰＵＴと第２出力電圧バー
ＯＵＴＰＵＴの電圧変化に従っていずれか一方を電源電
圧レベルへ引上げる役目をもち、また、第２及び第４Ｎ
ＭＯＳトランジスタＱ５，Ｑ６は、第１出力電圧ＯＵＴ
ＰＵＴと第２出力電圧バーＯＵＴＰＵＴの電圧変化に従
っていずれか一方を、トランジスタＱ１〜Ｑ４と共に接
地レベルへ引下げる役目をもつ。これにより、第１出力
電圧ＯＵＴＰＵＴ及び第２出力電圧バーＯＵＴＰＵＴが
接地レベル又は電源電圧レベルで得られるようになる。
こうして得られるＣＭＯＳレベルの出力により、当該セ
ンスアンプ回路の出力端Ｎ１０，Ｎ２０につながれる回
路の入力状態が安定し、また、電源電圧が変化した場合
でも十分なセンシングマージンを確保することができ
る。本実施形態の検証結果では、実際のセンシングマー
ジンが数ｍＶ単位で確認された。
Ｑ８は、第１出力電圧ＯＵＴＰＵＴと第２出力電圧バー
ＯＵＴＰＵＴの電圧変化に従っていずれか一方を電源電
圧レベルへ引上げる役目をもち、また、第２及び第４Ｎ
ＭＯＳトランジスタＱ５，Ｑ６は、第１出力電圧ＯＵＴ
ＰＵＴと第２出力電圧バーＯＵＴＰＵＴの電圧変化に従
っていずれか一方を、トランジスタＱ１〜Ｑ４と共に接
地レベルへ引下げる役目をもつ。これにより、第１出力
電圧ＯＵＴＰＵＴ及び第２出力電圧バーＯＵＴＰＵＴが
接地レベル又は電源電圧レベルで得られるようになる。
こうして得られるＣＭＯＳレベルの出力により、当該セ
ンスアンプ回路の出力端Ｎ１０，Ｎ２０につながれる回
路の入力状態が安定し、また、電源電圧が変化した場合
でも十分なセンシングマージンを確保することができ
る。本実施形態の検証結果では、実際のセンシングマー
ジンが数ｍＶ単位で確認された。
【００２７】差動増幅器６０の第１出力端子Ｎ１０と第
２出力端子Ｎ２０との間に続されたＰＭＯＳトランジス
タＱ９は、等化機能を遂行する等化トランジスタで、ゲ
ートに等化信号ＥＱを受けて導通する。即ち、等化信号
ＥＱが論理“ロウ”のときに第１及び第２出力端子Ｎ１
０，Ｎ２０の電圧レベルを等しくして感知速度を速くす
る。この等化トランジスタＱ９がない場合は、例えば最
初に感知した第１出力電圧ＯＵＴＰＵＴのレベルが電源
電圧状態で次の感知結果が接地状態になるときに、その
遷移に長時間を要することになるが、等化トランジスタ
Ｑ９が設けてあればその等化作用により、次の出力前に
第１出力端子Ｎ１０及び第２出力端子Ｎ２０の電圧レベ
ルが電源電圧と接地との中間レベルにされ、次の感知結
果に基づく論理“ロウ”又は論理“ハイ”への展開がそ
の中間レベルからになるので、感知速度が速くなる。
２出力端子Ｎ２０との間に続されたＰＭＯＳトランジス
タＱ９は、等化機能を遂行する等化トランジスタで、ゲ
ートに等化信号ＥＱを受けて導通する。即ち、等化信号
ＥＱが論理“ロウ”のときに第１及び第２出力端子Ｎ１
０，Ｎ２０の電圧レベルを等しくして感知速度を速くす
る。この等化トランジスタＱ９がない場合は、例えば最
初に感知した第１出力電圧ＯＵＴＰＵＴのレベルが電源
電圧状態で次の感知結果が接地状態になるときに、その
遷移に長時間を要することになるが、等化トランジスタ
Ｑ９が設けてあればその等化作用により、次の出力前に
第１出力端子Ｎ１０及び第２出力端子Ｎ２０の電圧レベ
ルが電源電圧と接地との中間レベルにされ、次の感知結
果に基づく論理“ロウ”又は論理“ハイ”への展開がそ
の中間レベルからになるので、感知速度が速くなる。
【００２８】本発明は上記実施形態に限られないのは勿
論で、例えば、図示とは電源極性が逆でトランジスタの
極性を変えた形態など、本発明の技術思想に基づくその
他各種実施形態が可能である。
論で、例えば、図示とは電源極性が逆でトランジスタの
極性を変えた形態など、本発明の技術思想に基づくその
他各種実施形態が可能である。
【００２９】
【発明の効果】本発明によるセンスアンプ回路をマルチ
レベルストレージのデバイスに適用すれば、感知回路の
入力範囲を十分大きくとれ、１つのセンスアンプ回路の
みを利用してメモリセルに記憶可能なマルチレベルの情
報を順次に感知する構成とすることができ、従来のよう
に各基準電圧ごとの別設計のセンスアンプ回路を設ける
必要がない。従って、集積性に優れている。本発明によ
るセンスアンプ回路は、メモリセルに２以上のビット情
報を記憶可能なマルチレベルストレージのフラッシュメ
モリデバイスに最適である。
レベルストレージのデバイスに適用すれば、感知回路の
入力範囲を十分大きくとれ、１つのセンスアンプ回路の
みを利用してメモリセルに記憶可能なマルチレベルの情
報を順次に感知する構成とすることができ、従来のよう
に各基準電圧ごとの別設計のセンスアンプ回路を設ける
必要がない。従って、集積性に優れている。本発明によ
るセンスアンプ回路は、メモリセルに２以上のビット情
報を記憶可能なマルチレベルストレージのフラッシュメ
モリデバイスに最適である。
【図１】従来のマルチレベルストレージデバイスにおけ
る感知回路の回路図。
る感知回路の回路図。
【図２】本発明によるセンスアンプ回路の回路図。
【図３】図２の回路の動作特性を説明する電圧波形図。
Ｑ１，Ｑ４ 第１導電手段（第３のトランジスタ対） Ｑ２，Ｑ３ 第２導電手段（第４のトランジスタ対） Ｑ５，Ｑ６ 放電手段（第２のトランジスタ対） Ｑ７，Ｑ８ 充電手段（第１のトランジスタ対）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06 G11C 11/419
Claims (2)
- 【請求項１】 １対の出力端子の一方の第１電源側にそ
れぞれ接続されて前記出力端子対の他方に制御電極が接
続される第１のトランジスタ対と、前記出力端子対の一
方の第２電源側にそれぞれ接続されて前記出力端子対の
他方に制御電極が接続される第２のトランジスタ対と、
前記出力端子対の一方の第２電源側に前記第２のトラン
ジスタと並列にそれぞれ接続されて入力信号を制御電極
に受ける第３のトランジスタ対と、この第３のトランジ
スタとは異なる極性をもち、前記出力端子対の一方の第
２電源側にそれぞれ接続されて前記出力端子対の他方に
接続の前記第３トランジスタへの入力信号を制御電極に
受ける第４のトランジスタ対と、を備えてなることを特
徴とするセンスアンプ回路。 - 【請求項２】 等化信号に従い導通して出力端子対を等
化する等化トランジスタをさらに備える請求項１記載の
センスアンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P12691 | 1995-05-20 | ||
| KR1019950012691A KR0164385B1 (ko) | 1995-05-20 | 1995-05-20 | 센스앰프회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321194A JPH08321194A (ja) | 1996-12-03 |
| JP2846850B2 true JP2846850B2 (ja) | 1999-01-13 |
Family
ID=19415008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12344696A Expired - Fee Related JP2846850B2 (ja) | 1995-05-20 | 1996-05-17 | センスアンプ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5796273A (ja) |
| EP (1) | EP0744753A3 (ja) |
| JP (1) | JP2846850B2 (ja) |
| KR (1) | KR0164385B1 (ja) |
| CN (1) | CN1067174C (ja) |
| TW (1) | TW305045B (ja) |
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|---|---|---|---|---|
| JP3597655B2 (ja) * | 1996-04-17 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6037890A (en) * | 1997-09-30 | 2000-03-14 | Intel Corporation | Ultra high speed, low power, flash A/D converter utilizing a current mode regenerative comparator |
| US5963060A (en) * | 1997-10-07 | 1999-10-05 | Intel Corporation | Latching sense amplifier |
| JP3558844B2 (ja) * | 1997-11-28 | 2004-08-25 | シャープ株式会社 | センスアンプ回路 |
| US6414520B1 (en) * | 1999-02-01 | 2002-07-02 | Compaq Information Technologies Group, L.P. | Universal CMOS single input, low swing sense amplifier without reference voltage |
| US6456121B2 (en) | 1999-07-12 | 2002-09-24 | Intel Corporation | Sense amplifier for integrated circuits using PMOS transistors |
| US6255861B1 (en) * | 1999-07-12 | 2001-07-03 | Intel Corporation | Hybrid low voltage swing sense amplifier |
| US6816554B1 (en) | 1999-07-12 | 2004-11-09 | Intel Corporation | Communication bus for low voltage swing data signals |
| KR100370240B1 (ko) * | 2000-10-31 | 2003-02-05 | 삼성전자 주식회사 | 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류감지 증폭 회로 |
| US6737899B2 (en) * | 2001-02-23 | 2004-05-18 | Resonext Communications, Inc. | High-speed latch with integrated gate |
| US6882200B2 (en) * | 2001-07-23 | 2005-04-19 | Intel Corporation | Controlling signal states and leakage current during a sleep mode |
| US6680626B2 (en) * | 2002-06-05 | 2004-01-20 | Lightspeed Semiconductor Corporation | High speed differential receiver |
| US6894541B2 (en) * | 2002-10-16 | 2005-05-17 | Stmicroelectronics Pvt. Ltd. | Sense amplifier with feedback-controlled bitline access |
| US6819144B2 (en) * | 2003-03-06 | 2004-11-16 | Texas Instruments Incorporated | Latched sense amplifier with full range differential input voltage |
| JP5025171B2 (ja) * | 2005-09-29 | 2012-09-12 | エスケーハイニックス株式会社 | 差動増幅装置 |
| KR100714281B1 (ko) * | 2006-04-28 | 2007-05-02 | 삼성전자주식회사 | 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭 |
| US7580297B2 (en) | 2007-03-30 | 2009-08-25 | Infineon Technologies Ag | Readout of multi-level storage cells |
| US8885386B2 (en) * | 2012-10-24 | 2014-11-11 | Samsung Electronics Co., Ltd. | Write driver in sense amplifier for resistive type memory |
| US11417389B2 (en) * | 2020-06-30 | 2022-08-16 | Micron Technology, Inc. | Layouts for sense amplifiers and related apparatuses and systems |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4333025A (en) * | 1978-03-13 | 1982-06-01 | Texas Instruments Incorporated | N-Channel MOS comparator |
| JPS6010495A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | センスアンプ |
| US4551641A (en) * | 1983-11-23 | 1985-11-05 | Motorola, Inc. | Sense amplifier |
| JPS629590A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | 増幅回路 |
| JPH0810550B2 (ja) * | 1986-09-09 | 1996-01-31 | 日本電気株式会社 | バツフア回路 |
| US5029136A (en) * | 1987-11-25 | 1991-07-02 | Texas Instruments Incorporated | High-speed DRAM sense amp with high noise immunity |
| KR920001325B1 (ko) * | 1989-06-10 | 1992-02-10 | 삼성전자 주식회사 | 메모리 소자내의 센스 앰프 드라이버 |
| JP2647527B2 (ja) * | 1990-02-21 | 1997-08-27 | シャープ株式会社 | センス増幅回路 |
| US5034636A (en) * | 1990-06-04 | 1991-07-23 | Motorola, Inc. | Sense amplifier with an integral logic function |
| KR920013458A (ko) * | 1990-12-12 | 1992-07-29 | 김광호 | 차동감지 증폭회로 |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
-
1995
- 1995-05-20 KR KR1019950012691A patent/KR0164385B1/ko not_active IP Right Cessation
-
1996
- 1996-05-16 TW TW085105824A patent/TW305045B/zh active
- 1996-05-17 JP JP12344696A patent/JP2846850B2/ja not_active Expired - Fee Related
- 1996-05-20 CN CN96106631A patent/CN1067174C/zh not_active Expired - Fee Related
- 1996-05-20 US US08/650,399 patent/US5796273A/en not_active Expired - Fee Related
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|---|---|
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