JPH0810550B2 - バツフア回路 - Google Patents

バツフア回路

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JPH0810550B2
JPH0810550B2 JP61213164A JP21316486A JPH0810550B2 JP H0810550 B2 JPH0810550 B2 JP H0810550B2 JP 61213164 A JP61213164 A JP 61213164A JP 21316486 A JP21316486 A JP 21316486A JP H0810550 B2 JPH0810550 B2 JP H0810550B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁ゲー型電界トランジスタを用いたメモ
リ回路に関し、特にデータアウトバッファ回路に関す
る。
〔従来の技術〕
MOSダイナミックRAMは、近年増々大容量化が進むとと
もに高速化及び低消費電力化も合わせて要求されるよう
になってきておりMOSダイナミックRAMの内部回路は、当
然、高速でかつ低消費電力の回路を工夫して用いる必要
がある。本発明は、MOSダイナミックRAMの内部回路の１
つであるデータアウトバッファ回路の高速化，低消費電
力化を実現するもので、従来のデータアウトバッファ回
路を第３図に示し、以下図面を用いて、詳細に説明す
る。
第３図において、Q1〜Q14はトランジスタ,N1,N2は節
点，φＡは、データアウトバッファ駆動信号，φＲは、
データアウトリセット信号、Vccは電源電圧,OUT,▲
▼は、一対のデータアウトバッファ出力信号、I/O,I/
Oは一対のI/Oバスライン信号,Doutは、データ出力信号,
C1,C2は容量素子をそれぞれ示す。第３図の動作説明を
第４図の動作波形を用いて説明する。
一対のI/OバスラインのうちI/OがHighレベル，▲
▼がLowレベルになる場合を説明すると、まず、I/Oが
Highレベル，▲▼がLowレベルとなり次にデータ
アウトバッファ駆動信号φＡがHighとなる。データアウ
トバッファ駆動信号φＡは、トランジスタQ1,Q2を介し
て、節点N1,N2を充電する。データアウトバッファ出力
信号OUTはトランジスタQ3とトランジスタQ5の能力比で
中間電位に保たれ、データアウトリセット信号φＲがLo
wに落ち時点で、電源電圧のレベまで上がる。データア
ウトバッファ出力信号▲▼は、トランジスターQ4
とトランジスタQ8,Q6の能力比で中間電位に保たれデー
タアウトリセット信号φＲがLowレベルに落ちると、GND
レベルに落される。その際、節点N1は、容量素子C1のブ
ート効果で、電源電圧以上に上がり節点N2は、トランジ
スタQ8,Q11を介して、電荷を抜いて、HighレベルからLo
wレベルに落ちる。以上の動作において、一対のデータ
アウトバッファ出力信号のうち、▲▼はHighレベ
ル,OUTはLowレベルとなり、データ出力信号Doutは、Hig
hレベルとなる。
〔発明が解決しようとする問題点〕
上述した従来例の動作原理において、データアウトバ
ッファ駆動信号φＡは、節点N1,N2の両方を充電する能
力が要求され、立上がりスピードが遅くなる欠点があ
る。また、節点N1,N2が充電され、データアウトリセッ
ト信号φＲがHighからLowに落ちるまで、トランジスタQ
3からトランジスタQ5を介して、電流が流れる。また同
様にトランジスタQ4からトランジスタQ6もしくはトラン
ジスタQ8を介して電流が流れ、消費電力が増大する。以
上説明したように、従来のデータアウトバッファ回路に
おいては、スピードの遅れ、消費電力の増加という欠点
がある。
〔問題点を解決するための手段〕
本発明のバッファ回路は、駆動信号と、プリチャージ
信号と、前記プリチャージ信号に応答して第１及び第２
の接点を充電し、前記駆動信号に応答して前記第１及び
第２の接点を放電する充放電手段と、前記充放電手段に
よりそれぞれ充電された前記第１及び第２の接点のいず
れか一方を入力信号に基づいて放電する放電手段と、ド
レインに前記駆動信号が供給される第１及び第２のトラ
ンジスタと、前記第１の接点及び前記第１のトランジス
タのゲート間に接続され、ゲートが第１の電源に接続さ
れた第３のトランジスタと、前記第２の接点及び前記第
２のトランジスタのゲート間に接続され、ゲートが前記
第２の電源に接続された第４のトランジスタと、前記第
１の電源及び第２の電源間に直列に接続され、ゲートが
それぞれ前記第１のトランジスタのソース及び前記第１
の接点に接続された第５及び第６のトランジスタと、前
記第１の電源及び前記第２の電源間に直列に接続され、
ゲートがそれぞれ前記第２のトランジスタのソース及び
前記第２の接点に接続された第７及び第８のトランジス
タと、前記第５及び第６のトランジスタの接続点の電位
と前記第７及び第８のトランジスタの接続点の電位に基
づき出力信号を発生する手段とを備えるバッファ回路で
あって、前記プリチャージ信号により前記第１及び第２
の接点を共に所定電位にプリチャージし、前記入力信号
により、前記第１及び第２の接点の一方を前記所定電位
から放電させて前記第６及び第８のトランジスタのうち
一方を導通状態にして他方を非導通状態にし、さらに前
記第１及び第２のトランジスタの一方を導通状態にして
他方を非導通状態にして、これにより前記第５及び第６
のトランジスタの接続点の電位及び前記第７及び第８の
トランジスタの接続点の電位を変化させ、これら電位に
基づいて前記出力信号が出力されることを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。第１図においてQ1〜
Q28はトランジスタ,N1〜N10は節点，φＡは、データア
ウトバッファ駆動信号、φＰは、データアウトプリチャ
ージ信号，φA1は、アクティブ信号,I/O,▲▼は
一対のI/Oバスライン信号,OUT,▲▼は、データア
ウトバッファ出力信号,Doutはデータ出力信号,C1,C2は
容量素子をそれぞれ示す。
第１図の動作原理を説明するのに、第２図の動作波形を
用いて行う。
一対のI/Oバスラインのうち、I/OがHighレベル，▲
▼がLowレベルとなる場合について説明する。
まず、一対のI/OバスラインI/O,▲▼は、Highレ
ベルであり、データアウトプリチャージ信号φＰは、Hi
ghレベルになっており、節点N5,N6を充電している。そ
の後、データアウトプリチャージ信号φＰがLowレベル
に落ちアクティブ信号φA1がHighとなり、▲▼の
レベルがLowレベルに落ちると、節点N6のレベルがLowレ
ベルに引き落とされる。その時節点N5のレベルはHighレ
ベルのままである。データアウトバッファ駆動信号φＡ
がHighレベルとなると、節点N1のレベルは、ドランジス
タQ1がon状態なのでトランジスタQ1を介してHighレベル
に充電され、データアウトバッファ出力OUTは、トラン
ジスタQ3とトランジスタQ5の能力比で、中間電位におさ
えられており、容量素子C1は、電荷が充電される。一
方、節点N7はトランジスタQ17を介して充電され、High
レベルとなりトランジスタQ18がON状態なり、節点N5の
レベルをHighからLowレベルに引き下げて、トランジス
タQ5をOFF状態とし、データアウトバッファ出力OUTをHi
ghレベルとし、容量素子C1のブート効果で、節点N1のレ
ベルを電源電圧以上のレベルに持ち上げ、データアウト
バッファ出力OUTのレベルを電源電圧までのHighレベル
となり、トランジスタQ15がON状態となり、データ出力
信号DoutはHighとなる。また、データアウトバッファ駆
動信号φＡがHighになるとき、節点N2のレベルは、トラ
ンジスタQ2がOFF状態なので充電されずLowレベルのまま
であり、トランジスタQ4からトランジスQ6への電流は流
れない。データアウトバッファ駆動信号φＡは、節点N1
だけを充電するので、立上がりスピードは早くなる。
〔発明の効果〕
以上説明したように本発明は、データアウトバッファ
駆動信号と前記データアウトバッファ駆動信号がドレイ
ンに入力する第１のトランジスタと前記データアウト駆
動信号がドレインに入力する第２のトランジスタと、１
対のI/Oバスラインと前記第１及び第２のトランジスタ
ーのゲートを前記一対のI/Oバスラインのレベルで制御
する手段と前記第１のトランジスターのソースが接続さ
れる第１の節点と前記第２のトランジスタのソースが接
続される第２の節点と、前記第１の節点がゲートに入力
する第３のトランジスタと前記第２の節点がゲートに入
力する第４のトランジスターと前記第３のトランジスタ
のソースが接続される第３の節点と、前記第４のトラン
ジスターのソースが接続される第４の節点と、前記第３
及び第４の節点のレベルが前記一対のI/Oバスラインの
レベルで制御される手段と、前記第３の節点がゲートに
入力する第５のトランジスタと前記第４の節点がゲート
に入力する第６のトランジスターと前記第５のトランジ
スタのソースと前記第６のトランジスタのドレインが接
続するデータ出力端子を有することを特徴とするデータ
アウトバッファ回路において、前記データアウトバッフ
ァ駆動信号が、Highレベルになる際データ出力端子がHi
gh出力の時には前記第２のトランジスタのゲートレベル
をOFF状態として、前記節点４を充電しないで、前記第
６のトランジスターが流す電流をなくすとともに、前記
データアウトバッファ駆動信号の立上がりスピードを早
くすることにより、低電力でかつスピードの早いデータ
アウトバッファ回路を提供できる。
【図面の簡単な説明】
第１図は、本発明の実施例、第２図は第１図を説明する
ための動作波形、第３図は本発明の従来例、第４図は第
３図を説明するための動作波形である。 第１図中Q1〜Q28……トランジスタ、N1〜N10……節点、
φＡ……データアウトバッファ駆動信号、φＰ……デー
タアウトプリチャージ信号、φA1……アクティブ信号,I
/O,▲▼……一対のI/Oバスライン信号、OUT,▲
▼……データアウトバッファ出力信号、Dout……デ
ータ出力信号、C1,C2……容量素子をそれぞれ示す。 第３図中Q1〜Q14……トランジスタ、N1,N2……節点、φ
Ａ……データアウトバッファ駆動信号、φＲ……データ
アウトリセット信号、Vcc……電源電圧、OUT,OUT……１
対のデータアウトバッファ出力信号、I/O,I/O……一対
のI/Oバスライン信号、Dout……データ出力信号、C1,C2
……容量素子をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 １０１ Ｅ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】駆動信号と、プリチャージ信号と、前記プ
    リチャージ信号に応答して第１及び第２の接点を充電
    し、前記駆動信号に応答して前記第１及び第２の接点を
    放電する充放電手段と、前記充放電手段によりそれぞれ
    充電された前記第１及び第２の接点のいずれか一方を入
    力信号に基づいて放電する放電手段と、ドレインに前記
    駆動信号が供給される第１及び第２のトランジスタと、
    前記第１の接点及び前記第１のトランジスタのゲート間
    に接続され、ゲートが第１の電源に接続された第３のト
    ランジスタと、前記第２の接点及び前記第２のトランジ
    スタのゲート間に接続され、ゲートが前記第２の電源に
    接続された第４のトランジスタと、前記第１の電源及び
    第２の電源間に直列に接続され、ゲートがそれぞれ前記
    第１のトランジスタのソース及び前記第１の接点に接続
    された第５及び第６のトランジスタと、前記第１の電源
    及び前記第２の電源間に直列に接続され、ゲートがそれ
    ぞれ前記第２のトランジスタのソース及び前記第２の接
    点に接続された第７及び第８のトランジスタと、前記第
    ５及び第６のトランジスタの接続点の電位と前記第７及
    び第８のトランジスタの接続点の電位に基づき出力信号
    を発生する手段とを備えるバッファ回路であって、前記
    プリチャージ信号により前記第１及び第２の接点を共に
    所定電位にプリチャージし、前記入力信号により、前記
    第１及び第２の接点の一方を前記所定電位から放電させ
    て前記第６及び第８のトランジスタのうち一方を導通状
    態にして他方を非導通状態にし、さらに前記第１及び第
    ２のトランジスタの一方を導通状態にして他方を非導通
    状態にして、これにより前記第５及び第６のトランジス
    タの接続点の電位及び前記第７及び第８のトランジスタ
    の接続点の電位を変化させ、これら電位に基づいて前記
    出力信号が出力されることを特徴とするバッファ回路。
JP61213164A 1986-09-09 1986-09-09 バツフア回路 Expired - Lifetime JPH0810550B2 (ja)

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EP87113194A EP0259861B1 (en) 1986-09-09 1987-09-09 Buffer circuit operable with reduced power consumption
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JPS6366788A JPS6366788A (ja) 1988-03-25
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