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Die Erfindung betrifft einen dynamischen Speicher aus
Halbleiterelementen, und insbesondere eine Schaltung zum
Vorladen von Bit-Leitungen des dynamischen Speichers.
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Dynamische Speicher, die Transistor-Speicherzellen
verwenden, werden hauptsächlich als Speicher mit großer Kapazität
verwendet. Die Ein-Transistor-Speicherzelle umfaßt einen
Speicherkondensator und einen
Übertragungsgate-MOS-Transistor, der zwischen den Speichertransistor und eine
Bit-Leitung geschaltet ist und dessen Gate an eine Wortleitung
gekoppelt ist. Um eine hochempfindliche Erfassung eines
gespeicherten Signales in einer ausgewählten Speicherzelle zu
erreichen, ist ein Differenz-Leseverstärker für jedes Paar
Bit-Leitungen vorgesehen. Vor einer Zugriffsoperation wird
jedes Paar Bit-Leitungen auf eine Versorgungs-Spannung
vorgeladen. Anschließend wird eine Leitung aus dem Paar Bit-
Leitungen einer Potentialänderung aufgesetzt, aufgrund des
Inhalts einer ausgewählten Speicherzelle, während die in
einer Pseudozelle gespeicherte Ladung, die einen
Zwischenanteil von Ladung der entsprechenden Ladungen, die
logisch "1" und logisch "0"-Zuständen der Speicherzelle
entsprechen, der anderen Bit-Leitung des Bit-Leitungspaars
zugeführt wird. Anschließend wird ein Leseverstärker
freigegeben zur Verstärkung der Potentialdifferenz zwischen
den Bit-Leitungen des Bit-Leitungspaars, so daß eine der
Bit-Leitungen des Bit-Leitungspaars von Versorgungsspannung
auf Massepotential entladen wird, während die andere Bit-
Leitung die Versorgungsspannung hält.
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Neulich wurde ein verbesserte Technik zum Vorladen von Bit-
Leitungen vorgeschlagen. Bei dieser Technik, nachdem die
Potentiale auf einem Paar Bit-Leitungen in die
Versorgungsspannung Vcc und ein Massenpotential unterschieden wurden,
wird das Paar Bit-Leitungen kurzgeschlossen. Auf diese
Weise wird das Potential auf dem Paar Bit-Leitungen auf
etwa die Hälfte der Versorgungsspannung, d. h. 1/2 Vcc,
aufgrund der Ladungsteilung durch das Paar Bit-Leitungen
eingestellt. Diese Technik ist vorteilhaft, da der
Stromverbrauch eines Speichers deutlich reduziert werden
kann und es möglich ist, eine Pseudozelle wegzulassen, die
für den Betrieb eines Leseverstärkers erforderlich ist. Bei
einem Paar Bit-Leitungen ist jedoch das Potential der Bit-
Leitung auf der höheren Potentialseite die halbe
Versorgungsspannung oder weniger, wenn die Verstärkung
durch eine Differenz-Leseverstärker beendet ist.
Aufgrunddessen, um die Versorgungsspannung der ausgewählten
Speicherzelle, die "1" speichert, zum Auffrischen von "1"
der ausgewählten Speicherzelle neu einzuschreiben, und zum
Ansteigen der Bit-Leitung auf der höheren Potentialseite
bis zur Versorgungsspannung für das oben beschriebene
Kurzschließen, wird die Bit-Leitung auf der
Hochpotentialseite im Potential bis zur Versorgungsspannung
Vcc durch eine aktive Hochziehschaltung angehoben, die
einen Booster-Kondensator verwendet, durch den die
Versorgungsspannung der Bit-Leitung der Hochpotentialseite
zugeführt wird.
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Wenn jedoch ein Paar Bit-Leitungen kurzgeschlossen wird,
ist der Booster-Kondensator ebenfalls mit dem Paar
Bit-Leitungen verbunden, insbesondere mit der Hochpotentialseiten-
Bit-Leitung. In diesem Fall sind ferner bestimmte Bereiche
von Transistoren des Leseverstärkers mit den
kurzgeschlossenen Bit-Leitungen verbunden, die ihnen eine Kapazität
vermitteln. Aufgrunddessen erreicht das auf den Paar Bit-
Leitungen verbleibende, resultierende Potential nicht exakt
die Hälfte der Versorgungsspannung, sondern nimmt einen
kleineren Wert ein. Als Ergebnis verschiebt sich die an dem
Paar Bit-Leitungen eingestellte Spannung von einem
Mittenwert zwischen der Versorgungsspannung, die in einer
"1"speichernde Speicherzelle gespeichert ist, und dem
Massenpotential, das in einer "0"-speichernden Speicherzelle
gespeichert ist. Aufgrunddessen ist die Differenzspannung
zwischen dem vorgeladenen Potential einer Bit-Leitung und
einem Potential, das in einer ausgewählten Speicherzelle
gespeichert ist, unterschiedlich, entsprechend, ob die
ausgewählte Speicherzelle "1" oder "0" speichert. Dies
bedeutet, daß der Betriebsbereich für einen Leseverstärker
entsprechend dem Inhalt, der in einer ausgewählten
Speicherzelle gespeichert ist, variiert, was zu einem instabilen
Betrieb führt.
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Es ist eine Aufgabe der Erfindung, einen dynamischen
Speicher zu schaffen, der mit einer verbesserten Anordnung zum
Vorladen eines Bit-Leitungspaares auf exakt die Hälfte der
Versorgungsspannung versehen ist.
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Diese Aufgabe wird durch die in den Patentansprüchen 1, 4
und 7 definierten Speicher gelöst. Die abhängigen Ansprüche
betreffen Weiterentwicklungen der Erfindung.
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Erfindungsgemäß kompensiert die Ladung, die im
Kompensationskondensator gespeichert ist, einen Potentialabfall
aufgrund einer Kapazität eines Booster-Kondesators und einer
Kapazität des gemeinsamen Knotens und erhöht ein Potential
auf den kurzgeschlossenen Bit-Leitungen effektiv auf die
Hälfte der Versorgungsspannung. Die Kapazität des
Kompensationskondensators
wird als Summe der Kapazitäten des
Booster-Kondensators und des gemeinsamen Knotens
ausgewählt.
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Erfindungsgemäß wird das Paar Bit-Leitungen akkurat auf die
Hälfte der Versorgungsspannung aufgeladen, das Lesen eines
in einer ausgewählten Speicherzelle gespeicherten Signals
kann mit hoher Empfindlichkeit und erhöhter Stabilität
durchgeführt werden.
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Fig. 1 ist ein schematisches Schaltungs-Diagramm eines
Hauptteils eines dynamischen Speichers gemäß dem Stand der
Technik.
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Fig. 2 ist ein Zeitflußdiagramm zur Erläuterung des
Betriebs der Schaltung der Fig. 1,
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Fig. 3 ist ein schematisches Schaltungsdiagramm eines
Hauptteils eines dynamischen Speichers in einer ersten
Ausführungsform der Erfindung,
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Fig. 4 ist ein Zeitablauf-Diagramm zur Erläuterung des
Betriebs der Schaltung von Fig. 3,
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Fig. 5 ist ein schematisches Schaltungsdiagramm eines
dynamischen Speichers gemäß einer zweiten Ausführungsform der
Erfindung und
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Fig. 6 ist ein schematisches Schaltungsdiagramm eines
dynamischen Speichers gemäß einer dritten Ausführungsform der
Erfindung.
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Fig. 1 zeigt den Hauptteil eines bekannten dynamischen
Speichers. MOS-Feldeffekttransistoren (MOSTs) Q&sub1; und Q&sub2;,
die an Knoten N&sub1; und N&sub2; kreuzgekoppelte Gates und Drains
und gemeinsam mit einem gemeinsamen Knoten Nc verbundene
Sources aufweisen und ein Entladungs-MOST Q&sub1;&sub2; bilden einen
bekannten Flip-Flop-Leseverstärker. Ein Paar Bit-Leitungen
B und sind mit den Knoten N&sub1; und N&sub2; verbunden. Eine
Anzahl Wortleitungen WL&sub1;, WL&sub2; oder dergleichen kreuzen die
Bit-Leitungen. Speicherzellen MC, jede mit einem Transfer-
MOST QM und einem Speicherkondensator CM, sind mit den Bit-
Leitungen und den Wortleitungen in bekannter Weise
verbunden. MOSTs Q&sub3;, Q&sub4;, Q&sub5; und Q&sub6; und ein Booster-
Kondensator C&sub1; bilden eine aktive Hochziehschaltung für die
Bit-Leitung während MOSTs Q&sub7;, Q&sub8;, Q&sub9; und Q&sub1;&sub0; und ein
Booster-Kondensator C&sub2; eine weitere aktive
Hochziehschaltung für die Bit-Leitung B bilden. Ein MOST
Q&sub1;&sub1;, der zwischen die Knoten N&sub1; und N&sub2; geschaltet ist,
schließt ein Paar Bit-Leitungen B und kurz, so daß sie
mit einer Zwischenspannung zwischen der Versorgungsspannung
Vcc und Massenpotential (GND) vorgeladen werden, nachdem
eine Potentialdifferenz zwischen dem Paar Bit-Leitungen
verstärkt und in Vcc und GND unterschieden wurde.
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Bezugnehmend auf Fig. 2 wird der Betrieb der Schaltung der
Fig. 1 beschrieben.
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Ein Puls ΦB ändert sich von niedrigem Pegel (GND) auf hohen
Pegel (Vcc), so daß bei T&sub1; der MOST Q&sub1;&sub1; leitend wird. Damit
verbunden wechseln die Bit-Leitungen B und , die auf Vcc
bzw. GND waren, auf die gleiche Zwischenspannung VR als
Bezug für den Betrieb des Leseverstärkers. Parallel zu dieser
Änderung steigt ein Puls ΦP zum Zeitpunkt T&sub2; auf Vcc.
Entsprechend werden die Ausgangs enden der
Booster-Kondensatoren C&sub1; und C&sub2; auf Vcc geladen. In diesem Fall sind die
Gates und Sources der MOSTs Q&sub6; und Q&sub1;&sub0; auf VR vorgeladen und
folglich sind die MOSTs Q&sub6; und Q&sub1;&sub0; nichtleitend, um das
Vorladen der Ausgangsenden der Kondensatoren C&sub1; und C&sub2;
sicherzustellen. Die Pulse ΦB und ΦP wechseln zum Zeitpunkt
T&sub3; auf niedrigen Pegel, um die Reset-Vorladungs-Zeitspanne
TR zu beenden. Anschließend, zum Zeitpunkt T&sub4;, wird eine
der Wortleitungen, beispielsweise WL&sub2;, ausgewählt, und die
Bit-Leitung wird im Potential etwas abgesenkt aufgrund
des Pegels "0", der in einer ausgewählten Speicherzelle
gespeichert ist, wobei die Bit-Leitung B auf VR verbleibt.
Anschließend steigt zum Zeitpunkt T&sub5; ein Puls ΦS an, um den
MOST Q&sub1;&sub2; leitend zu machen. Auf diese Weise wird die Bit-
Leitung der niedrigeren Potentialseite auf GND entladen,
ohne die Bit-Leitung B auf der Hochpotentialseite durch das
Flip-Flop aus den MOSTs Q&sub1; und Q&sub2; zu entladen.
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In diesem Fall wird der MOST Q&sub1;&sub0; aufgrund des entladenen
Pegels der Bit-Leitung leitend, und aufgrunddessen wird
der für die Bit-Leitung auf der Niedrigpotentialseite
vorgesehene Kondensator C&sub2; entladen, während das Laden des
Kondensators C&sub1; fortgesetzt wird. Anschließend steigt ein
Puls ΦA zum Zeitpunkt T&sub6;, so daß ein Gatepotential des MOST
Q&sub4; über Vcc über den Kondensator geladen wird, und MOST Q&sub6;
nimmt einen leitenden Zustand ein. Aufgrunddessen wird die
Versorgungsspannung Vcc der Bit-Leitung B auf der
Hochpotentialseite durch die MOSTs Q&sub4; und Q&sub5; zugeführt, um ein
Hochziehen der Bit-Leitung B auf Vcc Potential zu
erreichen. Der Kondensator C&sub2; wird entladen, und MOST Q&sub1;&sub0;
leitend, so daß ein Gatepotential nicht durch ΦA erhöht
werden kann. Deshalb verbleibt der MOST Q&sub8; nichtleitend, so
daß die Versorgungsspannung Vcc nicht der Bit-Leitung der
Niedrigpotentialseite zugeführt wird. Auf diese Weise wird
die Potentialdifferenz zwischen den Bit-Leitungen B und
auf Vcc ausgedehnt. Dann ändern sich die Pulse ΦA und ΦS
auf GND-Potential zum Zeitpunkt T&sub7;, so daß der
Zugriffszyklus beendet ist.
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Im Folgenden wird ein praktischer Wert von VR, der in der
Schaltung gemäß Fig. 1 erhalten wird, diskutiert.
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Das Paar Bit-Leitungen B und ist so ausgebildet, daß sie
die gleiche Kapazität "CB" aufweisen. Nach Beendigung des
Hochziehens scheinen prima facie das Paar Bit-Leitungen das
gleiche Potential VR von 1/2 Vcc aufgrund der
Ladungsteilung zu erreichen, die ausgedrückt wird, durch:
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Diese Annahme ist jedoch praktisch aufgrund der folgenden
Gründe nicht korrekt. Wie aus Fig. 1 klar ist, wenn ein
Paar Bit-Leitungen B und kurzgeschlossen wird, werden der
Knoten Nc und der Booster-Kondensator C&sub2; ebenfalls mit den
Bit-Leitungen B und verbunden. Aufgrunddessen wird die
elektrische Ladung der Bit-Leitung B von Vcc nicht nur
durch die Bit-Leitungen B und geteilt, sondern ebenfalls
durch den Kondensator C&sub2; und die Kapazität des Knotens Nc.
Aufgrunddessen, mit der Bezeichnung der Kapazität des
Kondensators C&sub1;&sub1; (C&sub2;) als "CA" und der Kapazität des
Knotens Nc als "CS", ist ein praktischer Wert der Spannung VR
durch die folgende Gleichung (1) bestimmt.
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Es folgt daraus, daß der praktische Wert von VR niedriger
ist als die Hälfte der Versorgungsspannung. In einem
tatsächlichen dynamischen Speicher betragen die Werte von
CB, CA und CS 0,5 pF, 0,05 pF und 0,1 pF. Aufgrunddessen
wird der Wert von VR zu etwa 0,43 Vcc, was niedriger als
1/2 Vcc ist. Wie allgemein bekannt ist, ist es
wünschenswert, den Wert von VR zu dem Mittenwert (1/2 Vcc) der zwei
Potentiale Vcc und GND, die einer in einer Speicherzelle
gespeicherten Information von "1" bzw. "0" entspricht,
auszuwählen. Im Fall, wenn der Wert von VR niedriger als 1/2
Vcc ist, ist die Potentialdifferenz VD1 zwischen VR und
einem Potential Vcc einer Speicherzelle, die "1" speichert,
groß, während die Potentialdifferenz VD0 zwischen VR und
einem Potential (GND) einer Speicherzelle, die "0"
speichert, klein wird, wie in Fig. 2 dargestellt ist. Dies
bedeutet, daß der Betriebsbereich eines Leseverstärkers
entsprechend des Inhaltes einer ausgewählten Speicherzelle
wechselt, was zu einer geringen Betriebsstabiltät führt.
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Bezugnehmend auf Fig. 3 wird ein erfindungsgemäßer
dynamischer Speicher erläutert.
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In Fig. 3 sind Teile, die denen der Fig. 1 entsprechen,
mit denselben Bezugsziffern bezeichnet.
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In der Ausführungsform sind anstatt des MOST Q&sub1;&sub1; der Fig.
1 ein MOST Q&sub2;&sub0;, der zwischen der Bit-Leitung B und den
gemeinsamen Knoten NC geschaltet ist, und einem MOST Q&sub2;&sub1;, der
zwischen die Bit-Leitung und den Knoten NC geschaltet
ist, zum Kurzschließen der Bit-Leitungen B, und des
Knotens NC vorgesehen. Ein Kompensationskondensator CX ist
erfindungsgemäß vorgesehen. Ein MOST Q&sub2;&sub3; ist zum Laden eines
Ausgangs ende des Kondensators CX auf Vcc vorgesehen in
Abhängigkeit von einem Puls ΦPA, und ein MOST Q&sub2;&sub2; verbindet
operativ das Ausgangsende des Kondensators CX mit dem
Knoten MC in Abhängigkeit von dem Puls ΦB. Gemäß dieser
Anordnung, werden die Bit-Leitungen B, , der Knoten NC, der
Kondensator C&sub1; oder C&sub2; und der Kondensator CX in
Abhängigkeit von dem Puls Φ&sub0; zur Erzeugung von VR auf den
Bit-Leitungen B und kurzgeschlossen, nachdem der
Kondensator CX auf Vcc aufgeladen wurde. Aufgrunddessen
ergibt sich ein resultierender Wert von VR auf den Bit-
Leitungen B und aus der folgenden Gleichung (2):
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Dann ist die folgende Gleichung (3) erfüllt
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CX = CA + CS, . . . .(3)
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wobei der Wert von VR etwa zu 1/2 Vcc wird.
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Aufgrunddessen ist die Kapazität des Kondensators CX so
ausgewählt, daß sie einen Wert entsprechend der Summe der
Kapazitäten des Kondensators C&sub1; (C&sub2;) und der Kapazität des
Knotens NC aufweist.
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Bezugnehmend auf Fig. 4 wird der Betrieb der Schaltung der
Fig. 3 beschrieben.
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Vor einem Zeitpunkt T&sub2; wird in Abhängigkeit von ΦPA der
Kondensator CX durch den MOST Q&sub2;&sub3; auf Vcc geladen, während
der Puls ΦP zum Zeitpunkt T&sub1; auf Vcc steigt, so daß das
Paar Bit-Leitungen B und der Knoten NC und der
Kondensator C&sub2; durch die MOSTs Q&sub2;&sub0; und Q&sub2;&sub1; kurzgeschlossen werden,
so daß das Potential auf den Bitleitungen B und zu einem
Potential wird, das niedriger als 1/2 Vcc ist, ähnlich wie
im Fall der Fig. 1. Dann wird der MOST Q&sub2;&sub2; in Abhängigkeit
vom Ansteigen von ΦC leitend, um das Ausgangsende des
Kondensators CX mit den kurzgeschlossenen Bitleitungen B und
zu verbinden. Dementsprechend, wie im Hinblick auf die
Gleichungen (2) und (3) erläutert wurde, verschiebt sich
das Potential auf den Bitleitungen B und zu 1/2 Vcc (VR),
so daß ein Vorladen der Bitleitungen B und erreicht wird.
Zu einem Zeitpunkt t&sub4; werden die Kondensatoren C&sub1; und C&sub2; in
Abhängigkeit von ΦP auf Vcc vorgeladen, ähnlich wie bei der
Schaltung der Fig. 1. Dann wird der Inhalt einer
ausgewählten Speicherzelle der Bitleitung zum Zeitpunkt
T&sub7; zugeführt, so daß die Bitleitung B gering im Potential
abgesenkt wird, aufgrund des Inhaltes "0" der ausgewählten
Speicherzelle. Dann werden der Leseverstärker und die
aktiven Hochziehschaltungen aufeinanderfolgend durch ΦS und
ΦA zum Zeitpunkt T&sub8; bzw. T&sub9; freigegeben, in der gleichen
Weise wie in Fig. 1, um eine Zugriffsoperation zu
erreichen. Erfindungsgemäß werden vor einem Zugriffsvorgang
von T&sub7; die Bitleitungen B und exakt auf 1/2 Vcc
vorgeladen, und deshalb werden die Spannungsdifferenz VD1'
zwischen der Vorladespannung VR' und das Potential einer
"1" speichernden Speicherzelle, und die Spannungsdifferenz
VD0' zwischen VR' und dem Potential einer eine "0"
speichernden Speicherzelle einander gleich. Auf diese Weise
werden eine hohe Empfindlichkeit und ein stabiler
Verstärkerbetrieb erhalten.
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In einem dynamischen Speicher mit 256 k Bit sind die Werte
von CS und der Kapazität CA der Kondensatoren C&sub1;, C&sub2;, 0,1 pF
bzw. 0,05 pF, so daß der Wert der Kapazität des
Kondensators CX zu 0,15 CX = (CA + CS = 0.05 + 0.1) pF in
diesem Fall ausgewählt ist.
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Fig. 5 zeigt eine zweite Ausführungsform der Erfindung.
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Diese Ausführungsform wird durch direkte Verbindung der
Ausgangsenden des Kondensators CX mit dem Paar Bitleitungen
B und über MOST Q&sub2;&sub0;, Q&sub2;&sub1; anstatt der MOSTs Q&sub2;&sub0; bis Q&sub2;&sub2; in
Fig. 3 erreicht. In dieser Ausführungsform sind MOST Q&sub2;&sub2;
und der Puls ΦC weggelassen. Soweit die Kapazität des
Kondensators CX entsprechend Gleichung (3) bestimmt wird,
liefert diese Ausführungsform denselben Effekt.
Zeitbeziehungen der entsprechenden Pulse in dieser Schaltung sind im
wesentlichen die gleichen wie in Fig. 3.
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Mit Bezug auf Fig. 6 wird eine dritte Ausführungsform der
Erfindung beschrieben.
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Diese Ausführungsform zeichnet sich dadurch aus, daß die
gemeinsamen Knoten NC&sub1; bis NCn einer Vielzahl von
Leseverstärkern für eine Vielzahl von Paaren von Bitleitungen B&sub1;,
B&sub1; bis Bn, Bn gemeinsam verbunden sind und daß MOST Q&sub1;&sub2;'
zum Freigeben des Leseverstärkers in Abhängigkeit von ΦS
und MOSTs Q&sub2; und Q&sub2;&sub3; und der Kondensator CX' mit den
gemeinsam verbundenen Knoten NC&sub1; bis NCn verbunden sind. In
diesem Fall wird die Kapazität des Kondensators CX'
ausgewählt zu "n" mal der Summe der Kapazitäten CA jedes der
Kondensatoren C&sub1;, C&sub2; und der Kapazität CS jedes Knotens
(NC&sub1; bis NCn), wobei "n" die Anzahl der Leseverstärker ist.
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Aufgrunddessen wird für einen dynamischen Speicher mit 256
k Bit die Anzahl "n" der Leseverstärker 1024 und der Wert
von CX' wird wie folgt.
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CX' = 1024 · (CA + CS) = 1024 · (0.05 + 0.1) pF
= 154 pF
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Wie oben beschrieben wurde, wird erfindungsgemäß ein Paar
Bit-Leitungen B und B exakt auf 1/2 Vcc vorgeladen. Auf
diese Weise kann ein dynamischer Speicher mit hoher
Empfindlichkeit erhalten werden.