JPS6011393B2 - 感知増幅器 - Google Patents
感知増幅器Info
- Publication number
- JPS6011393B2 JPS6011393B2 JP52074042A JP7404277A JPS6011393B2 JP S6011393 B2 JPS6011393 B2 JP S6011393B2 JP 52074042 A JP52074042 A JP 52074042A JP 7404277 A JP7404277 A JP 7404277A JP S6011393 B2 JPS6011393 B2 JP S6011393B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- transistors
- sense amplifier
- clock line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、集積化メモリなどに使用される感知増幅器に
関するものである。
関するものである。
１トランジスタ型のランダムアクセスメモリ（以下ＲＡ
Ｍと呼ぶ）では、メモリセルのストレージ容量に貯わえ
られた電荷を、選択ゲートであるスイッチングトランジ
スタを介してディジット線に伝え、その信号を高感度の
感知増幅器で増幅し、出力信号として送り出すと同時に
、当該メモリセルに増幅された信号を再書き込みする方
式やとられる。
Ｍと呼ぶ）では、メモリセルのストレージ容量に貯わえ
られた電荷を、選択ゲートであるスイッチングトランジ
スタを介してディジット線に伝え、その信号を高感度の
感知増幅器で増幅し、出力信号として送り出すと同時に
、当該メモリセルに増幅された信号を再書き込みする方
式やとられる。
感知増幅器としてはフリップフロップ型がよく用いられ
ており、たとえば、エレクトロニクス（Ｅｌｅｃｔｒｏ
ｎｉｃｓ）誌，１９７６王，２月１９日号，第１１６〜
１２１頁所載の“１６，３８４ビットＲＡＭの登場”（
“Ｅｎｔｅｒ比ｅ１６，３８４一ｂｉｔＲＡＭ”）と題
するジェームズ・コ−（Ｊａｍｅｓ、Ｅ．Ｃｏｅ）氏等
の報告等に述べられている通りである。
ており、たとえば、エレクトロニクス（Ｅｌｅｃｔｒｏ
ｎｉｃｓ）誌，１９７６王，２月１９日号，第１１６〜
１２１頁所載の“１６，３８４ビットＲＡＭの登場”（
“Ｅｎｔｅｒ比ｅ１６，３８４一ｂｉｔＲＡＭ”）と題
するジェームズ・コ−（Ｊａｍｅｓ、Ｅ．Ｃｏｅ）氏等
の報告等に述べられている通りである。
以下、説明の便宜上、従釆技術および本発明に関するす
べての説明を仮にｎチャンネルＭＯＳトランジスタで行
なうが、これは単に説明の便宜であり、ｐチャンネルＭ
ＯＳトランジスタでも、又、他の絶縁ゲート型電界効果
トランジスタでも本質的に同様であり、本発明も当然そ
れらに及ぶものである。
べての説明を仮にｎチャンネルＭＯＳトランジスタで行
なうが、これは単に説明の便宜であり、ｐチャンネルＭ
ＯＳトランジスタでも、又、他の絶縁ゲート型電界効果
トランジスタでも本質的に同様であり、本発明も当然そ
れらに及ぶものである。
第１図に示した感知増幅器は、従来例の一つである。
すなわち、感知増幅器Ａ（図中の破線を囲んで示す）は
スイッチングトランジスタＱＩおよびＱ２と負荷トラン
ジスタＱ３及びＱ４とからなるフリツプフ。
スイッチングトランジスタＱＩおよびＱ２と負荷トラン
ジスタＱ３及びＱ４とからなるフリツプフ。
ップ回路で構成されており、フリツプフロップ回路の出
力点ＮＩ及びＮ２はそれぞれメモリ回路のディジット線
○１及びＤ２に各々接続され、この両者の負荷容量は等
しくされている。ディジット線ＤＩに接続されているメ
モリセルのうちの一つのメモリセル５が読み出される時
には、、他方のデイジツト線Ｄ２に接続されたメモリセ
ル６は読み出されず代りに基準電位発生回路８からメモ
リセル情報“１”と“０“との中間の基準電位がディジ
ット線Ｄ２に供給される。逆にメモリセル６が読み出さ
れる時には、基準電位発生回路７からディジット線○Ｉ
に基準電位が供給される。トランジスタＱ８は、メモリ
セルの情報がディジット線に読み出される以前に、両デ
ィジット線を等しい電位にブリチャージするためのもの
である。第２図に第１図に示した従来回路の動作波形を
示す。
力点ＮＩ及びＮ２はそれぞれメモリ回路のディジット線
○１及びＤ２に各々接続され、この両者の負荷容量は等
しくされている。ディジット線ＤＩに接続されているメ
モリセルのうちの一つのメモリセル５が読み出される時
には、、他方のデイジツト線Ｄ２に接続されたメモリセ
ル６は読み出されず代りに基準電位発生回路８からメモ
リセル情報“１”と“０“との中間の基準電位がディジ
ット線Ｄ２に供給される。逆にメモリセル６が読み出さ
れる時には、基準電位発生回路７からディジット線○Ｉ
に基準電位が供給される。トランジスタＱ８は、メモリ
セルの情報がディジット線に読み出される以前に、両デ
ィジット線を等しい電位にブリチャージするためのもの
である。第２図に第１図に示した従来回路の動作波形を
示す。
以下、同図の波形を利用して第１図の従来回路の動作を
説明し、本発明で改良せんとする要点を述べる。
説明し、本発明で改良せんとする要点を述べる。
ディジット線ＤＩ及びＤ２は、時刻ｔｌまでにクロック
信号■３により、トランジスタＱ６及びＱ７を通してそ
れぞれ一定電位にプリチャージされる。
信号■３により、トランジスタＱ６及びＱ７を通してそ
れぞれ一定電位にプリチャージされる。
その後、両ディジット線を速やかに等電位にプリチヤ−
ジすると同時に、トランジスタＱ６及びＱ７の関値電圧
Ｖｔｈのバラッキ効果を補償するトランジスタＱ８のゲ
ートに印加されていたクロック信号？４を時刻ｔ２で低
レベルに落す。時刻ｔ３で、アドレス信号により例えば
アドレス線９を選択したとして、このアドレス線９が高
レベルになると、メモリセル５の情報がディジツト線Ｄ
Ｉに読み出される。他方、ディジツト線Ｄ２には基準電
位発生回路８によってセル情報“１”と“０”との中間
の電位が与えられる。この結果、時刻ｔ４以前にディジ
ット線ＤＩとＤ２との間に０．１Ｖ程度の電位差が生じ
る。時刻ｔ４にクロック信号ぐ１を高レベルにし、トラ
ンジスタＱ５を導通させて感知増幅器Ａを活性化すると
、トランジスタＱＩ及びＱ２の正帰還作用によりディジ
ット線ＤＩ及びＤ２のうちで電位の低い方が早くトラン
ジスタの関値電圧Ｖｔｈ以下に下がり高レベル側のディ
ジット線の電位降下を押える。
ジすると同時に、トランジスタＱ６及びＱ７の関値電圧
Ｖｔｈのバラッキ効果を補償するトランジスタＱ８のゲ
ートに印加されていたクロック信号？４を時刻ｔ２で低
レベルに落す。時刻ｔ３で、アドレス信号により例えば
アドレス線９を選択したとして、このアドレス線９が高
レベルになると、メモリセル５の情報がディジツト線Ｄ
Ｉに読み出される。他方、ディジツト線Ｄ２には基準電
位発生回路８によってセル情報“１”と“０”との中間
の電位が与えられる。この結果、時刻ｔ４以前にディジ
ット線ＤＩとＤ２との間に０．１Ｖ程度の電位差が生じ
る。時刻ｔ４にクロック信号ぐ１を高レベルにし、トラ
ンジスタＱ５を導通させて感知増幅器Ａを活性化すると
、トランジスタＱＩ及びＱ２の正帰還作用によりディジ
ット線ＤＩ及びＤ２のうちで電位の低い方が早くトラン
ジスタの関値電圧Ｖｔｈ以下に下がり高レベル側のディ
ジット線の電位降下を押える。
次に、時刻ｔ５でクロツク信号？２を高レベルにしトラ
ンジスタＱ３及びＱ４を導通させると、高レベル側のデ
ィジット線が更に高電位に持ち上げられて両ディジット
線の電位差が最大になる。
ンジスタＱ３及びＱ４を導通させると、高レベル側のデ
ィジット線が更に高電位に持ち上げられて両ディジット
線の電位差が最大になる。
この後、ディジット線の信号は外部に伝えられるととも
に、メモリセルに再書き込みされてメモリセルの読み出
しが完了する。第１図のような従来の感知増幅器では、
メモリセル情報の読み出し終了後ディジット線を一定電
位にプリチャージする時、プリチャ−ジ電圧ＶｏＰとク
ロック信号で３の高レベルの電圧との間に関値電圧Ｖｔ
ｈ以上の差がある場合にはトランジスタＱ８は不要であ
るが、特にトディジット線のプリチャージレベルを電源
電圧ＶＤｏあるいはＶｏｏ‐Ｖｔｈのような高い電位に
する場合にはトランジスタＱ８がないと両ディジツト線
を等しい電位にプリチャージするのに長時間を要する。
に、メモリセルに再書き込みされてメモリセルの読み出
しが完了する。第１図のような従来の感知増幅器では、
メモリセル情報の読み出し終了後ディジット線を一定電
位にプリチャージする時、プリチャ−ジ電圧ＶｏＰとク
ロック信号で３の高レベルの電圧との間に関値電圧Ｖｔ
ｈ以上の差がある場合にはトランジスタＱ８は不要であ
るが、特にトディジット線のプリチャージレベルを電源
電圧ＶＤｏあるいはＶｏｏ‐Ｖｔｈのような高い電位に
する場合にはトランジスタＱ８がないと両ディジツト線
を等しい電位にプリチャージするのに長時間を要する。
又、上記の如くトランジスタＱ８がある場合には両デイ
ジット線を速やかに等電位にプリチャージすることがで
きるが、マスク作製上は、トランジスタＱ８を挿入する
ために感知増幅器のピッチを大きくせざるを得ず、メモ
リ全体の面積が大きくなるという欠点があった。本発明
の目的は、メモリセル情報の読み出し終了後ディジツト
線をプリチャージするに際して、両ディジット線を速や
かに等電位にプリチャージすると同時にプリチャージ系
を含めた感知増幅器のマスク上の面積を極力小型に高密
度集積化し得る感知増幅器を提供することである。
ジット線を速やかに等電位にプリチャージすることがで
きるが、マスク作製上は、トランジスタＱ８を挿入する
ために感知増幅器のピッチを大きくせざるを得ず、メモ
リ全体の面積が大きくなるという欠点があった。本発明
の目的は、メモリセル情報の読み出し終了後ディジツト
線をプリチャージするに際して、両ディジット線を速や
かに等電位にプリチャージすると同時にプリチャージ系
を含めた感知増幅器のマスク上の面積を極力小型に高密
度集積化し得る感知増幅器を提供することである。
本発明の感知増幅器は、少なくとも６つのトランジスタ
を用いて構成される感知増幅器であって、第１及び第２
のトランジスタＱＩ及びＱ２は、その一方のドレィンと
他方のゲートとを互いに交差して第１及び第２の節点Ｎ
Ｉ及びＮ２に、又それらのソ−スは第３の節点Ｎ３にそ
れぞれ接続し、第３のトランジスタＱ３は、ドレィンを
第１の節点に、ソースを第３の節点に、ゲートを第２の
クロック線？２にそれぞれ接続し、第４のトランジスタ
Ｑ４は、ドレィンを第２の節点に、ソースを第３の節点
に、ゲートを第２のクロック線にそれぞれ接続し、第５
のトランジスタＱ５は、ドレィンを第３の節点に、ソー
スを第１の電源Ｖ１に、ゲートを第１のクロツク線◇１
にそれぞれ接続し、更に第６のトランジスタＱ６は、ド
レィンを第３の節′点‘こ、ソ−スを第２の電源Ｖ２又
は零電位に、ゲートを第３のクロック線０３にそれぞれ
接続する、ように構成した感知増幅器において、プリチ
ャージ時には、前記第２及び第３のクロック線の電圧を
高レベルに上げて、前記第３、第４及び第６のトランジ
スタを導通させ、前記第１及び第２の節点の電圧を前記
第３の節点と同レベルに保持し、読出し時には、前記第
２及び第３のクロツク線の電圧を低レベルに下げて、前
記第３、第４及び第６のトランジスタを非導通にし、且
つ、前記第１のクロック線の電圧を高レベルに上げて、
前記第５のトランジスタを導通させ、前記交差結合した
第１及び第２のトランジスタを通して、前記第１及び第
２の節点間の微小電圧差を増幅することを特徴とする感
知増幅器である。
を用いて構成される感知増幅器であって、第１及び第２
のトランジスタＱＩ及びＱ２は、その一方のドレィンと
他方のゲートとを互いに交差して第１及び第２の節点Ｎ
Ｉ及びＮ２に、又それらのソ−スは第３の節点Ｎ３にそ
れぞれ接続し、第３のトランジスタＱ３は、ドレィンを
第１の節点に、ソースを第３の節点に、ゲートを第２の
クロック線？２にそれぞれ接続し、第４のトランジスタ
Ｑ４は、ドレィンを第２の節点に、ソースを第３の節点
に、ゲートを第２のクロック線にそれぞれ接続し、第５
のトランジスタＱ５は、ドレィンを第３の節点に、ソー
スを第１の電源Ｖ１に、ゲートを第１のクロツク線◇１
にそれぞれ接続し、更に第６のトランジスタＱ６は、ド
レィンを第３の節′点‘こ、ソ−スを第２の電源Ｖ２又
は零電位に、ゲートを第３のクロック線０３にそれぞれ
接続する、ように構成した感知増幅器において、プリチ
ャージ時には、前記第２及び第３のクロック線の電圧を
高レベルに上げて、前記第３、第４及び第６のトランジ
スタを導通させ、前記第１及び第２の節点の電圧を前記
第３の節点と同レベルに保持し、読出し時には、前記第
２及び第３のクロツク線の電圧を低レベルに下げて、前
記第３、第４及び第６のトランジスタを非導通にし、且
つ、前記第１のクロック線の電圧を高レベルに上げて、
前記第５のトランジスタを導通させ、前記交差結合した
第１及び第２のトランジスタを通して、前記第１及び第
２の節点間の微小電圧差を増幅することを特徴とする感
知増幅器である。
本発明による感知増幅器は、メモリ信号の増幅時におけ
るディジツト線の電荷の引き抜きとりセット時における
デイジツト線のプリチャージとを共通の筋点（第３の節
点Ｎ３）を通して行なうことができるため、リセット時
に両デイジツト線を速やかに等電位にすることができる
と同時に、マスク作製上も感知増幅器の面積をコンパク
トにできそのピッチも小さくなるので、大容量メモリに
とって非常に好都合である。以下、本発明をよりよく理
解するために実施例を用いて詳述する。
るディジツト線の電荷の引き抜きとりセット時における
デイジツト線のプリチャージとを共通の筋点（第３の節
点Ｎ３）を通して行なうことができるため、リセット時
に両デイジツト線を速やかに等電位にすることができる
と同時に、マスク作製上も感知増幅器の面積をコンパク
トにできそのピッチも小さくなるので、大容量メモリに
とって非常に好都合である。以下、本発明をよりよく理
解するために実施例を用いて詳述する。
第３図は本発明の一実施例である。
トランジスタＱＩ及びＱ２は、ドレイン及びゲートが互
いに交差結合してそれぞれ節点ＮＩ及びＮ２に接続し、
それらのソースは節点Ｎ３に接続している。
いに交差結合してそれぞれ節点ＮＩ及びＮ２に接続し、
それらのソースは節点Ｎ３に接続している。
トランジスタＱ３及びＱ４は、ドレインがそれぞれ節点
ＮＩ及びＮ２に、ゲートが第２のクロック線◇２に、ソ
ースが節点Ｎ３に接続している。
ＮＩ及びＮ２に、ゲートが第２のクロック線◇２に、ソ
ースが節点Ｎ３に接続している。
トランジスタＱ５は、ドレィンが節点Ｎ３に、ゲートが
第１のクロック線ぐ１に、ソースが受電位電源ＶＩにそ
れぞれ接続し、トランジスタＱ６は、ドレィンが節点Ｎ
３に、ゲートが第３のクロック線？３に、ソースがプリ
チャージ電源Ｖ２にそれぞれ接続している。又、トラン
ジスタＱ７及びＱ８は、ドレィンが電源Ｖｏｏに、ゲー
トが第４のクロック線◇４に、ソースが節点ＮＩ及びＮ
２にそれぞれ接続している。本発明の感知増幅器の主要
部分は、破線で囲まれた部分の回路Ａである。
第１のクロック線ぐ１に、ソースが受電位電源ＶＩにそ
れぞれ接続し、トランジスタＱ６は、ドレィンが節点Ｎ
３に、ゲートが第３のクロック線？３に、ソースがプリ
チャージ電源Ｖ２にそれぞれ接続している。又、トラン
ジスタＱ７及びＱ８は、ドレィンが電源Ｖｏｏに、ゲー
トが第４のクロック線◇４に、ソースが節点ＮＩ及びＮ
２にそれぞれ接続している。本発明の感知増幅器の主要
部分は、破線で囲まれた部分の回路Ａである。
以下、この第３図の回路動作を第４図に示す動作波形を
用いて説明する。メモリセル情報の読み出し終了後、時
刻ｔｌに第２のクロック信号◇２を高レベルにすると、
高低２値しベルに分かれていたディジット線ＤＩ及びＤ
２の電位は急速に等しくなる。その後、時刻ｔ２に第３
のクロック信号マ３を高レベルにすると、トランジスタ
Ｑ６を通してディジット線ＤＩとＤ２及び節点Ｎ３が一
定電位にプリチャージされる。
用いて説明する。メモリセル情報の読み出し終了後、時
刻ｔｌに第２のクロック信号◇２を高レベルにすると、
高低２値しベルに分かれていたディジット線ＤＩ及びＤ
２の電位は急速に等しくなる。その後、時刻ｔ２に第３
のクロック信号マ３を高レベルにすると、トランジスタ
Ｑ６を通してディジット線ＤＩとＤ２及び節点Ｎ３が一
定電位にプリチャージされる。
この時、プリチャージ電位はプリチャージ電源電圧Ｖ２
と第３のクロック信号で３の高レベルの電圧からＶ比を
差し引いた電圧との小さい方の電圧で決まる。又、第２
のクロツク信号？２の高レベルの電圧は、プリチャージ
電位よりもＶｔｈ以上高い電圧でなければならない。こ
うすることによって、時刻ｔ３に第２及び第３のクロッ
ク信号？２及び？３が低レベルになるまでには、ディジ
ット線ＤＩ及びＤ２は完全に等電位にプリチャージされ
る。時刻ｔ４にアドレス線９又は１０にアドレス信号９
又は１０を印加すると、ディジット線ＤＩ又は０２にセ
ル情報が読み出され節点ＮＩとＮ２との間に微小差信号
が発生する。
と第３のクロック信号で３の高レベルの電圧からＶ比を
差し引いた電圧との小さい方の電圧で決まる。又、第２
のクロツク信号？２の高レベルの電圧は、プリチャージ
電位よりもＶｔｈ以上高い電圧でなければならない。こ
うすることによって、時刻ｔ３に第２及び第３のクロッ
ク信号？２及び？３が低レベルになるまでには、ディジ
ット線ＤＩ及びＤ２は完全に等電位にプリチャージされ
る。時刻ｔ４にアドレス線９又は１０にアドレス信号９
又は１０を印加すると、ディジット線ＤＩ又は０２にセ
ル情報が読み出され節点ＮＩとＮ２との間に微小差信号
が発生する。
時刻ｔ５に第１のクロック信号？１をトランジスタＱ５
のゲートに印加すると、トランジスタＱＩ及びＱ２が活
性化され、節点ＮＩとＮ２の間の微少差信号が増幅され
る。
のゲートに印加すると、トランジスタＱＩ及びＱ２が活
性化され、節点ＮＩとＮ２の間の微少差信号が増幅され
る。
時刻ｔ６に第４のクロック信号？４をトランジスタＱ７
及びＱ８のゲートに印加すると、節点ＮＩとＮ２との電
位差が最大になり増幅が完了する。
及びＱ８のゲートに印加すると、節点ＮＩとＮ２との電
位差が最大になり増幅が完了する。
ここで、プリチャージ電位を電源電圧Ｖｏｏにした場合
には、第２及び第３のクロック信号ぐ２及び◇３の高レ
ベルを電源電圧Ｖｏｏ以上にしなければならないが、こ
の場合には、負荷用トランジスタＱ７及びＱ８がなくて
もディジット線の高レベル側の電圧があまり落ちないの
で正常動作を行なうことができる。このように本発明の
感知増幅器は、感度に関しては従来の感知増幅器と同程
度であるが、プリチャージの方法が第１図の従釆例にお
けるトランジスタＱ６，Ｑ７及びＱ８の機能を本発明で
は第３図のＱ５及びＱ６が分坦する簡素な型式になって
いる。
には、第２及び第３のクロック信号ぐ２及び◇３の高レ
ベルを電源電圧Ｖｏｏ以上にしなければならないが、こ
の場合には、負荷用トランジスタＱ７及びＱ８がなくて
もディジット線の高レベル側の電圧があまり落ちないの
で正常動作を行なうことができる。このように本発明の
感知増幅器は、感度に関しては従来の感知増幅器と同程
度であるが、プリチャージの方法が第１図の従釆例にお
けるトランジスタＱ６，Ｑ７及びＱ８の機能を本発明で
は第３図のＱ５及びＱ６が分坦する簡素な型式になって
いる。
又、第３図に例示したようにトランジスタＱ５及びＱ６
はメモリの全感知増幅器について共通にできるので、プ
リチャージ用のトランジスタは感知増幅器の数だけ用意
することはなく実質的に２つでよい。また、全感知増幅
器について筋点Ｎ３は共通にできるので、メモリセルの
読み出し時におけるディジット線の電荷の引き抜き及び
リセット時におけるディジット線の充電が１本の配線で
できるため、メモリのマスク全体の面積が小さくなる。
以上説明したように、本発明によれば、デイジット線の
プリチャージの高速化及びマスク上の小面積化が可能と
なる。
はメモリの全感知増幅器について共通にできるので、プ
リチャージ用のトランジスタは感知増幅器の数だけ用意
することはなく実質的に２つでよい。また、全感知増幅
器について筋点Ｎ３は共通にできるので、メモリセルの
読み出し時におけるディジット線の電荷の引き抜き及び
リセット時におけるディジット線の充電が１本の配線で
できるため、メモリのマスク全体の面積が小さくなる。
以上説明したように、本発明によれば、デイジット線の
プリチャージの高速化及びマスク上の小面積化が可能と
なる。
第１図は従来の感知増幅器を説明するための回路図であ
り、第２図は第１図の動作を説明するための波形図であ
る。 第３図は本発明の典型的な実施例を示す感知増幅器の回
路図であり、第４図は第３図の動作を説明するための波
形図である。図中の記号で、Ｑはトランジスタを、Ｃは
容量を、０はクロック信号を、Ｖは電源を、Ｎは回路の
節点もしくはその電位を、Ｄはデイジット線もしくはそ
の電位を、それぞれ示す。繁′図 濃２図 亀３図 １竺仏図
り、第２図は第１図の動作を説明するための波形図であ
る。 第３図は本発明の典型的な実施例を示す感知増幅器の回
路図であり、第４図は第３図の動作を説明するための波
形図である。図中の記号で、Ｑはトランジスタを、Ｃは
容量を、０はクロック信号を、Ｖは電源を、Ｎは回路の
節点もしくはその電位を、Ｄはデイジット線もしくはそ
の電位を、それぞれ示す。繁′図 濃２図 亀３図 １竺仏図
Claims (1)
- １ 少なくとも６つのトランジスタを用いて構成され、
第１及び第２のトランジスタは、その一方のドレインと
他方のゲートとを互いに交差して、それぞれ第１及び第
２の節点に接続し、第３のトランジスタは、ドレインを
第１の節点に、ソースを第３の節点に、ゲートを第２の
クロツク線にそれぞれ接続し、第４のトランジスタは、
ドレインを第２の節点に、ソースを第３の節点に、ゲー
トを第２のクロツク線にそれぞれ接続し、第５のトラン
ジスタは、ドレインを第３の節点に、ソースを第１の電
源に、ゲートを第１のクロツク線にそれぞれ接続し、第
６のトランジスタは、ドレインを第３の節点に、ソース
を第２の電源に、ゲートを第３のクロツク線にそれぞれ
接続するように構成した感知増幅器において、プリチヤ
ージ時には、前記第２及び第３のクロツク線の電圧を高
レベルに上げて、前記第３、第４及び第６のトランジス
タを導通させ、前記第１及び第２の節点の電圧を前記第
３の節点と同レベルに保持し、読出し時には、前記第２
及び第３のクロツク線の電圧を低レベルに下げて、前記
第３、第４及び第６のトランジスタを非導通にし、且つ
前記第１のクロツク線の電圧を高レベルに上げて、前記
第５のトランジスタを導通させ、前記交差結合した第１
及び第２のトランジスタを通して、前記第１及び第２の
節点間の微小電圧差を増幅する、ことを特徴とする感知
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52074042A JPS6011393B2 (ja) | 1977-06-21 | 1977-06-21 | 感知増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52074042A JPS6011393B2 (ja) | 1977-06-21 | 1977-06-21 | 感知増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS548430A JPS548430A (en) | 1979-01-22 |
| JPS6011393B2 true JPS6011393B2 (ja) | 1985-03-25 |
Family
ID=13535710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52074042A Expired JPS6011393B2 (ja) | 1977-06-21 | 1977-06-21 | 感知増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011393B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436139A (en) * | 1977-08-26 | 1979-03-16 | Toshiba Corp | Sense circuit of differential type |
| EP0052604A1 (en) * | 1980-06-02 | 1982-06-02 | Mostek Corporation | Semiconductor memory precharge circuit |
| JPS5782279A (en) * | 1980-11-04 | 1982-05-22 | Fujitsu Ltd | Semiconductor storage device |
| JPS59203298A (ja) * | 1983-05-04 | 1984-11-17 | Nec Corp | 半導体メモリ |
| EP0189908B1 (en) * | 1985-01-30 | 1992-10-28 | Nec Corporation | Dynamic memory with improved arrangement for precharging bit lines |
| JPS62103896A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | ダイナミツクランダムアクセスメモリ |
| JPS62145597A (ja) * | 1985-12-19 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05216268A (ja) * | 1992-02-07 | 1993-08-27 | Hitachi Metals Ltd | 静電荷像現像用トナー |
| JP5292661B2 (ja) * | 2001-08-14 | 2013-09-18 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
-
1977
- 1977-06-21 JP JP52074042A patent/JPS6011393B2/ja not_active Expired
Non-Patent Citations (2)
| Title |
|---|
| IBM TECHNICAL DISCLOSER BULLETIN=1975 * |
| IEEE INTERNATIONAL SOLID STATE CIRCUITS CONFERENCEDIGEST OF TECHNICAL PAPERS=1977 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS548430A (en) | 1979-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4070590A (en) | Sensing circuit for memory cells | |
| US4475178A (en) | Semiconductor regeneration/precharge device | |
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| EP0023847B1 (en) | Semiconductor circuit for a dynamic random access memory | |
| JPS5922316B2 (ja) | ダイナミツクメモリ装置 | |
| JPS6011393B2 (ja) | 感知増幅器 | |
| US6292418B1 (en) | Semiconductor memory device | |
| US4858193A (en) | Preamplification method and apparatus for dram sense amplifiers | |
| KR910004733B1 (ko) | 데이타 버스 리셋트 회로를 지닌 반도체 기억장치 | |
| US4255678A (en) | Voltage sense circuit | |
| US4404661A (en) | Semiconductor memory circuit | |
| US4380055A (en) | Static RAM memory cell | |
| JPH08221996A (ja) | 半導体記憶装置 | |
| JP2680939B2 (ja) | 半導体記憶装置 | |
| JPS6242356B2 (ja) | ||
| JPS5925311B2 (ja) | 感知増幅器 | |
| JPS6149760B2 (ja) | ||
| JPS62165787A (ja) | 半導体記憶装置 | |
| US4542484A (en) | Sense amplifier with high speed, stabilized read-out | |
| JP2555156B2 (ja) | ダイナミックｒａｍ | |
| JPS598909B2 (ja) | 感知増巾器 | |
| JPS6236798A (ja) | ダイナミツクランダムアクセスメモリ | |
| JPS5935115B2 (ja) | 感知増幅回路 | |
| JPH0318275B2 (ja) | ||
| JPS6058558B2 (ja) | 半導体記憶装置 |