JPS5925311B2 - 感知増幅器 - Google Patents
感知増幅器Info
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- JPS5925311B2 JPS5925311B2 JP52015307A JP1530777A JPS5925311B2 JP S5925311 B2 JPS5925311 B2 JP S5925311B2 JP 52015307 A JP52015307 A JP 52015307A JP 1530777 A JP1530777 A JP 1530777A JP S5925311 B2 JPS5925311 B2 JP S5925311B2
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- JP
- Japan
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- transistor
- potential
- line
- transistors
- sense amplifier
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、集積化メモリなどに使用される感知増幅器に
関するものである。
関するものである。
なお、以下の説明は簡単のためにすべてＮチャンネルＭ
ＯＳ卜、ランジスタで行なうが、ＰチャンネルＭＯＳト
ランジスタでも、又、他の絶縁ゲート型電界効果トラン
ジスタでも本質的に同様である。
ＯＳ卜、ランジスタで行なうが、ＰチャンネルＭＯＳト
ランジスタでも、又、他の絶縁ゲート型電界効果トラン
ジスタでも本質的に同様である。
１トランジスタ型ランダムマクセスメモリでは、メモリ
セルのストレージ容量に貯わえられた電荷を選択ゲート
であるスイッチングトランジスタを介してビット線に伝
え、その信号を高感度の感知増幅器で増幅し、出力信号
として送り出す、と同時に、当該メモリセルに増幅され
た信号を再書き込みする方式がとられている。
セルのストレージ容量に貯わえられた電荷を選択ゲート
であるスイッチングトランジスタを介してビット線に伝
え、その信号を高感度の感知増幅器で増幅し、出力信号
として送り出す、と同時に、当該メモリセルに増幅され
た信号を再書き込みする方式がとられている。
感知増幅器としては、フリツプロツプ型がよく用いられ
ており、アイ・イー ・イー ・イー ジャーナル オ
ブ ソリッドステート サーキツツ（ＩＥＥＥＪＯＵＲ
−ＮＡＬＯＦＳＯＬＩ卜ＳＴＡＴＥＣＩＲＣＵＩＴＳ）
誌、ＳＣ−１０巻、第５号、第２５５〜２６１頁（１９
７５年１０月発行）所載の゛ １トランジスタ セルＭ
ＯＳＲＡＭの周辺回路（゛ＰｅｒｉｆｅｒａｌＣｉｒｃ
ｕｉｔｓｆｏｒＯｎｅ−ＴｒａｎｓｉｓｔｏｒＣｅ１１
ＭＯＳＲＡｌＶｓ、）と題するフオス（ ＲＣ、ＦＯＳ
Ｓ）氏の論文等に述べられている通りである。
ており、アイ・イー ・イー ・イー ジャーナル オ
ブ ソリッドステート サーキツツ（ＩＥＥＥＪＯＵＲ
−ＮＡＬＯＦＳＯＬＩ卜ＳＴＡＴＥＣＩＲＣＵＩＴＳ）
誌、ＳＣ−１０巻、第５号、第２５５〜２６１頁（１９
７５年１０月発行）所載の゛ １トランジスタ セルＭ
ＯＳＲＡＭの周辺回路（゛ＰｅｒｉｆｅｒａｌＣｉｒｃ
ｕｉｔｓｆｏｒＯｎｅ−ＴｒａｎｓｉｓｔｏｒＣｅ１１
ＭＯＳＲＡｌＶｓ、）と題するフオス（ ＲＣ、ＦＯＳ
Ｓ）氏の論文等に述べられている通りである。
第１図に示した感知増幅器は従来例の一つである。
すなわち、感知増幅器ＡはスイッチングトランジスタＱ
１とＱ２及び負荷トランジスタＱ３とＱ４からなるフリ
ップフロップで構成されており、フリップフロップ出力
１及び２はメモリ回路のディジット線３及び３’に各々
接続され、この両者の負荷容量は等しくされている。例
えば、ディジット線３に接続されているメモリセルのう
ち１つであるメモリセル４に蓄えられた情報を読み出そ
うとする時には、ディジット線３’に接続されたメモリ
セル４’は読み出されず、代りに基準電位発生回路５’
によつてメモリセルに蓄えられているべき情報（以下単
にセル情報という。）゛１″もしくは゛ｏ″の中間の基
準電位がディジット線３’上に発生されるようになつて
いる。逆の場合には基準電位発生回路５によつて基準電
位が発生される。第２図に示したのは、このとき両ディ
ジット線３及び３’に現われる波形である。以下、第２
図の波形を利用して、第１図の回路動作を述べる。
１とＱ２及び負荷トランジスタＱ３とＱ４からなるフリ
ップフロップで構成されており、フリップフロップ出力
１及び２はメモリ回路のディジット線３及び３’に各々
接続され、この両者の負荷容量は等しくされている。例
えば、ディジット線３に接続されているメモリセルのう
ち１つであるメモリセル４に蓄えられた情報を読み出そ
うとする時には、ディジット線３’に接続されたメモリ
セル４’は読み出されず、代りに基準電位発生回路５’
によつてメモリセルに蓄えられているべき情報（以下単
にセル情報という。）゛１″もしくは゛ｏ″の中間の基
準電位がディジット線３’上に発生されるようになつて
いる。逆の場合には基準電位発生回路５によつて基準電
位が発生される。第２図に示したのは、このとき両ディ
ジット線３及び３’に現われる波形である。以下、第２
図の波形を利用して、第１図の回路動作を述べる。
ディジット線３及び３’は時刻を、以前に共に等しいレ
ベルにクロツクφ３によりトランジスタＱ６及びＱ７を
介して、それぞれプリチヤージされている。
ベルにクロツクφ３によりトランジスタＱ６及びＱ７を
介して、それぞれプリチヤージされている。
時刻ｔ１でアドレス信号により、例えばアドレス線６が
選択され高レベルとなるとメモリセル４の情報の読み出
しが行なわれる。他方、デイジツト線３′は基準電位発
生回路５′によつてセル情報Ｓ１″とゞ０″との中間の
電位が与えられる。この結果、時刻Ｔ２以前にデイジツ
ト線３及び３′の間に０．１Ｖ程度の電位差が生じる。
時刻Ｔ２にクロツク信号φ１を高レベルにし、感知増幅
器ＡをトランジスタＱ５により活性化すると、トランジ
スタＱ１及びＱ１が働らき、デイジツト線３及び３′の
うちで電位の低い方が早くトランジスタの閾値電圧以下
に下がり、高レベル側のデイジツト線の電位降下を押え
る。次に、時刻Ｔ３でクロツク信号φ２を高レベルにし
、トランジスタＱ３及びＱ４を導通させると、高レベル
側のデイジツト線が更に高電位に持ち上げられて、両デ
イジツト線の電位差が最大になる。この後、デイジツト
線の信号は外部に伝えられるとともにメモリセルに再書
き込みされて、メモリセルの読み出しが元了する。第１
図の従来例の欠点は、デイジツト線３及び３′（７）負
荷容量が大容量であり且つそのバランスが崩れていると
、極めて誤動作し易い点である。
選択され高レベルとなるとメモリセル４の情報の読み出
しが行なわれる。他方、デイジツト線３′は基準電位発
生回路５′によつてセル情報Ｓ１″とゞ０″との中間の
電位が与えられる。この結果、時刻Ｔ２以前にデイジツ
ト線３及び３′の間に０．１Ｖ程度の電位差が生じる。
時刻Ｔ２にクロツク信号φ１を高レベルにし、感知増幅
器ＡをトランジスタＱ５により活性化すると、トランジ
スタＱ１及びＱ１が働らき、デイジツト線３及び３′の
うちで電位の低い方が早くトランジスタの閾値電圧以下
に下がり、高レベル側のデイジツト線の電位降下を押え
る。次に、時刻Ｔ３でクロツク信号φ２を高レベルにし
、トランジスタＱ３及びＱ４を導通させると、高レベル
側のデイジツト線が更に高電位に持ち上げられて、両デ
イジツト線の電位差が最大になる。この後、デイジツト
線の信号は外部に伝えられるとともにメモリセルに再書
き込みされて、メモリセルの読み出しが元了する。第１
図の従来例の欠点は、デイジツト線３及び３′（７）負
荷容量が大容量であり且つそのバランスが崩れていると
、極めて誤動作し易い点である。
例えば、第１図において、メモリセル４のストレージ容
量ＣｓからＬＯＷレベルの信号を読み出す場合を考え、
デイジツト線３及び３′の負荷容量Ｃ３及びＣ３′にＣ
３〉Ｃ３′のアンバランスがあるとすると、クロツク信
号φ１によつてトランジスタＱ５を活性化して予備増幅
する時に、デイジツト線３′の負荷容量がデイジツト線
３のそれより小さいので、３′の電位降下は３よりも速
くなり、結果として３及び３′の信号電位差は途中で反
転してしまい誤動作に陥いるのである。メモリセルから
Ｈｉｇｈレベルの信号を読み出す場合には、デイジツト
線の負荷容量のアンバランスが前記と逆の場合に同様の
誤動作が生じる。更に、第１図の感知増幅器では、クロ
ツク信号φ２が高レベルにある期間中に、トランジスタ
Ｑ３又はＱ４にＤＣ電流が流れている。
量ＣｓからＬＯＷレベルの信号を読み出す場合を考え、
デイジツト線３及び３′の負荷容量Ｃ３及びＣ３′にＣ
３〉Ｃ３′のアンバランスがあるとすると、クロツク信
号φ１によつてトランジスタＱ５を活性化して予備増幅
する時に、デイジツト線３′の負荷容量がデイジツト線
３のそれより小さいので、３′の電位降下は３よりも速
くなり、結果として３及び３′の信号電位差は途中で反
転してしまい誤動作に陥いるのである。メモリセルから
Ｈｉｇｈレベルの信号を読み出す場合には、デイジツト
線の負荷容量のアンバランスが前記と逆の場合に同様の
誤動作が生じる。更に、第１図の感知増幅器では、クロ
ツク信号φ２が高レベルにある期間中に、トランジスタ
Ｑ３又はＱ４にＤＣ電流が流れている。
このため、各デイジツト線にこのような感知増幅器を設
けることはメモリ機能を果すだけで大きな電力が消費さ
れることとなり、このメモリを備える装置全体の電源容
量を莫大なものとしてしまう。これらがこの感知噌幅器
の大きな欠点である。
けることはメモリ機能を果すだけで大きな電力が消費さ
れることとなり、このメモリを備える装置全体の電源容
量を莫大なものとしてしまう。これらがこの感知噌幅器
の大きな欠点である。
本発明の目的は、両デイジツト線の負荷容量に例えアン
バランスが生じたとしても、誤動作を極力生じないよう
にした感知増幅器を提供することであり、消費電力の少
ない感知増幅器を提供することであり、ダイナミツタ動
作を行なう感知増幅器を提供することであり、微少差信
号の増幅に適した感知増幅器を提供することであり、更
には、トランジスタメモリセルをメモリエレメントとす
るメモリ回路の感知噌幅器として好適な感知増幅器を提
供することである。本発明の感知増幅器は、一方のドレ
インに他方のゲートを互いに接続した第１及び第２のト
ランジスタ、ゲートを第２のクロツク線に接続し前記第
１のトランジスタのドレインと第１のビツト線とを結合
する第３のトランジスタ、ゲートを前記第２のクロツク
線に接続し前記第２のトランジスタのドレインと第２の
ビツト線とを結合する第４のトランジスタ、ドレインを
前記第１及び第２のトランジスタのソースに接続しゲー
トを第１のクロツク線に接続しソースを第１の電源に接
続した第５のトランジスタ、とを備え、前記第２のクカ
ツク線にはオフセツト電圧を有するパルスを印加するよ
うにした、ことを特徴とするものである。
バランスが生じたとしても、誤動作を極力生じないよう
にした感知増幅器を提供することであり、消費電力の少
ない感知増幅器を提供することであり、ダイナミツタ動
作を行なう感知増幅器を提供することであり、微少差信
号の増幅に適した感知増幅器を提供することであり、更
には、トランジスタメモリセルをメモリエレメントとす
るメモリ回路の感知噌幅器として好適な感知増幅器を提
供することである。本発明の感知増幅器は、一方のドレ
インに他方のゲートを互いに接続した第１及び第２のト
ランジスタ、ゲートを第２のクロツク線に接続し前記第
１のトランジスタのドレインと第１のビツト線とを結合
する第３のトランジスタ、ゲートを前記第２のクロツク
線に接続し前記第２のトランジスタのドレインと第２の
ビツト線とを結合する第４のトランジスタ、ドレインを
前記第１及び第２のトランジスタのソースに接続しゲー
トを第１のクロツク線に接続しソースを第１の電源に接
続した第５のトランジスタ、とを備え、前記第２のクカ
ツク線にはオフセツト電圧を有するパルスを印加するよ
うにした、ことを特徴とするものである。
例えば、次の如き構成の感知増幅器は本発明の特徴を備
えている。即ち、少なくとも５つのトランジスタを用い
て構成される感知噌幅器であつて、第１及び第２のトラ
ンジスタは、その一方のドレインと他方のゲートとを互
いに交差して第１及び第２の節点に接続し、更に第１及
び第２のトランジスタのソースはゲートを第１のクロツ
ク線に接続した第５のトランジスタのドレイン及びソー
スを介して接地しもしくは第１の電源に接続してフリツ
プフロツプ回路を構成し、第３のトランジスタは、ソー
スを第１のトランジスタのドレインに接続しゲートを低
レベルが第１の電源もしくは零電位と第２の電源との中
間レベルにあり且つ高レベルが第２の電源以上の電位で
ある第２のクロツク線に接続し更にそのドレインを第１
のデイジツト線にそれぞれ接続し、第４のトランジスタ
は、ソースを第２のトランジスタのドレインに接続しゲ
ートを前記第２のクロツク線に接続し更にドレインを第
２のデイジツト線にそれぞれ接続する。第５のトランジ
スタは、ドレインを前記第１及び第２のトランジスタの
ソースに接続しゲートを第１のクロツク線に接続しソー
スを接地してある。第２のクロツク線のレベルが高レベ
ルの時、即ちデイジツト線のプリチヤージレベルにトラ
ンジスタの閾値電圧Ｖｔｈを加えた電圧以上の時、にメ
モリセルからセル情報を読み出された信号は、第３及び
第４のトランジスタを通つて第１及び第２の節点に伝わ
り、第１及び第２の節点にわずかな電位差を生じる。そ
の後、第２のクロツク線のレベルが前記セル情報が読み
出されたのに伴つて低レベルの時、即ちデイジツト線の
プリチヤージレベル以下になつた時、に第５のトランジ
スタを導通状態にすれば、第３及び第４のトランジスタ
が第１の節点と第１のデイジツト線及び第２の節点と第
２のデイジツト線を切断するので、第１と第２の節点の
電位差が好感度に増幅されると同時に、第１及び第２の
節点のいずれか一方の電位が低レベルになり第３及第４
のトランジスタの一方が導通し、第１及び第２のデイジ
ツト線の低レベル側は零電位に落ち高レベル側はプリチ
ヤージレベルのまま保たれて、第１及び第２のデイジツ
ト線において２値レベル即ち高低レベルを有する相補信
号を出力することとなる。このような特徴を具備したも
のも本発明の感知増幅器である。従つて、本発明による
感知増幅器は、例え両デイジツト線の負荷容量にアンバ
ランスがある場合でも、デイジツト線と感知増幅器とを
第３及び第４のトランジスタで実効的に切断することと
なし得るため、高感度に増幅することが可能である。
えている。即ち、少なくとも５つのトランジスタを用い
て構成される感知噌幅器であつて、第１及び第２のトラ
ンジスタは、その一方のドレインと他方のゲートとを互
いに交差して第１及び第２の節点に接続し、更に第１及
び第２のトランジスタのソースはゲートを第１のクロツ
ク線に接続した第５のトランジスタのドレイン及びソー
スを介して接地しもしくは第１の電源に接続してフリツ
プフロツプ回路を構成し、第３のトランジスタは、ソー
スを第１のトランジスタのドレインに接続しゲートを低
レベルが第１の電源もしくは零電位と第２の電源との中
間レベルにあり且つ高レベルが第２の電源以上の電位で
ある第２のクロツク線に接続し更にそのドレインを第１
のデイジツト線にそれぞれ接続し、第４のトランジスタ
は、ソースを第２のトランジスタのドレインに接続しゲ
ートを前記第２のクロツク線に接続し更にドレインを第
２のデイジツト線にそれぞれ接続する。第５のトランジ
スタは、ドレインを前記第１及び第２のトランジスタの
ソースに接続しゲートを第１のクロツク線に接続しソー
スを接地してある。第２のクロツク線のレベルが高レベ
ルの時、即ちデイジツト線のプリチヤージレベルにトラ
ンジスタの閾値電圧Ｖｔｈを加えた電圧以上の時、にメ
モリセルからセル情報を読み出された信号は、第３及び
第４のトランジスタを通つて第１及び第２の節点に伝わ
り、第１及び第２の節点にわずかな電位差を生じる。そ
の後、第２のクロツク線のレベルが前記セル情報が読み
出されたのに伴つて低レベルの時、即ちデイジツト線の
プリチヤージレベル以下になつた時、に第５のトランジ
スタを導通状態にすれば、第３及び第４のトランジスタ
が第１の節点と第１のデイジツト線及び第２の節点と第
２のデイジツト線を切断するので、第１と第２の節点の
電位差が好感度に増幅されると同時に、第１及び第２の
節点のいずれか一方の電位が低レベルになり第３及第４
のトランジスタの一方が導通し、第１及び第２のデイジ
ツト線の低レベル側は零電位に落ち高レベル側はプリチ
ヤージレベルのまま保たれて、第１及び第２のデイジツ
ト線において２値レベル即ち高低レベルを有する相補信
号を出力することとなる。このような特徴を具備したも
のも本発明の感知増幅器である。従つて、本発明による
感知増幅器は、例え両デイジツト線の負荷容量にアンバ
ランスがある場合でも、デイジツト線と感知増幅器とを
第３及び第４のトランジスタで実効的に切断することと
なし得るため、高感度に増幅することが可能である。
又、増幅回路中に直流電流通路がないので、電力消費を
少なくすることもできる。従つて１トランジスタメモリ
セルによつて構成するメモリ回路の感知噌幅等に用いて
大変良好な成積を得る。以下、本発明によりよく理解す
るために実施例を用いて詳述する。尚、第１及び第２の
トランジスタからなるフリツプフロツプ回路は仮に接地
したとして説明するが、これは説明の便宜であり、第１
の電源に接続し浮かして動作させてもよいことは当然で
ある。第３図は本発明の一実施例を示す。
少なくすることもできる。従つて１トランジスタメモリ
セルによつて構成するメモリ回路の感知噌幅等に用いて
大変良好な成積を得る。以下、本発明によりよく理解す
るために実施例を用いて詳述する。尚、第１及び第２の
トランジスタからなるフリツプフロツプ回路は仮に接地
したとして説明するが、これは説明の便宜であり、第１
の電源に接続し浮かして動作させてもよいことは当然で
ある。第３図は本発明の一実施例を示す。
第１図と同等部分には同一符号を付してある。この実施
例では、第１及び第２のトランジスタ（Ｑ１及びＱ２）
のドレインとゲートとを第１及び第２の節点で交差する
ように接続し、それらに共通のソースは第５のトランジ
スタＱ５のドレインに接続する。
例では、第１及び第２のトランジスタ（Ｑ１及びＱ２）
のドレインとゲートとを第１及び第２の節点で交差する
ように接続し、それらに共通のソースは第５のトランジ
スタＱ５のドレインに接続する。
Ｑ５のゲートにはクロツク信号φ１を印加し、Ｑ５のソ
ース仮に接地してあるとする。第３及び第４のトランジ
スタ（Ｑ３及びＱ４）は、節点１及びデイジツト線３並
びに節点２及びデイジツト線３′をそれぞれ結合し且つ
それらのゲートは一定電圧にバイアスされたクロツク信
号φ２が印加し得るように構成されている。第３図中の
破線で囲んだ部分Ａがこの本発明による感知噌幅器であ
る。以下、この第３図の回路動作を第４図に示す動作波
形を用いて説明する。
ース仮に接地してあるとする。第３及び第４のトランジ
スタ（Ｑ３及びＱ４）は、節点１及びデイジツト線３並
びに節点２及びデイジツト線３′をそれぞれ結合し且つ
それらのゲートは一定電圧にバイアスされたクロツク信
号φ２が印加し得るように構成されている。第３図中の
破線で囲んだ部分Ａがこの本発明による感知噌幅器であ
る。以下、この第３図の回路動作を第４図に示す動作波
形を用いて説明する。
今、時刻ｔ１以前に、クロツク信号φ３によりデイジツ
ト線３及び３′をそれぞれ所定の電位にプリチヤージす
るものとする。
ト線３及び３′をそれぞれ所定の電位にプリチヤージす
るものとする。
このプリチヤージ電位はなるべく高電位であるのが望ま
しい。ここでは特にプリチヤージ電位が電源電圧ＶＤＤ
に等しいものとする。尚、この時、クロツク信号φ３の
高レベルは電源電圧ＶＤＤにトランジスタの閾値電圧Ｖ
ｔｈを加えた電圧以上であることは言うまでもない。プ
リチヤージ用クロツク信号φ３が低レベルになつた後、
時刻ｔ１にアドレス線６及び６′１１こ信号が印加され
ると、デイジツト線３及び３′にセル情報が読み出され
る。この時、クロツク信号φ２はＶＤＤ＋Ｖｔｈ以上の
高レベルにあり、デイジツト線３及び３′に読み出され
たセル情報は、節点１及び２に伝わる。次に、時刻Ｔ２
にクロツク信号φ２の電位をＶＤＤ＋Ｖｔｈ以上の高レ
ベルから、デイジツト線のプリチヤージレベル（今はＶ
ＤＤ）よりＶｔｈだけ低い低レベルに落とし、時刻Ｔ２
よりわずかに遅れた時刻Ｔ３にクロツク信号φ１をトラ
ンジスタＱ５のゲートに印加する。
しい。ここでは特にプリチヤージ電位が電源電圧ＶＤＤ
に等しいものとする。尚、この時、クロツク信号φ３の
高レベルは電源電圧ＶＤＤにトランジスタの閾値電圧Ｖ
ｔｈを加えた電圧以上であることは言うまでもない。プ
リチヤージ用クロツク信号φ３が低レベルになつた後、
時刻ｔ１にアドレス線６及び６′１１こ信号が印加され
ると、デイジツト線３及び３′にセル情報が読み出され
る。この時、クロツク信号φ２はＶＤＤ＋Ｖｔｈ以上の
高レベルにあり、デイジツト線３及び３′に読み出され
たセル情報は、節点１及び２に伝わる。次に、時刻Ｔ２
にクロツク信号φ２の電位をＶＤＤ＋Ｖｔｈ以上の高レ
ベルから、デイジツト線のプリチヤージレベル（今はＶ
ＤＤ）よりＶｔｈだけ低い低レベルに落とし、時刻Ｔ２
よりわずかに遅れた時刻Ｔ３にクロツク信号φ１をトラ
ンジスタＱ５のゲートに印加する。
但し、時刻Ｔ２とＴ３は同一時刻であつてもよい。する
と、トランジスタＱ１及びＱ２からなるフリツプフロツ
プ回路が活性化され、節点１と節点２との間にわずかの
電位差があると、トランジスタＱ１とＱ２のオン抵抗に
差が生じる。今、節点１の電位が節点２の電位より高い
とすると、トランジスタＱ２のオン抵抗の方がＱ１のオ
ン抵抗より小さく、節点２の電位が節点１の電位よりも
早く低いレベルとなる。その結果、トランジスタＱ１の
オン抵抗がますます大きくなり、節点１の電位の下るの
を更に遅くし、節点１及び２の間の電泣差が増幅される
。この増幅過程におけるトランジスタＱ３及びＱ４およ
びそのゲートに印加されるクロツクφ２の低レベルの役
割は重要である。すなわち、フリツプフロツプ回路が活
性化して節点１及び２の電位差が増幅される初期の段階
においては、φ２の電位はデイジツト線３及び３並びに
節点１及び２のプリチヤージレベル（今はＶＤＤ）より
Ｖ＋ｈだけ低い電位であるので、トランジスタＱ３及び
Ｑ４は非導通状態であり、例えデイジツト線３及び３′
の負荷容量にアンバランスがあつたとしても、フリツプ
フロツプ回路には影響を与えず、節点１及び２の負荷容
量のアンバラスのみが問題となるので高感度増幅が可能
となる。この点が、前記従来例との大いなる相違である
。フリツプフロツプ回路の活性化にともない、節点１及
び２の電位差は増幅され、低レベル側の節点２の電位が
クロツク信号φ２の低レベルよりもＴｈ以上低い電位に
なるとトランジスタＱ４が導通するようになる。
と、トランジスタＱ１及びＱ２からなるフリツプフロツ
プ回路が活性化され、節点１と節点２との間にわずかの
電位差があると、トランジスタＱ１とＱ２のオン抵抗に
差が生じる。今、節点１の電位が節点２の電位より高い
とすると、トランジスタＱ２のオン抵抗の方がＱ１のオ
ン抵抗より小さく、節点２の電位が節点１の電位よりも
早く低いレベルとなる。その結果、トランジスタＱ１の
オン抵抗がますます大きくなり、節点１の電位の下るの
を更に遅くし、節点１及び２の間の電泣差が増幅される
。この増幅過程におけるトランジスタＱ３及びＱ４およ
びそのゲートに印加されるクロツクφ２の低レベルの役
割は重要である。すなわち、フリツプフロツプ回路が活
性化して節点１及び２の電位差が増幅される初期の段階
においては、φ２の電位はデイジツト線３及び３並びに
節点１及び２のプリチヤージレベル（今はＶＤＤ）より
Ｖ＋ｈだけ低い電位であるので、トランジスタＱ３及び
Ｑ４は非導通状態であり、例えデイジツト線３及び３′
の負荷容量にアンバランスがあつたとしても、フリツプ
フロツプ回路には影響を与えず、節点１及び２の負荷容
量のアンバラスのみが問題となるので高感度増幅が可能
となる。この点が、前記従来例との大いなる相違である
。フリツプフロツプ回路の活性化にともない、節点１及
び２の電位差は増幅され、低レベル側の節点２の電位が
クロツク信号φ２の低レベルよりもＴｈ以上低い電位に
なるとトランジスタＱ４が導通するようになる。
この時点では、もはや節点１及び２の電位差が誤動作を
引き起さない値以上の値になつているので、例えトラン
ジスタＱ４が導通状態となつても誤動作することはない
。従つて、時刻Ｔ４では、トランジスタＱ４は導通状態
、トランジスタＱ３は非導通状態となり、デイジツト線
３′の電位は急速に低レベルに落ちる。一方、高電位側
のデイジツト線３は、ブリチヤージレベル（今はＶＤＤ
）のままに保たれる。この結果、高電位側のデイジツト
線３は電源電圧ＶＤＤに、低電立側のデイジツト線３′
は零電位になり、所望の増幅が完了する。このように、
本発明の感知増幅器は、デイジツト線のプリチヤージレ
ベルがそのまま高レベルとしてメモリセルに書き込まれ
、従来例とは異なり高電位側のデイジツト線を持ち上げ
ることをしないので、プリチヤージレベルはできるだけ
高電位であることが望ましい。
引き起さない値以上の値になつているので、例えトラン
ジスタＱ４が導通状態となつても誤動作することはない
。従つて、時刻Ｔ４では、トランジスタＱ４は導通状態
、トランジスタＱ３は非導通状態となり、デイジツト線
３′の電位は急速に低レベルに落ちる。一方、高電位側
のデイジツト線３は、ブリチヤージレベル（今はＶＤＤ
）のままに保たれる。この結果、高電位側のデイジツト
線３は電源電圧ＶＤＤに、低電立側のデイジツト線３′
は零電位になり、所望の増幅が完了する。このように、
本発明の感知増幅器は、デイジツト線のプリチヤージレ
ベルがそのまま高レベルとしてメモリセルに書き込まれ
、従来例とは異なり高電位側のデイジツト線を持ち上げ
ることをしないので、プリチヤージレベルはできるだけ
高電位であることが望ましい。
尚、ここでは、仮にデイジツト線のプリチヤージレベル
をＶＤＤｌクロツク信号φ２の低レベルるＤＤ−Ｖｔｈ
ｌ高レベルをＶＤＤ＋Ｔｈ以上としたが、これに固執す
ることはない。
をＶＤＤｌクロツク信号φ２の低レベルるＤＤ−Ｖｔｈ
ｌ高レベルをＶＤＤ＋Ｔｈ以上としたが、これに固執す
ることはない。
しかし、クロツク信号φ２の低レベルは高すぎると感度
が劣化するし、低すぎるとデイジツト線を低レベルに引
く時間が長くなる、従つてＶＤＤ乃至ＶＤＤからＶｔｈ
の数倍を差引いた程度の値が適当である。又、プリチヤ
ージレベルもＶＤＤに限らず、ＶＤＤ以上でもＶＤＤ以
下でもよいが、なるべく高電位であることが望ましい。
クロツク信号φ２もプリチヤージレベルに応じて、その
低レベルはプリチヤージレベルと零電位との中間の電位
に、又高レベルはプリチヤージレベルにＶｔｈを加えた
電位以上にするのが望ましい。第５図は、クロツク信号
φ２のドライバの回路例である。
が劣化するし、低すぎるとデイジツト線を低レベルに引
く時間が長くなる、従つてＶＤＤ乃至ＶＤＤからＶｔｈ
の数倍を差引いた程度の値が適当である。又、プリチヤ
ージレベルもＶＤＤに限らず、ＶＤＤ以上でもＶＤＤ以
下でもよいが、なるべく高電位であることが望ましい。
クロツク信号φ２もプリチヤージレベルに応じて、その
低レベルはプリチヤージレベルと零電位との中間の電位
に、又高レベルはプリチヤージレベルにＶｔｈを加えた
電位以上にするのが望ましい。第５図は、クロツク信号
φ２のドライバの回路例である。
電源ＶＤＤからトランジスタＱ５ｌ及びＱ５２を通して
オフセツト電圧（ＤＤ−２Ｖｔｈ）をφ２ライン５３に
印加する。
オフセツト電圧（ＤＤ−２Ｖｔｈ）をφ２ライン５３に
印加する。
このオフセツト電圧がクロツク信号φ２の低レベルとな
る。トランジスタの継続接続数を増加すれば、より小さ
な低レベルを得ることができる。φ２ライン５３には、
複数個の感知増幅器が接続され、各感知増幅器例えば第
３図に示した感知増幅器におけるトランジスタであれば
Ｑ３及びＱ４のゲートに、φ２ライン５３を接続する。
る。トランジスタの継続接続数を増加すれば、より小さ
な低レベルを得ることができる。φ２ライン５３には、
複数個の感知増幅器が接続され、各感知増幅器例えば第
３図に示した感知増幅器におけるトランジスタであれば
Ｑ３及びＱ４のゲートに、φ２ライン５３を接続する。
この全負荷量をＣ１で表わす。φ２ライン５３をパルス
，駆動するには、キヤパシタＣ２を介して、端子５４か
ら例えば振巾ＶＤＤのパルスを加える。
，駆動するには、キヤパシタＣ２を介して、端子５４か
ら例えば振巾ＶＤＤのパルスを加える。
φ２ライン５３が（ＶＤＤ一２ｔｈ）より高レベルにな
るとトランジスタＱ５ｌ及びＱ５２はセツトオフするの
で、φ２ライン５３には振巾がＶＤＤ−Ｃ２／（Ｃ１＋
Ｃ２）のパルスが発生する。すなわち、クロツクφ２の
高レベルはＶＤＤ−２Ｔ＋ＶＤＤ−Ｃ２／（Ｃ１＋Ｃ２
）となる。
るとトランジスタＱ５ｌ及びＱ５２はセツトオフするの
で、φ２ライン５３には振巾がＶＤＤ−Ｃ２／（Ｃ１＋
Ｃ２）のパルスが発生する。すなわち、クロツクφ２の
高レベルはＶＤＤ−２Ｔ＋ＶＤＤ−Ｃ２／（Ｃ１＋Ｃ２
）となる。
たとえばＣ１−Ｃ２に選ぶと、クロツク高レベルは１．
５ＶＤＤ−２Ｖｔｈが得られる。
５ＶＤＤ−２Ｖｔｈが得られる。
従つて、第５図のドライバによつて、必要に応じたオフ
セツト電圧とクロツク振巾が低消費電力で得られること
となる。
セツト電圧とクロツク振巾が低消費電力で得られること
となる。
第１図は従来の感知増幅器を説明するための回路図であ
り、第２図は第１図の動作を説明するために用いるクロ
ツク信号の波形図である。
り、第２図は第１図の動作を説明するために用いるクロ
ツク信号の波形図である。
Claims (1)
- １ 一方のドレインに他方のゲートを互いに接続した第
１及び第２のトランジスタ、ゲートを第２のクロック線
に接続し前記第１のトランジスタのドレインと第１のビ
ット線とを結合する第３のトランジスタ、ゲートを前記
第２のクロック線に接続し前記第２のトランジスタのド
レインと第２のビット線とを結合する第４のトランジス
タ、ドレインを前記第１及び第２のトランジスタのソー
スに接続しゲートを第１のクロック線に接続しソースを
第１の電源に接続した第５のトランジスタ、とを備え、
前記第２のクロック線にはオフセット電圧を有するパル
スを印加するようにした、ことを特徴とする感知増幅器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52015307A JPS5925311B2 (ja) | 1977-02-14 | 1977-02-14 | 感知増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52015307A JPS5925311B2 (ja) | 1977-02-14 | 1977-02-14 | 感知増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5399832A JPS5399832A (en) | 1978-08-31 |
| JPS5925311B2 true JPS5925311B2 (ja) | 1984-06-16 |
Family
ID=11885133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52015307A Expired JPS5925311B2 (ja) | 1977-02-14 | 1977-02-14 | 感知増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925311B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS5760589A (en) * | 1980-09-30 | 1982-04-12 | Nec Corp | Memory circuit |
| JPS63104294A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | センスアンプ回路 |
| JPS6452286A (en) * | 1988-06-17 | 1989-02-28 | Nec Corp | Memory circuit |
| JPH02301097A (ja) * | 1989-05-15 | 1990-12-13 | Toshiba Corp | ダイナミック型ランダムアクセスメモリ |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221733A (en) * | 1975-08-11 | 1977-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Microsignal detection circuit |
| JPS5287328A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Dynamic random access memory |
-
1977
- 1977-02-14 JP JP52015307A patent/JPS5925311B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221733A (en) * | 1975-08-11 | 1977-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Microsignal detection circuit |
| JPS5287328A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Dynamic random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5399832A (en) | 1978-08-31 |
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