JPS6236798A - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
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- JPS6236798A JPS6236798A JP60176333A JP17633385A JPS6236798A JP S6236798 A JPS6236798 A JP S6236798A JP 60176333 A JP60176333 A JP 60176333A JP 17633385 A JP17633385 A JP 17633385A JP S6236798 A JPS6236798 A JP S6236798A
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- potential
- mosfet
- sense amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックランダムアクセスメモリ（ｄＲＡ
Ｍ）に関し、特にＣＭＯＳ構成の場合のビット線及びセ
ンスアンプ回路の構成に関するものである。
Ｍ）に関し、特にＣＭＯＳ構成の場合のビット線及びセ
ンスアンプ回路の構成に関するものである。
第３図は、例えば国際固体回路会ｉｌｌ （ｌ５ＳＣＣ
８４）における講演番号１８．４に示された従来のｄＲ
ＡＭのビット線とセンスアンプの構成を示したものであ
る。なお、この図ではビット線ＢＬｉ及びＢＬＩについ
ての接続のみを示している。図において、Ｐチャンネル
ＭＯ３ＦＥＴ （ＱＰ ｉ ｌ） 、 （ＱＰ １
２）及びｎチャンネルＭＯＳ ＦＥＴ （ＱＮ ｉ
１ ） 。
８４）における講演番号１８．４に示された従来のｄＲ
ＡＭのビット線とセンスアンプの構成を示したものであ
る。なお、この図ではビット線ＢＬｉ及びＢＬＩについ
ての接続のみを示している。図において、Ｐチャンネル
ＭＯ３ＦＥＴ （ＱＰ ｉ ｌ） 、 （ＱＰ １
２）及びｎチャンネルＭＯＳ ＦＥＴ （ＱＮ ｉ
１ ） 。
（ＱＮ ｉ２）はセンスアンプを構成するＦＥＴであり
、該ＦＥＴ （ＱＰ ｉ １）及び（ＱＮＩＩ）のドレ
インにはビット線ＢＬｉが接続され、またＦＥＴ （Ｑ
Ｐ ｉ ２）及び（ＱＮ１２）のドレインにはピッ）＆
１ｌＢＬｔが接続され、さらにＦＥＴ （ＱＰｉｔ）及
び（ＱＮｉｌ）のゲートにはビット線ＢＬｌが接続され
る。またＦＥＴ （ＱＰ ｉ ２）及び（ＱＮｉ２）の
ゲートにはビット線ＢＬｌが接続されている。さらにＦ
ＥＴ （ＱＰ ｉ １）及び（ＱＰｉ２）のソースには
センスアンプ駆動信号Ｓ１が接続され、ＦＥＴ （ＱＮ
ｉ １）及び（ＱＮｉ２）のソースにはセンスアンプ
駆動信号Ｓ２が接続されている。
、該ＦＥＴ （ＱＰ ｉ １）及び（ＱＮＩＩ）のドレ
インにはビット線ＢＬｉが接続され、またＦＥＴ （Ｑ
Ｐ ｉ ２）及び（ＱＮ１２）のドレインにはピッ）＆
１ｌＢＬｔが接続され、さらにＦＥＴ （ＱＰｉｔ）及
び（ＱＮｉｌ）のゲートにはビット線ＢＬｌが接続され
る。またＦＥＴ （ＱＰ ｉ ２）及び（ＱＮｉ２）の
ゲートにはビット線ＢＬｌが接続されている。さらにＦ
ＥＴ （ＱＰ ｉ １）及び（ＱＰｉ２）のソースには
センスアンプ駆動信号Ｓ１が接続され、ＦＥＴ （ＱＮ
ｉ １）及び（ＱＮｉ２）のソースにはセンスアンプ
駆動信号Ｓ２が接続されている。
またＷＬＯ及びＷＬｎはワード線であり、ＱＣｌＯ及び
Ｃｉｌ、ＱＣｉｎ及びＣ１ｎはメモリセルを構成するＦ
ＥＴ及びコンデンサ、ＱＥｉはビット線ＢＬｉとＢＬｌ
をプリチャージするためのＦＥＴである。ＦＥＴ （Ｑ
ＳＩ）はドレインをセンスアンプ駆動信号Ｓ１に、ソー
スを電源電圧Ｖｃｃに、ゲートを制御信号φｓ１に接続
したＰチャンネルトランジスタ、ＦＥＴ （ＱＮ２）は
ドレインをセンスアンプ駆動信号Ｓ２に、ソースをグラ
ンド電圧Ｖｓｓに、ゲートを制御信号φｓ２に接続した
Ｎチャンネルトランジスタである。
Ｃｉｌ、ＱＣｉｎ及びＣ１ｎはメモリセルを構成するＦ
ＥＴ及びコンデンサ、ＱＥｉはビット線ＢＬｉとＢＬｌ
をプリチャージするためのＦＥＴである。ＦＥＴ （Ｑ
ＳＩ）はドレインをセンスアンプ駆動信号Ｓ１に、ソー
スを電源電圧Ｖｃｃに、ゲートを制御信号φｓ１に接続
したＰチャンネルトランジスタ、ＦＥＴ （ＱＮ２）は
ドレインをセンスアンプ駆動信号Ｓ２に、ソースをグラ
ンド電圧Ｖｓｓに、ゲートを制御信号φｓ２に接続した
Ｎチャンネルトランジスタである。
ＹｉはＹデコーダ（図示されていない）の出力であり、
ＱＴＩ、ＱＴ２は転送用のトランジスタであり、選択さ
れたビット線ＢＬ、Ｔτと■１０゜Ｔ７Ｔ線との間のス
イッチングを行なう。
ＱＴＩ、ＱＴ２は転送用のトランジスタであり、選択さ
れたビット線ＢＬ、Ｔτと■１０゜Ｔ７Ｔ線との間のス
イッチングを行なう。
次に、上記のように構成されたダイナミックセンスアン
プの動作を、第３図のメモリセルのコンデンサＱＣｉ
Ｏの記憶内容を読み出す場合について、第３図及びビッ
ト線の動作波形図である第４図を参照しながら説明する
。ここではまずコンデンサＱＣｉＯの記憶内容が“１”
であるとする。
プの動作を、第３図のメモリセルのコンデンサＱＣｉ
Ｏの記憶内容を読み出す場合について、第３図及びビッ
ト線の動作波形図である第４図を参照しながら説明する
。ここではまずコンデンサＱＣｉＯの記憶内容が“１”
であるとする。
ＣＭＯＳダイナミックセンスアンプ回路は、第３図のよ
うにビット線ＢＬｉ、ＢＬ１の両端に配置されることが
多い、これはセンスアンプのレイアウトピッチ内にＰチ
ャンネルトランジスタとＮチャンネルトランジスタとを
混在させることが困難なことによる。
うにビット線ＢＬｉ、ＢＬ１の両端に配置されることが
多い、これはセンスアンプのレイアウトピッチ内にＰチ
ャンネルトランジスタとＮチャンネルトランジスタとを
混在させることが困難なことによる。
第４図に示す外部丁τ丁信号（Ｅｘ、ＴＴＴ）の立下り
により、ｄＲＡＭは活性状態に入る。活性状態に入ると
、Ｅｘ、ＦＤ′″の立下りにより外部アドレス信号（Ｂ
ｘ、Ａｄｄ）がチップ内部にラッチされる。同時に信号
φ３１が高レベルになり、信号φ３２が低レベルとなる
。これにより、センスアンプ駆動信号Ｓ１と３２はとも
に高抵抗状態となる。
により、ｄＲＡＭは活性状態に入る。活性状態に入ると
、Ｅｘ、ＦＤ′″の立下りにより外部アドレス信号（Ｂ
ｘ、Ａｄｄ）がチップ内部にラッチされる。同時に信号
φ３１が高レベルになり、信号φ３２が低レベルとなる
。これにより、センスアンプ駆動信号Ｓ１と３２はとも
に高抵抗状態となる。
次にプリチャージ信号φｐが高レベルとなり、トランジ
スタＱＥｔが導通状態となり、ビット線ＢＬｉ、ＢＬｉ
の電位は前サイクルの増幅されたレベル、即ち電源電圧
ＶｃｃとグランドＶｓｓを中和した１／２Ｖｃｃレベル
となる。センスアンプ活性化信号Ｓ１は（１／ ２ ・
Ｖｃｃ＋ ｌ Ｖｔｈ （Ｐ） ｌ ）レベル、Ｓ２
は（１／ ２ ・Ｖｃｃ −Ｉ Ｖｔｈ （Ｎ） ｌ
）レベルとなる。ここでＶｔｈ（Ｐ）はＰチャンネル
トランジスタのスレッショルド電圧、Ｖｔｈ（Ｎ）はＮ
チャンネルトランジスタのスレッショルド電圧である。
スタＱＥｔが導通状態となり、ビット線ＢＬｉ、ＢＬｉ
の電位は前サイクルの増幅されたレベル、即ち電源電圧
ＶｃｃとグランドＶｓｓを中和した１／２Ｖｃｃレベル
となる。センスアンプ活性化信号Ｓ１は（１／ ２ ・
Ｖｃｃ＋ ｌ Ｖｔｈ （Ｐ） ｌ ）レベル、Ｓ２
は（１／ ２ ・Ｖｃｃ −Ｉ Ｖｔｈ （Ｎ） ｌ
）レベルとなる。ここでＶｔｈ（Ｐ）はＰチャンネル
トランジスタのスレッショルド電圧、Ｖｔｈ（Ｎ）はＮ
チャンネルトランジスタのスレッショルド電圧である。
このビット線電位イコライズが完了すると、信号φｐは
低レベルとなる。
低レベルとなる。
次にｆ！ｘ、ＮＴＴ信号の立下りによりチップ内部にラ
ッチされたＸアドレス信号に応じて選択されたワード線
の電位が立ち上がる。第３図ではＷＬｏが選択されたと
する。ワード線ＷＬＯが選択されると、トランジスタＱ
ＣｉＯが導通状態となり、記憶容量ＣｉＯが蓄えられた
電荷がビット線ＴＩＩＴ丁に転送され、■ｒ下の電位が
１／２ＶＣＣより高くなる。次に信号φｓｌを低レベル
にし、φｓ２を高レベルにすることにより、センスアン
プ駆動信号Ｓ１が高レベル、３２が低レベルとなり、Ｐ
チャンネル及びＮチャンネルのセンスアンプが駆動され
、ビット線間の電位差が増幅される。
ッチされたＸアドレス信号に応じて選択されたワード線
の電位が立ち上がる。第３図ではＷＬｏが選択されたと
する。ワード線ＷＬＯが選択されると、トランジスタＱ
ＣｉＯが導通状態となり、記憶容量ＣｉＯが蓄えられた
電荷がビット線ＴＩＩＴ丁に転送され、■ｒ下の電位が
１／２ＶＣＣより高くなる。次に信号φｓｌを低レベル
にし、φｓ２を高レベルにすることにより、センスアン
プ駆動信号Ｓ１が高レベル、３２が低レベルとなり、Ｐ
チャンネル及びＮチャンネルのセンスアンプが駆動され
、ビット線間の電位差が増幅される。
また外部でτ子信号（Ｅｘ、ＣＡＳ）の立下りによりチ
ップ内部にラッチされた外部アドレス信号（Ｂｘ、Ａｄ
ｄ）の状態はＹアドレス信号となり、チップ外部に選択
出力すべきビット線対を決定する。選択されたビット線
対がＢＬ ｉ、丁τ下である場合、信号Ｙｉが高レベル
となり、Ｉｌｏ、１７丁線にトランジスタＱＴ１．ＱＴ
２を介して増幅されたメモリセルのデータが転送される
。
ップ内部にラッチされた外部アドレス信号（Ｂｘ、Ａｄ
ｄ）の状態はＹアドレス信号となり、チップ外部に選択
出力すべきビット線対を決定する。選択されたビット線
対がＢＬ ｉ、丁τ下である場合、信号Ｙｉが高レベル
となり、Ｉｌｏ、１７丁線にトランジスタＱＴ１．ＱＴ
２を介して増幅されたメモリセルのデータが転送される
。
従来のＣＭＯＳダイナミックセンスアンプにおいては、
上記のようにセンスアンプ駆動信号Ｓ１のプリチャージ
電圧はビット線のプリチャージ電圧に対してＦＥＴ （
ＱＰ ｉ １）及び（ＱＰｉ２）のしきい値電圧分だけ
高いだけであり、またセンスアンプ駆動信号ｓ２のプリ
チャージ電圧はビット線のプリチャージ電圧に対してＦ
ＥＴ（ＱＮｉｌ）及び（ＱＮｉ２）のしきい値電圧分だ
け低いだけである。このような場合、例えば昭和５７年
度電子通信学会総合全国大会 講演論文番号４３９に示
されるように、センスアンプ駆動信号に雑音がのること
によりセンスアンプの活性化を不必要に早めたり、セン
スアンプを構成するトランジスタの特性のバラつきに起
因する、センスアンプの感度の劣化を起こし易いと考え
られる。
上記のようにセンスアンプ駆動信号Ｓ１のプリチャージ
電圧はビット線のプリチャージ電圧に対してＦＥＴ （
ＱＰ ｉ １）及び（ＱＰｉ２）のしきい値電圧分だけ
高いだけであり、またセンスアンプ駆動信号ｓ２のプリ
チャージ電圧はビット線のプリチャージ電圧に対してＦ
ＥＴ（ＱＮｉｌ）及び（ＱＮｉ２）のしきい値電圧分だ
け低いだけである。このような場合、例えば昭和５７年
度電子通信学会総合全国大会 講演論文番号４３９に示
されるように、センスアンプ駆動信号に雑音がのること
によりセンスアンプの活性化を不必要に早めたり、セン
スアンプを構成するトランジスタの特性のバラつきに起
因する、センスアンプの感度の劣化を起こし易いと考え
られる。
本発明は上記のような問題点を解消するためになされた
もので、製造プロセス変動や内部雑音に依存しない高感
度なＣＭＯＳセンスアンプとビット線を有するダイナミ
ックランダムアクセスメモリを得ることを目的とする。
もので、製造プロセス変動や内部雑音に依存しない高感
度なＣＭＯＳセンスアンプとビット線を有するダイナミ
ックランダムアクセスメモリを得ることを目的とする。
本発明に係るダイナミックランダムアクセスメモリは、
Ｐチャンネルトランジスタにより構成されるセンスアン
プの駆動信号のプリチャージ電位を、ビット線のプリチ
ャージ電位にＰチャンネルトランジスタのスレッショル
ド電圧の絶対値を加えた電位より低くプリチャージし、
Ｎチャンネルトランジスタにより構成されるセンスアン
プの駆動信号のプリチャージ電位を、ビット線のプリチ
ャージ電位からＮチャンネルトランジスタのスレッショ
ルド電圧の絶対値を減じた電位より高い電位にプリチャ
ージするプリチャージ手段と、プリチャージ期間にビッ
ト線対とＮチャンネル及びＰチャンネルセンスアンプと
の間を電気的に分離するスイッチング手段とを設けたも
のである。
Ｐチャンネルトランジスタにより構成されるセンスアン
プの駆動信号のプリチャージ電位を、ビット線のプリチ
ャージ電位にＰチャンネルトランジスタのスレッショル
ド電圧の絶対値を加えた電位より低くプリチャージし、
Ｎチャンネルトランジスタにより構成されるセンスアン
プの駆動信号のプリチャージ電位を、ビット線のプリチ
ャージ電位からＮチャンネルトランジスタのスレッショ
ルド電圧の絶対値を減じた電位より高い電位にプリチャ
ージするプリチャージ手段と、プリチャージ期間にビッ
ト線対とＮチャンネル及びＰチャンネルセンスアンプと
の間を電気的に分離するスイッチング手段とを設けたも
のである。
本発明においては、センスアンプ駆動信号のプリチャー
ジとビット線対のイコライズ・プリチャージを電気的に
絶縁して行なうので、センスアンプの雑音電圧に対する
余裕や製造プロセス変動に対する余裕が確保されるとと
もに、ビット線対のプリチャージ電位が製造プロセス変
動やセンスアンプ駆動信号やセンスアンプの負荷容量に
よらず常に電源電圧の１／２を保ち、センスアンプの高
感度が保持される。
ジとビット線対のイコライズ・プリチャージを電気的に
絶縁して行なうので、センスアンプの雑音電圧に対する
余裕や製造プロセス変動に対する余裕が確保されるとと
もに、ビット線対のプリチャージ電位が製造プロセス変
動やセンスアンプ駆動信号やセンスアンプの負荷容量に
よらず常に電源電圧の１／２を保ち、センスアンプの高
感度が保持される。
以下、この発明の一実施例を図について説明する。第１
図は本発明によるダイナミックランダムアクセスメモリ
のＣＭＯＳセンスアンプとビット線対を示す回路図であ
る。この第１図では、ｉ番目のビット線対ＢＬ１．ＮＴ
Ｔについてのみ示している０図において、Ｐチャンネル
ＭＯＳ ＦＥＴ （ＱＰｉｌ）、 （ＱＰｉ２）及
びＮチャンネルＭＯＳ ＦＥＴ（ＱＮｉｌ）、 （Ｑ
Ｎｉ２）はセンスアンプを構成するＦＥＴであり、ＦＥ
Ｔ （ＱＰ ｉ １）のドレイン及びＦＥＴ （ＱＰ
ｉ ２）のゲートにはＰチャンネルセンスアンプのセン
スノードＳＰｉが接続され、ＦＥＴ （ＱＰ ｉ ２）
のドレイン及びＦＥＴ（ＱＰｉｌ）のゲートにはＰチャ
ンネルセンスアンプのセンスノードＳＰ１が接続され、
またＦＥＴ（ＱＰｉｌ）及び（ＱＰ ｉ ２）のソース
はセンスアンプ駆動信号Ｓｌに接続されている。ＦＥＴ
（ＱＮｉｌ）のドレイン及びＦＥＴ（ＱＮｉ２）のゲー
トはＮチャンネルセンスアンプのセンスノードＳＮｉに
接続され、ＦＥＴ （ＱＮ ｉ ２）のドレイン及びＦ
ＥＴ （ＱＮ ｉ １）のゲートにはＮチャンネルセン
スアンプのセンスノード丁ＸＴが接続され、またＦＥＴ
（ＱＮｉ １）及び（ＱＮｉ２）のソースはセンスア
ンプ駆動信号Ｓ２に接続されている。
図は本発明によるダイナミックランダムアクセスメモリ
のＣＭＯＳセンスアンプとビット線対を示す回路図であ
る。この第１図では、ｉ番目のビット線対ＢＬ１．ＮＴ
Ｔについてのみ示している０図において、Ｐチャンネル
ＭＯＳ ＦＥＴ （ＱＰｉｌ）、 （ＱＰｉ２）及
びＮチャンネルＭＯＳ ＦＥＴ（ＱＮｉｌ）、 （Ｑ
Ｎｉ２）はセンスアンプを構成するＦＥＴであり、ＦＥ
Ｔ （ＱＰ ｉ １）のドレイン及びＦＥＴ （ＱＰ
ｉ ２）のゲートにはＰチャンネルセンスアンプのセン
スノードＳＰｉが接続され、ＦＥＴ （ＱＰ ｉ ２）
のドレイン及びＦＥＴ（ＱＰｉｌ）のゲートにはＰチャ
ンネルセンスアンプのセンスノードＳＰ１が接続され、
またＦＥＴ（ＱＰｉｌ）及び（ＱＰ ｉ ２）のソース
はセンスアンプ駆動信号Ｓｌに接続されている。ＦＥＴ
（ＱＮｉｌ）のドレイン及びＦＥＴ（ＱＮｉ２）のゲー
トはＮチャンネルセンスアンプのセンスノードＳＮｉに
接続され、ＦＥＴ （ＱＮ ｉ ２）のドレイン及びＦ
ＥＴ （ＱＮ ｉ １）のゲートにはＮチャンネルセン
スアンプのセンスノード丁ＸＴが接続され、またＦＥＴ
（ＱＮｉ １）及び（ＱＮｉ２）のソースはセンスア
ンプ駆動信号Ｓ２に接続されている。
ノードＳＰｉとビット線ＢＬ ｉ、 ノードτ下Ｔと
ピッ１，９１８丁Ｔとは、それぞれＦＥＴ（ＱＰｉ４）
及びＦＥＴ （ＱＰ ｉ ３）を介して接続され、該Ｆ
ＥＴ （ＱＰ ｉ ４）及び（ＱＰｉ３）のゲートには
制御信号φＳ３が接続されている。ノードＳＮｉとビッ
ト線ＢＬｉ、ノードＳＮＩとビット線丁ｒ下とは、それ
ぞれＦＥＴ （ＱＮ ｉ ４）及び（ＱＮｉ３）を介し
て接続され、該ＦＥＴ （ＱＮｉ４）及び（ＱＮｉ３）
のゲートには制御信号（φ３４）が接続されている。Ｗ
ＬＯ〜ＷＬｎはワード線であり、ＱＣ１０及びＣｉＯ，
ＱＣｉｎ及びＣ１ｎはメモリセルを構成するＦＥＴ及び
コンデンサである。ＦＥＴ （ＱＥ ｉ １）はビット
線対ＢＬｉ及びＢＬｔをイコライズ・プリチャージする
トランジスタ、ＦＥＴ （ＱＥ ｉ ２）はノードｓ
ｐ ｉとに７Ｔと；ｆ：、ＦＥＴ （ＱＥ ｉ ３）
はＳＮｉとτＭＴとをイコライズ・プリチャージす
るトランジスタである。ＦＥＴ （ＱＳＩ）及び（ＱＮ
３）は信号φ３１の反転増幅回路をなし、ＦＥＴ（ＱＮ
２）と（ＱＮ４）は信号φｓ２の反転増幅回路をなし、
それぞれの出力はセンスアンプ駆動信号３１．Ｓ２に接
続される。
ピッ１，９１８丁Ｔとは、それぞれＦＥＴ（ＱＰｉ４）
及びＦＥＴ （ＱＰ ｉ ３）を介して接続され、該Ｆ
ＥＴ （ＱＰ ｉ ４）及び（ＱＰｉ３）のゲートには
制御信号φＳ３が接続されている。ノードＳＮｉとビッ
ト線ＢＬｉ、ノードＳＮＩとビット線丁ｒ下とは、それ
ぞれＦＥＴ （ＱＮ ｉ ４）及び（ＱＮｉ３）を介し
て接続され、該ＦＥＴ （ＱＮｉ４）及び（ＱＮｉ３）
のゲートには制御信号（φ３４）が接続されている。Ｗ
ＬＯ〜ＷＬｎはワード線であり、ＱＣ１０及びＣｉＯ，
ＱＣｉｎ及びＣ１ｎはメモリセルを構成するＦＥＴ及び
コンデンサである。ＦＥＴ （ＱＥ ｉ １）はビット
線対ＢＬｉ及びＢＬｔをイコライズ・プリチャージする
トランジスタ、ＦＥＴ （ＱＥ ｉ ２）はノードｓ
ｐ ｉとに７Ｔと；ｆ：、ＦＥＴ （ＱＥ ｉ ３）
はＳＮｉとτＭＴとをイコライズ・プリチャージす
るトランジスタである。ＦＥＴ （ＱＳＩ）及び（ＱＮ
３）は信号φ３１の反転増幅回路をなし、ＦＥＴ（ＱＮ
２）と（ＱＮ４）は信号φｓ２の反転増幅回路をなし、
それぞれの出力はセンスアンプ駆動信号３１．Ｓ２に接
続される。
次に以上のように構成されたセンスアンプとビット線対
の作用効果を第１図の回路図及び第２図の波形図をもと
に説明する。
の作用効果を第１図の回路図及び第２図の波形図をもと
に説明する。
まず、（Ｅｘ、ＮＴＴ）信号の立下りにより、外部アド
レス信号（Ｅｘ、Ａｄｄ）をＸアドレス信号としてチッ
プ内部に取り込む、同時に信号φＳ３を立ち上がらせ、
信号φＳ４を立ち下がらせることにより、トランジスタ
ＱＰｉ３．ＱＰ１４．ＱＮｉ３．ＱＮｉ４を全て非導通
状態とし、ノードＳＰｉ、ＳＮｉをビット線ＢＬｉから
、またノード丁丁Ｔ、τπ丁をビット線１］７丁から、
それぞれ電気的に分離する。
レス信号（Ｅｘ、Ａｄｄ）をＸアドレス信号としてチッ
プ内部に取り込む、同時に信号φＳ３を立ち上がらせ、
信号φＳ４を立ち下がらせることにより、トランジスタ
ＱＰｉ３．ＱＰ１４．ＱＮｉ３．ＱＮｉ４を全て非導通
状態とし、ノードＳＰｉ、ＳＮｉをビット線ＢＬｉから
、またノード丁丁Ｔ、τπ丁をビット線１］７丁から、
それぞれ電気的に分離する。
続いて信号φｐが立ち上がり、ビット線対ＢＬｉ、 Ｔ
１７ｒ、−１＝７ス／−Ｆ対ＳＰ ｔ、 ＴｒｒとｓＮ
ｉ、丁ｖ下が各々イコライズ・プリチャージされる。ピ
ッ）Ｗ対は電気的にバランスよく設計されるので、その
プリチャージ電位は電源電圧の１／２になる。一方、プ
リチャージ電位変動の原因となるセンスアンプ駆動信号
Ｓ１及びＳ２はビット線対ＢＬｌ、ＴＴ′ｒと電気的に
絶縁された上でＳｌはＶｓｓに、Ｓ２はｖＣＣにプリチ
ャージされ、それと平行してセンスノード対Ｓ Ｐ ｉ
＋ Ｉ７下とＳ Ｎ ’ｓ ＋ ＩＸ丁）がそれぞれ
トランジスタＱＥｔ２、ＱＥｉ３を介してイコライズさ
れ１／２Ｖｃｃにプリチャージされる。従って、従来の
ように、センスアンプ駆動信号Ｓ１．３２の負荷容量や
センスアンプ駆動信号発生回路の出力インピーダンスの
変動やタイミングにより、ビット線のプリチャージ電位
が変動することがなくなる。
１７ｒ、−１＝７ス／−Ｆ対ＳＰ ｔ、 ＴｒｒとｓＮ
ｉ、丁ｖ下が各々イコライズ・プリチャージされる。ピ
ッ）Ｗ対は電気的にバランスよく設計されるので、その
プリチャージ電位は電源電圧の１／２になる。一方、プ
リチャージ電位変動の原因となるセンスアンプ駆動信号
Ｓ１及びＳ２はビット線対ＢＬｌ、ＴＴ′ｒと電気的に
絶縁された上でＳｌはＶｓｓに、Ｓ２はｖＣＣにプリチ
ャージされ、それと平行してセンスノード対Ｓ Ｐ ｉ
＋ Ｉ７下とＳ Ｎ ’ｓ ＋ ＩＸ丁）がそれぞれ
トランジスタＱＥｔ２、ＱＥｉ３を介してイコライズさ
れ１／２Ｖｃｃにプリチャージされる。従って、従来の
ように、センスアンプ駆動信号Ｓ１．３２の負荷容量や
センスアンプ駆動信号発生回路の出力インピーダンスの
変動やタイミングにより、ビット線のプリチャージ電位
が変動することがなくなる。
イコライズ・プリチャージが完了すれば、信号φＳ３が
立ち下がり、信号φｓ４が立ち上がって、ビット線対Ｂ
Ｌｔ、ＢＬｉとセンスノード対ＳＰｉ、ＳＰ＋及びＳＮ
ｔ、 ＳＮ １が電気的に接続される。このように
、Ｐチャンネルセンスアンプ側にＰチャンネルＭＯＳ
ＦＥＴ ＱＰ ｉ ３． ＱＰ ｉ ４を、Ｎチャン
ネルセンスアンプ側にＮチャンネルＭＯ３ＦＥＴ ＱＮ
ｉ３．ＱＮ１４を配置することにより、センスアンプで
増幅されたセンスノードの電位がスレッショルド電圧分
の損失なしにビット線に伝達されるのである。
立ち下がり、信号φｓ４が立ち上がって、ビット線対Ｂ
Ｌｔ、ＢＬｉとセンスノード対ＳＰｉ、ＳＰ＋及びＳＮ
ｔ、 ＳＮ １が電気的に接続される。このように
、Ｐチャンネルセンスアンプ側にＰチャンネルＭＯＳ
ＦＥＴ ＱＰ ｉ ３． ＱＰ ｉ ４を、Ｎチャン
ネルセンスアンプ側にＮチャンネルＭＯ３ＦＥＴ ＱＮ
ｉ３．ＱＮ１４を配置することにより、センスアンプで
増幅されたセンスノードの電位がスレッショルド電圧分
の損失なしにビット線に伝達されるのである。
これ以後の、信号φｐが立ち下がり、ＷＬが立ち上がっ
ての動作は従来例と同様なので省略する。
ての動作は従来例と同様なので省略する。
なお、上記実施例では、センスアンプ駆動信号３１、Ｓ
２の発生回路として、単一の信号をＣＭＯ８反転増幅さ
せて発生させているが、ＰチャンネルＭＯＳ ＦＥＴと
ＮチャンネルＭＯＳ ＦＥＴ （７）ゲートに異なる信
号を印加して発生させてもよい。
２の発生回路として、単一の信号をＣＭＯ８反転増幅さ
せて発生させているが、ＰチャンネルＭＯＳ ＦＥＴと
ＮチャンネルＭＯＳ ＦＥＴ （７）ゲートに異なる信
号を印加して発生させてもよい。
またセンスアンプ駆動信号Ｓ１のプリチャージ電位とし
てＶ３ｓを採用しているが、（１／２・■ｃｃ＋ ｌ
Ｖｔｈ （Ｐ） ｌより低い電圧であれば何Ｖでもよ
く、Ｓ２のプリチャージ電位も、同様に（１／ ２ ・
Ｖｃｃ −Ｉ Ｖｔｈ （Ｎ） ｌより高い電圧であ
ればよい。
てＶ３ｓを採用しているが、（１／２・■ｃｃ＋ ｌ
Ｖｔｈ （Ｐ） ｌより低い電圧であれば何Ｖでもよ
く、Ｓ２のプリチャージ電位も、同様に（１／ ２ ・
Ｖｃｃ −Ｉ Ｖｔｈ （Ｎ） ｌより高い電圧であ
ればよい。
さらに上記実施例におけるＦＥＴ （ＱＥ ｉ ２）。
（ＱＥｉ３）は必ずしも必要でなく、ビット線対とセン
スノードの接続後、十分に時間が立った後イコライズ信
号φｐを立ち下げれば問題ない。
スノードの接続後、十分に時間が立った後イコライズ信
号φｐを立ち下げれば問題ない。
以上のように、本発明によれば、ビット線をセンスアン
プから電気的に絶縁し、ビット線のイコライズ・プリチ
ャージと、センスアンプ駆動信号のプリチャージを独立
して行なうようにしたので、ビット線のプリチャージ電
位が常に電源電圧の半分となり、センス感度が常にバラ
ンスされると共に内部雑音や製造プロセス変動に対する
余裕の大きいＣＭＯＳセンスアンプを有するダイナミッ
クランダムアクセスメモリが得られる効果がある。
プから電気的に絶縁し、ビット線のイコライズ・プリチ
ャージと、センスアンプ駆動信号のプリチャージを独立
して行なうようにしたので、ビット線のプリチャージ電
位が常に電源電圧の半分となり、センス感度が常にバラ
ンスされると共に内部雑音や製造プロセス変動に対する
余裕の大きいＣＭＯＳセンスアンプを有するダイナミッ
クランダムアクセスメモリが得られる効果がある。
第１図は本発明の一実施例によるダイナミックランダム
アクセスメモリのＣＭＯＳセンスアンプとビット線対の
接続を示す回路図、第２図は第１図の動作を示す動作波
形図、第３図は従来のダイナミックランダムアクセスメ
モリのＣＭＯＳセンスアンプとビット線対の接続を示す
回路図、第４図は第３図の動作を示す動作波形図である
。 ＷＬＯ〜ＷＬｎ・−ワード線、Ｂ Ｌ ｉ 、 ＴＵＴ
・・−ビット線対、ＱＣｉ Ｏ，Ｃｉ Ｏ，ＱＣｉ ｎ
、 Ｃｉｎ・・・メモリセル、ＱＮｉｌ・・・第１のＦ
ＥＴ、ＱＮ１２・・・第２のＦＥＴ、ＱＰ ｉ １・・
・第３のＦＥＴ。 ＱＰｉ２・・・第４のＦＥＴ、丁Ｎ下・・・第１のノー
ド、ＳＮＩ・・・第２のノード、ＳＰｉ・・・第３のノ
ード、ＳＰｌ・・・第４のノード、Ｓｌ・・・第２のセ
ンスアンプ駆動信号、Ｓ２・・・第１のセンスアンプ駆
動信号、Ｖｃｃ・・・電源電位、ＶＳ！・・・グランド
電位、ＱＥｉｌ・・・イコライズ用トランジスタ、Ｑ
Ｎ ｔ ３ ＊ Ｑ Ｎ ｉ４・・・第１のスイッチン
グ手段、ＱＰｔ３．ＱＰｉ４・・・第２のスイッチング
手段、ＱＳ４・・・第１のプリチャージ手段、ＱＳ３・
・・第２のプリチャージ手段、ＱＥｉ２．ＱＥ１３・・
・ノード間イコライズ用トランジスタ。 なお図中同一符号は同−又は相当部分を示す。
アクセスメモリのＣＭＯＳセンスアンプとビット線対の
接続を示す回路図、第２図は第１図の動作を示す動作波
形図、第３図は従来のダイナミックランダムアクセスメ
モリのＣＭＯＳセンスアンプとビット線対の接続を示す
回路図、第４図は第３図の動作を示す動作波形図である
。 ＷＬＯ〜ＷＬｎ・−ワード線、Ｂ Ｌ ｉ 、 ＴＵＴ
・・−ビット線対、ＱＣｉ Ｏ，Ｃｉ Ｏ，ＱＣｉ ｎ
、 Ｃｉｎ・・・メモリセル、ＱＮｉｌ・・・第１のＦ
ＥＴ、ＱＮ１２・・・第２のＦＥＴ、ＱＰ ｉ １・・
・第３のＦＥＴ。 ＱＰｉ２・・・第４のＦＥＴ、丁Ｎ下・・・第１のノー
ド、ＳＮＩ・・・第２のノード、ＳＰｉ・・・第３のノ
ード、ＳＰｌ・・・第４のノード、Ｓｌ・・・第２のセ
ンスアンプ駆動信号、Ｓ２・・・第１のセンスアンプ駆
動信号、Ｖｃｃ・・・電源電位、ＶＳ！・・・グランド
電位、ＱＥｉｌ・・・イコライズ用トランジスタ、Ｑ
Ｎ ｔ ３ ＊ Ｑ Ｎ ｉ４・・・第１のスイッチン
グ手段、ＱＰｔ３．ＱＰｉ４・・・第２のスイッチング
手段、ＱＳ４・・・第１のプリチャージ手段、ＱＳ３・
・・第２のプリチャージ手段、ＱＥｉ２．ＱＥ１３・・
・ノード間イコライズ用トランジスタ。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 （１）複数のワード線と、複数のビット線対と、該各ビ
ット線対間に設けられたイコライズ用トランジスタと、
ワード線とビット線の交点に存在するメモリセルと、上
記各ビット線対毎に設けられ該ビット線対に読み出され
たメモリセル情報を増幅する第１、第２のＮチャンネル
ＭＯＳＦＥＴからなる第１のセンスアンプ及び第３、第
４のＰチャンネルＭＯＳＦＥＴからなる第２のセンスア
ンプとを備えたダイナミックランダムアクセスメモリに
おいて、 前記第１のセンスアンプの駆動信号を電源電位とグラン
ド電位の中間電位からＮチャンネルＭＯＳＦＥＴのスレ
ッショルド電圧の絶対値を減じた電位より高電位である
第１の電位にプリチャージする第１のプリチャージ手段
と、 前記第２のセンスアンプの駆動信号を前記中間電位にＰ
チャンネルＭＯＳＦＥＴのスレッショルド電圧の絶対値
を加えた電位より低電位である第２の電位にプリチャー
ジする第２のプリチャージ手段と、 プリチャージ期間にビット線対と前記第１、第２のセン
スアンプとの間を電気的に分離する第１、第２のスイッ
チング手段とを備えたことを特徴とするダイナミックラ
ンダムアクセスメモリ。（２）前記第１の電位が電源電
位であり、前記第２の電位がグランド電位であることを
特徴とする特許請求の範囲第１項記載のダイナミックラ
ンダムアクセスメモリ。 （３）前記第１のスイッチング手段がＮチャンネルＭＯ
ＳＦＥＴであり、前記第２のスイッチング手段がＰチャ
ンネルＭＯＳＦＥＴであることを特徴とする特許請求の
範囲第１項または第２項記載のダイナミックランダムア
クセスメモリ。 （４）前記第１のＭＯＳＦＥＴのゲートと第２のＭＯＳ
ＦＥＴのドレインが接続されて第１のノードを形成し、 前記第２のＭＯＳＦＥＴのゲートと第１のＭＯＳＦＥＴ
のドレインとが接続されて第２のノードを形成し、前記
第３のＭＯＳＦＥＴのゲートと第４のＭＯＳＦＥＴのド
レインとが接続されて第３のノードを形成し、前記第４
のＭＯＳＦＥＴのゲートと第３のＭＯＳＦＥＴのドレイ
ンとが接続されて第４のノードを形成し、前記第１と第
２のノード間及び第３と第４のノード間に前記イコライ
ズ用トランジスタと同タイミングで導通するトランジス
タを設けたことを特徴とする特許請求の範囲第１項ない
し第３項のいずれかに記載のダイナミックランダムアク
セスメモリ。 （５）前記第１、第２のスイッチング手段の非導通とな
るタイミングが、前記イコライズ用トランジスタの導通
となるタイミングより速いことを特徴とする特許請求の
範囲第１項ないし第４項のいずれかに記載のダイナミッ
クランダムアクセスメモリ。 （６）前記第１、第２のプリチャージ手段がそれぞれＰ
チャンネルＭＯＳＦＥＴ、ＮチャンネルＭＯＳＦＥＴよ
りなることを特徴とする特許請求の範囲第１項ないし第
５項のいずれかに記載のダイナミックランダムアクセス
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176333A JPS6236798A (ja) | 1985-08-09 | 1985-08-09 | ダイナミツクランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176333A JPS6236798A (ja) | 1985-08-09 | 1985-08-09 | ダイナミツクランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236798A true JPS6236798A (ja) | 1987-02-17 |
Family
ID=16011755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176333A Pending JPS6236798A (ja) | 1985-08-09 | 1985-08-09 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236798A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276194A (ja) * | 1988-09-12 | 1990-03-15 | Toshiba Corp | ダイナミック型メモリ |
| US6645427B1 (en) | 1999-06-02 | 2003-11-11 | Honeywell International Inc. | Copper sputtering target assembly and method of making same |
| US6758920B2 (en) | 1999-11-24 | 2004-07-06 | Honeywell International Inc. | Conductive integrated circuit metal alloy interconnections, electroplating anodes; metal alloys for use as a conductive interconnection in an integrated circuit; and physical vapor deposition targets |
| US6849139B2 (en) | 1999-06-02 | 2005-02-01 | Honeywell International Inc. | Methods of forming copper-containing sputtering targets |
-
1985
- 1985-08-09 JP JP60176333A patent/JPS6236798A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276194A (ja) * | 1988-09-12 | 1990-03-15 | Toshiba Corp | ダイナミック型メモリ |
| US6645427B1 (en) | 1999-06-02 | 2003-11-11 | Honeywell International Inc. | Copper sputtering target assembly and method of making same |
| US6849139B2 (en) | 1999-06-02 | 2005-02-01 | Honeywell International Inc. | Methods of forming copper-containing sputtering targets |
| US6758920B2 (en) | 1999-11-24 | 2004-07-06 | Honeywell International Inc. | Conductive integrated circuit metal alloy interconnections, electroplating anodes; metal alloys for use as a conductive interconnection in an integrated circuit; and physical vapor deposition targets |
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