JPS5922316B2 - ダイナミツクメモリ装置 - Google Patents
ダイナミツクメモリ装置Info
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- JPS5922316B2 JPS5922316B2 JP51019178A JP1917876A JPS5922316B2 JP S5922316 B2 JPS5922316 B2 JP S5922316B2 JP 51019178 A JP51019178 A JP 51019178A JP 1917876 A JP1917876 A JP 1917876A JP S5922316 B2 JPS5922316 B2 JP S5922316B2
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Description
【発明の詳細な説明】
この発明は１トランジスタ／セル方式によるダイナミッ
クメモリ装置に関する。
クメモリ装置に関する。
ＭＯＳ型半導体記憶装置は、現在電子計算機システムの
メモリとして広く採用されるようになつている。
メモリとして広く採用されるようになつている。
この場合、ダイナミックメモリ装置として追及されるこ
とは、メモリ容量を高めることと同時にランダムアクセ
スメモリ（ＲＡＭ）として読出し書込みの時間を短縮し
あるいはセンス感度を高める等の性能を高めることであ
る。ＭＯＳ型のＲＡＭの大容量化、高性能に伴つて、メ
モリセルはセルの占有面積が小さくかつ構造の簡単な１
トランジスタ／セル方式が注目されているが、この種の
方式のＲＡＭではデータ線に生じる電圧変化が微小であ
るために、読出しデータを感度よく検知して確実に増幅
しうるようなセンスアンプ（出力検出器）が必要となる
。第１図は１個の絶縁ゲート型電界効果トランジスタ（
以下ＭＯＳトランジスタと略称する）と１個のキャパシ
タにより１メモリセルが構成されるダイナミックメモリ
装置の一例を示すブロック図である。
とは、メモリ容量を高めることと同時にランダムアクセ
スメモリ（ＲＡＭ）として読出し書込みの時間を短縮し
あるいはセンス感度を高める等の性能を高めることであ
る。ＭＯＳ型のＲＡＭの大容量化、高性能に伴つて、メ
モリセルはセルの占有面積が小さくかつ構造の簡単な１
トランジスタ／セル方式が注目されているが、この種の
方式のＲＡＭではデータ線に生じる電圧変化が微小であ
るために、読出しデータを感度よく検知して確実に増幅
しうるようなセンスアンプ（出力検出器）が必要となる
。第１図は１個の絶縁ゲート型電界効果トランジスタ（
以下ＭＯＳトランジスタと略称する）と１個のキャパシ
タにより１メモリセルが構成されるダイナミックメモリ
装置の一例を示すブロック図である。
センスアンプ１の両側にデータ線ＤＬ、、ＤＬ２が配置
され、これらデータ線ＤＬ、、ＤＬ２にはそれぞれメモ
リセルアレイ２１、２２ダミーセル３，，３，が接続さ
れている。上記メモリセルアレイ２１，２，はそれぞれ
同数のメモリセルから構成され、また上記一方のデータ
線ＤＬ，にはデータを入出力するための入出力回路４が
接続されている。従来のこの種のダイナミツクメモリ装
置は、一般に１チツプ内で第２図のように構成される。
され、これらデータ線ＤＬ、、ＤＬ２にはそれぞれメモ
リセルアレイ２１、２２ダミーセル３，，３，が接続さ
れている。上記メモリセルアレイ２１，２，はそれぞれ
同数のメモリセルから構成され、また上記一方のデータ
線ＤＬ，にはデータを入出力するための入出力回路４が
接続されている。従来のこの種のダイナミツクメモリ装
置は、一般に１チツプ内で第２図のように構成される。
ｕはデータ線ＤＬ，側のダミーセル、ｕはセンスアンプ
、１３は上記メモリセルアレイ２，の内で選択されたメ
モリセルを示している。図では省略されているが、６４
×６４メモリセルからなる４Ｋビツトのダイナミツクメ
モリ装置の場合、各列が６４個のメモリセルと１個のセ
ンスアンプとで構成され、３２本ずつのアドレス線ＡＬ
がセンスアンプＬｌを構成するフリツプフロツプＦＦの
左右のノードＮＡ，ＮＢに接続したデータ線ＤＬ，，Ｄ
Ｌ，に直交する様に配置される。メモリセルリは、ＭＯ
ＳトランジスタＴｉとキヤノ寸シダＣｉとからなり、ア
ドレス線ＡＬｉによつて選択される。またダミーセルｕ
は、アドレス線ＡＬＡに対してＭＯＳトランジスタＴＡ
ｌとキヤパシタＣＡとをメモリセルと同様に接続し、さ
らにＴＡｌとＣＡとの接続点には比較電位を書込むため
のＭＯＳトランジスタＴＡ２が接続されている。
、１３は上記メモリセルアレイ２，の内で選択されたメ
モリセルを示している。図では省略されているが、６４
×６４メモリセルからなる４Ｋビツトのダイナミツクメ
モリ装置の場合、各列が６４個のメモリセルと１個のセ
ンスアンプとで構成され、３２本ずつのアドレス線ＡＬ
がセンスアンプＬｌを構成するフリツプフロツプＦＦの
左右のノードＮＡ，ＮＢに接続したデータ線ＤＬ，，Ｄ
Ｌ，に直交する様に配置される。メモリセルリは、ＭＯ
ＳトランジスタＴｉとキヤノ寸シダＣｉとからなり、ア
ドレス線ＡＬｉによつて選択される。またダミーセルｕ
は、アドレス線ＡＬＡに対してＭＯＳトランジスタＴＡ
ｌとキヤパシタＣＡとをメモリセルと同様に接続し、さ
らにＴＡｌとＣＡとの接続点には比較電位を書込むため
のＭＯＳトランジスタＴＡ２が接続されている。
比較電位としては通常゛１ゝと００１との中間電位ＶＯ
が設定されている。上記構成のダイナミツクメモリ装置
では、選択されたメモリセルＬ３と反対側のデータ線Ｄ
Ｌｌにあるダミーセルｕとが、読出したデータ線ＤＬ，
，ＤＬ２上でのデータの大小をセンスアンプｕで比較さ
れ、増幅した後に出力回路を通つてデータとして読出さ
れる。
が設定されている。上記構成のダイナミツクメモリ装置
では、選択されたメモリセルＬ３と反対側のデータ線Ｄ
Ｌｌにあるダミーセルｕとが、読出したデータ線ＤＬ，
，ＤＬ２上でのデータの大小をセンスアンプｕで比較さ
れ、増幅した後に出力回路を通つてデータとして読出さ
れる。
またデータ書込み時には、入力回路を通つてデータ線Ｄ
Ｌｌ側のメモリセルアレイ２，に対しては直接にデータ
が書込まれ、データ線ＤＬ２側のメモリセルアレイ２２
に対してはセンスアンプＶｌを介して書込まれるように
なつている。上記センスアンプＬノは、交差結合された
ＭＯＳトランジスタＱ，，Ｑ，Ｐ）らなるフリツプフロ
ツプＦＦＩ：．ＭＯＳトランジスタＱ，でノードＮＡ，
ＮＢ間を接続する様に構成されている。
Ｌｌ側のメモリセルアレイ２，に対しては直接にデータ
が書込まれ、データ線ＤＬ２側のメモリセルアレイ２２
に対してはセンスアンプＶｌを介して書込まれるように
なつている。上記センスアンプＬノは、交差結合された
ＭＯＳトランジスタＱ，，Ｑ，Ｐ）らなるフリツプフロ
ツプＦＦＩ：．ＭＯＳトランジスタＱ，でノードＮＡ，
ＮＢ間を接続する様に構成されている。
このフリツプフロツプＦＦに対してＭＯＳトランジスタ
Ｑ４は電源ＶＤＤと上記ノードＮＡとの間に、ＭＯＳト
ランジスタＱ，は電源ＶＤＤと上記ノードＮＢとの間に
それぞれ負荷トランジスタとして設けられている。なお
φ，は上記ＭＯＳトランジスタＱ，のゲートに、φ，は
上記ＭＯＳトランジＱ４，Ｑ，のゲートにそれぞれ供給
されている制御パルスを示し、同様にφ１はダミーセル
ｕに比較電位を書込むときにＭＯＳトランジスタＴＡ，
のゲートに供給される制御パルスである。また、上記両
データ線ＤＬｌ，ＤＬ，の浮遊容量は、それぞれＣＤｌ
，ＣＤ，として示される。第３図は上記各ＭＯＳトラン
ジスタをＮチヤネルのもので構成した場合の動作波形図
を示している。
Ｑ４は電源ＶＤＤと上記ノードＮＡとの間に、ＭＯＳト
ランジスタＱ，は電源ＶＤＤと上記ノードＮＢとの間に
それぞれ負荷トランジスタとして設けられている。なお
φ，は上記ＭＯＳトランジスタＱ，のゲートに、φ，は
上記ＭＯＳトランジＱ４，Ｑ，のゲートにそれぞれ供給
されている制御パルスを示し、同様にφ１はダミーセル
ｕに比較電位を書込むときにＭＯＳトランジスタＴＡ，
のゲートに供給される制御パルスである。また、上記両
データ線ＤＬｌ，ＤＬ，の浮遊容量は、それぞれＣＤｌ
，ＣＤ，として示される。第３図は上記各ＭＯＳトラン
ジスタをＮチヤネルのもので構成した場合の動作波形図
を示している。
この動作波形図にしたがつて、メモリセル［３に゛１”
が書込まれている場合の読出し動作を説明する。６０″
が書込まれている場合はデータ線ＤＬｌ，ＤＬ２の動き
が全く逆になるだけであるから省略する。
が書込まれている場合の読出し動作を説明する。６０″
が書込まれている場合はデータ線ＤＬｌ，ＤＬ２の動き
が全く逆になるだけであるから省略する。
クロツクφ１が１１のになる時刻Ｔ，では、ＭＯＳトラ
ンジスタＴＡ，が導通し、ダミーセルｕのキヤパシタＣ
Ａに比較電位Ｖ。
ンジスタＴＡ，が導通し、ダミーセルｕのキヤパシタＣ
Ａに比較電位Ｖ。
が書込まれ、次にクロツクφ，が時刻Ｔ２で６１″にな
る。このクロツクφ，が６１″になると、それぞれ６１
″，６０１になつていたデータ線ＤＬｌ，ＤＬ，は接続
され、センスアンプＵＯ）ＭＯＳトランジスタＱ，，Ｑ
，のドレイン電圧とゲート電圧が共通になるため、デー
タ線ＤＬ，，ＤＬ２はトランジスタＱｌ，Ｑ，のスレツ
シヨルド電圧ＶＴＨまで放電する。このような状態では
、トランジスタＱｌ，Ｑ２のゲート電圧の変化が直接に
コンダクタンスの変化になるため、感度は極めて高い。
そして、次に時刻Ｔ，でアドレス線ＡＬｉとＡＬＡとが
０ビになると、ダミーセルｕとメモリセルＴ３の転送用
のＭＯＳトランジスタＴＡｌとＴｉとが同時に導通して
キヤパシタＣＡ，Ｃｉの電荷はデータ線ＤＬ，，ＤＬ，
にあられれる。この場合、メモリセルＴ３に書込まれて
いた電圧をＶｉｌメモリセルリのキヤパシタＣｉの容量
をＣｉｌデータ線ＤＬ２の浮遊容量をＣＤ，とすれば、
データ線ＤＬ２にあられれる時刻Ｔ，での電圧変化Δｖ
はである。
る。このクロツクφ，が６１″になると、それぞれ６１
″，６０１になつていたデータ線ＤＬｌ，ＤＬ，は接続
され、センスアンプＵＯ）ＭＯＳトランジスタＱ，，Ｑ
，のドレイン電圧とゲート電圧が共通になるため、デー
タ線ＤＬ，，ＤＬ２はトランジスタＱｌ，Ｑ，のスレツ
シヨルド電圧ＶＴＨまで放電する。このような状態では
、トランジスタＱｌ，Ｑ２のゲート電圧の変化が直接に
コンダクタンスの変化になるため、感度は極めて高い。
そして、次に時刻Ｔ，でアドレス線ＡＬｉとＡＬＡとが
０ビになると、ダミーセルｕとメモリセルＴ３の転送用
のＭＯＳトランジスタＴＡｌとＴｉとが同時に導通して
キヤパシタＣＡ，Ｃｉの電荷はデータ線ＤＬ，，ＤＬ，
にあられれる。この場合、メモリセルＴ３に書込まれて
いた電圧をＶｉｌメモリセルリのキヤパシタＣｉの容量
をＣｉｌデータ線ＤＬ２の浮遊容量をＣＤ，とすれば、
データ線ＤＬ２にあられれる時刻Ｔ，での電圧変化Δｖ
はである。
一般には、データ線ＤＬｌ，ＤＬ，には、ダミーセルと
ともに複数のメモリセルが接続されていて（上記の４Ｋ
ビツトＲＡＭの場合には、各各３２個）、容量ＣｉとＣ
Ｄ２とはＣＤ２》Ｃｉであるから、データ線ＤＬｌ，Ｄ
Ｌ２での電圧変化は極めて小さい（通常０．５ボルト程
度である）。この微小なデータ線の電圧変化を感知した
トランジスタＱｌ，Ｑ２は、読出された電圧が低いデー
タ線つまりダミーセルｕ側のデータ線ＤＬｌの信号レベ
ルを徐々に放電して６０７とし、他方データ線ＤＬ２の
信号レベルは６１″とされる。これは、クロツクφ３が
時刻Ｔ４以降に徐々に６ビになつていく期間に対応し、
時刻Ｔ，でクロツクφ３が″１″になると、負荷トラン
ジスタＱ４，Ｑ，から電源電圧ＶＤＤが供給されデータ
線ＤＬｌ，ＤＬ，はそれぞれ６０″，６１１の明確な電
圧レベルまで増幅されている。こうして時刻Ｔ５から上
記、アドレス線ＡＬｉ，ＡＬＡｔ）げ１１の期間内に、
メモリセルリのＭＯＳトランジスタＴｉを介してキヤパ
シタＣｉ＆Ｃ６ｌ８電圧が再書込みされるとともに、デ
ータ線ＤＬｌに接続した出力回路４には、センスアンプ
憂によつてデータ線ＤＬ２とは反対の″０１が送られる
。もちろん、データ線ＤＬｌ側のメモリセルアレイ２１
内のメモリセルが選択された場合は、データ線ＤＬｌか
ら出力回路に送られるデータは反転していない。次に書
込みサイクルについて同じ第３図を用いて説明する。
ともに複数のメモリセルが接続されていて（上記の４Ｋ
ビツトＲＡＭの場合には、各各３２個）、容量ＣｉとＣ
Ｄ２とはＣＤ２》Ｃｉであるから、データ線ＤＬｌ，Ｄ
Ｌ２での電圧変化は極めて小さい（通常０．５ボルト程
度である）。この微小なデータ線の電圧変化を感知した
トランジスタＱｌ，Ｑ２は、読出された電圧が低いデー
タ線つまりダミーセルｕ側のデータ線ＤＬｌの信号レベ
ルを徐々に放電して６０７とし、他方データ線ＤＬ２の
信号レベルは６１″とされる。これは、クロツクφ３が
時刻Ｔ４以降に徐々に６ビになつていく期間に対応し、
時刻Ｔ，でクロツクφ３が″１″になると、負荷トラン
ジスタＱ４，Ｑ，から電源電圧ＶＤＤが供給されデータ
線ＤＬｌ，ＤＬ，はそれぞれ６０″，６１１の明確な電
圧レベルまで増幅されている。こうして時刻Ｔ５から上
記、アドレス線ＡＬｉ，ＡＬＡｔ）げ１１の期間内に、
メモリセルリのＭＯＳトランジスタＴｉを介してキヤパ
シタＣｉ＆Ｃ６ｌ８電圧が再書込みされるとともに、デ
ータ線ＤＬｌに接続した出力回路４には、センスアンプ
憂によつてデータ線ＤＬ２とは反対の″０１が送られる
。もちろん、データ線ＤＬｌ側のメモリセルアレイ２１
内のメモリセルが選択された場合は、データ線ＤＬｌか
ら出力回路に送られるデータは反転していない。次に書
込みサイクルについて同じ第３図を用いて説明する。
先の読出しの場合と同様にメモリセル１３が選ばれたと
すると、入力回路からデータ線ＤＬｌ、センスアンプｕ
を介して入力回路でのデータを反転したデータがこのメ
モリセルＴ３に書込まれるわけで、結局読出し時には再
反転され正しいデータとして出力回路にデータが送られ
る。この場合にはクロツクφ３が６１１の期間たとえば
時刻Ｔ６のときに入力回路にあられれる書込みパルス信
号によつて、センスアンプｕがスタテイツク動作をして
″１７の書込みが行なわれている。この種のダイナミツ
クメモリ装置では、センスアンプの感度を２００〜３０
０ｍＶに設計でき安定した読出し書込み動作を行なわせ
ることができるが、次の様な欠点を有している。
すると、入力回路からデータ線ＤＬｌ、センスアンプｕ
を介して入力回路でのデータを反転したデータがこのメ
モリセルＴ３に書込まれるわけで、結局読出し時には再
反転され正しいデータとして出力回路にデータが送られ
る。この場合にはクロツクφ３が６１１の期間たとえば
時刻Ｔ６のときに入力回路にあられれる書込みパルス信
号によつて、センスアンプｕがスタテイツク動作をして
″１７の書込みが行なわれている。この種のダイナミツ
クメモリ装置では、センスアンプの感度を２００〜３０
０ｍＶに設計でき安定した読出し書込み動作を行なわせ
ることができるが、次の様な欠点を有している。
第１に、読出しデータの増幅時、および書込み時にはク
ロツクφ，が″１１でスタテイツク動作となるから、セ
ンスアンプのＶＤＤ−ＶＳＳ間に直流電流が流れ、消費
電力が大きくなる４，第２に上記センスアンプがスタテ
イツク動作であるから負荷トランジスタＱ４，Ｑ，のコ
ンダクタンスを大きくすることができず、したがつてデ
ータの増幅時のスピードが遅くなる。第３にデータの感
知時にはデータ線の電圧はＭＯＳトランジスタＱ，，Ｑ
，のスレツシヨルドレベルまで減少しているため、デー
タ線を拡散層によつて形成した場合にデータ線の浮遊容
量ＣＤ，，ＣＤ，が大きく、したがつて前記（１）式に
示される読出し電圧の変化ΔＶは小さくなる。そして一
般にはメモリセルの性能係数を良くするためにデータ線
に拡散層を用いるが、データ線の浮遊容量ＣＤｌ，ＣＤ
，が大きい故データ線の電圧変化ΔＶを大きくするため
にキヤパシタＣｉの容量を大きくすることになつて、集
積度が低下するという欠点があつた。この発明は上記の
点に鑑みなされたもので、センスアンプをダイナミツク
動作するように改良して電力消費量の低減をはかるとと
もに性能係数を低下することなく集積度を向上させるよ
うにしたダイナミツクメモリ装置を提供することを目的
とする。
ロツクφ，が″１１でスタテイツク動作となるから、セ
ンスアンプのＶＤＤ−ＶＳＳ間に直流電流が流れ、消費
電力が大きくなる４，第２に上記センスアンプがスタテ
イツク動作であるから負荷トランジスタＱ４，Ｑ，のコ
ンダクタンスを大きくすることができず、したがつてデ
ータの増幅時のスピードが遅くなる。第３にデータの感
知時にはデータ線の電圧はＭＯＳトランジスタＱ，，Ｑ
，のスレツシヨルドレベルまで減少しているため、デー
タ線を拡散層によつて形成した場合にデータ線の浮遊容
量ＣＤ，，ＣＤ，が大きく、したがつて前記（１）式に
示される読出し電圧の変化ΔＶは小さくなる。そして一
般にはメモリセルの性能係数を良くするためにデータ線
に拡散層を用いるが、データ線の浮遊容量ＣＤｌ，ＣＤ
，が大きい故データ線の電圧変化ΔＶを大きくするため
にキヤパシタＣｉの容量を大きくすることになつて、集
積度が低下するという欠点があつた。この発明は上記の
点に鑑みなされたもので、センスアンプをダイナミツク
動作するように改良して電力消費量の低減をはかるとと
もに性能係数を低下することなく集積度を向上させるよ
うにしたダイナミツクメモリ装置を提供することを目的
とする。
すなわち、この発明のダイナミツクメモリ装置はセンス
アンプの接地端（Ｖｓｓ）側の電位を制御することによ
つてダミーセルとメモリセルとの読出し電圧の大小をフ
リツプフロツプで感知し増幅するとき、読出し電圧の低
いノードの電荷のみを接地端側に放電させるようにし、
高い電圧のデータ線の信号レベルはそのまま保持する電
圧設定回路を設けるとともに、データ線に″１１電圧再
生回路を付加することによつて６１″電圧を明確にする
ものである。
アンプの接地端（Ｖｓｓ）側の電位を制御することによ
つてダミーセルとメモリセルとの読出し電圧の大小をフ
リツプフロツプで感知し増幅するとき、読出し電圧の低
いノードの電荷のみを接地端側に放電させるようにし、
高い電圧のデータ線の信号レベルはそのまま保持する電
圧設定回路を設けるとともに、データ線に″１１電圧再
生回路を付加することによつて６１″電圧を明確にする
ものである。
以下に上記の点をこの発明の一実施例の説明によつて明
らかにしていく。
らかにしていく。
なお、電圧再生回路については後述する（第７図）もの
とし、まず上記電圧設定回路について説明する。第４図
において示される回路は、第２図と同様に１個のＭＯＳ
トランジスタと１個のキヤパシタにより１メモリセルが
構成されるダイナミツクメモリ装置であり、選択された
メモリセルリ、ダミーセルｕなど第２図と対応する部分
には同一符号を付してある。第２図に示される従来の構
成と異なる点は、センスアンプ０どの接地端側に電圧設
定回路ｌが、たとえばＭＯＳトランジスタＱ６，Ｑ，で
構成され設けられていることである。ここでセンスアン
プ〔１自体は第２図と同じ構成であり、第１図と同様に
データ線ＤＬｌには入出力回路が接続されている。上記
電圧設定回路Ｕは、交差結合したＭＯＳトランジスタＱ
，，Ｑ，の接地端側電極を互いに接続し、この接続点１
５の電圧Ｖｌ，を上記ＭＯＳトランジスタＱ，によつて
（０Ｄ−２ＴＨ−ΔＶ）ボルトに設定でき、かつ上記Ｍ
ＯＳトランジスタＱ，によつて接地電位Ｖｓｓに設定で
きるものである。すなわち、ＭＯＳトランジスタＱ６，
Ｑ，が直列に接続され、αのゲートにはクロツクφ３が
、Ｑ，のゲートにはクロツクφ，が供給されていて、こ
のＭＯＳトランジスタＱ６とＱ，との接続点が上記セン
スアンプ〔γの接続点１５と接続されている。なお、第
４図では、第２図と同様にメモリセルアレイのうちの選
択された単位メモリセルのみが示されているにすぎず、
別の列に対応するデータ線に設けられたセンスアンプに
もそれぞれ同じ電圧設定回路を接続しても、あるいは多
数（もしくはすべて）のセンスアンプに共通に１個の電
圧設定回路が接続されていてもよい。第４図の実施例回
路の動作を、次に第５図の動作波形を参照しつつ説明す
る。まず、クロツクφ１によつてダミーセル１１のキヤ
パシタＣＡに６０１，６１″の中間の電圧Ｖ。を書込む
。次にクロツクφ，によつてデータ線ＤＬ，，ＤＬ，を
８１ツに充電する。この時クロツクφ，の″１″電圧を
ＶＤＤｌトランジスタＱ４，Ｑ，のスレツシヨルド電圧
をＶＴＨとすれば、．時刻Ｔ２にはデータ線ＤＬｌ，Ｄ
Ｌ，ともに（ＶＤＤ−ＶＴＨ）の電圧まで充電される。
時刻Ｔ，でクロツクφ，が電圧設定回路ＵのＭＯＳトラ
ンジスタαに供給されると、接続点１５の電圧，５は（
ＤＤ−２ＴＨ−ΔＶ）になる。これによつてデータ線Ｄ
Ｌ，，ＤＬ，はＭＯＳトランジスタＱ，，Ｑ２のゲート
電圧とソース電圧との差がスレツシヨルド電圧ＶＴＨに
なるまで、即ちＶＤＤ−ＴＨからＶｌ，＋ＶＴＨになる
まで放電される。つまり、データ線ＤＬｌ，ＤＬ２はΔ
Ｖだけ電位が下つて、センスアンプＬＶの感度は最良の
状態になる。この状態でＭＯＳトランジスタＱ３にクロ
ツクφ４を供給してデータ線ＤＬ，とＤＬ，を接続すれ
ば、トランジスタのばらつきによる影響を排除してデー
タ線ＤＬｌとＤＬ２とをＶｌ，＋ＶＴＨなる電位まで安
定して放電させることができる。アドレス線ＡＬＡ，Ａ
Ｌｉが時刻Ｔ，で″１１になると、ダミーセルｕとメモ
リセルリとから比較電圧Ｖ。とデータとがそれぞれ読出
されてデータ線ＤＬ，，ＤＬ，には微小な電圧の変化が
おこる。この場合、同時刻Ｔ４に接続点１５の電圧を（
ＶＤＤ−２ＶＴＨ−ΔＶ）より更に少したとえば０．５
ボルト程度電圧を低下させると、トランジスタＱｌ，Ｑ
２の間にコンダクタンスの差が生じ時刻Ｔ，までの間に
より低電位のデータ線すなわちダミーセルｕ側のＤＬｌ
は徐々に放電してセンスアンプＬγの感度は更に高くな
る。そして時刻ちにクロツクφ５が徐々に８１１になる
と接続点１５ではＶｓｓ側に対して放電を開始し、読出
し電圧の高いデータ線ＤＬ２はクロツクφ，によつて設
定された電圧（Ｖｌ，＋ＶＴＨ）すなわち（ＶＤＤ−Ｖ
ＴＨ−ΔＶ）に保持され読み出し電圧の低いデータ線Ｄ
ＬｌはＶｓｓの電圧まで放電される。したがつて微小な
読出し電圧の変化が明確な６０１，６１″電圧になつて
データ線ＤＬｌ，ＤＬ２にあられれ、かつメモリセルＴ
３のキヤパシタＣｉにもデータ線ＤＬ２の電圧（ＶＤＤ
−ＶＴＨ−ΔＶ）が書込まれることになる。なお、メモ
リセルリの内容が゛Ｏ”の場合には、データ線ＤＬ２が
放電する事によつて接地電位ＶｓｓがキヤパシタＣｉに
書込まれてリフレツシユされる。ただ、クロツクφ，の
立上りのタイミングが早過ぎる場合、即ち接続点１５の
放電時間が短いとデータ６１１のリフレツシユ時にはデ
ータ線ＤＬ２の電圧が最初充電した電圧よりも減少する
ために好ましくなく、クロツクφ，のタイミングは確実
に設定することが必要である。また、増福された信号は
従来の場合と同様、データ線ＤＬ，を介してメモリセル
Ｉでの記憶内容とは反対の信号として出力回路に供給さ
れる。次に書込みサイクルについて第５図をもとに説明
する。
とし、まず上記電圧設定回路について説明する。第４図
において示される回路は、第２図と同様に１個のＭＯＳ
トランジスタと１個のキヤパシタにより１メモリセルが
構成されるダイナミツクメモリ装置であり、選択された
メモリセルリ、ダミーセルｕなど第２図と対応する部分
には同一符号を付してある。第２図に示される従来の構
成と異なる点は、センスアンプ０どの接地端側に電圧設
定回路ｌが、たとえばＭＯＳトランジスタＱ６，Ｑ，で
構成され設けられていることである。ここでセンスアン
プ〔１自体は第２図と同じ構成であり、第１図と同様に
データ線ＤＬｌには入出力回路が接続されている。上記
電圧設定回路Ｕは、交差結合したＭＯＳトランジスタＱ
，，Ｑ，の接地端側電極を互いに接続し、この接続点１
５の電圧Ｖｌ，を上記ＭＯＳトランジスタＱ，によつて
（０Ｄ−２ＴＨ−ΔＶ）ボルトに設定でき、かつ上記Ｍ
ＯＳトランジスタＱ，によつて接地電位Ｖｓｓに設定で
きるものである。すなわち、ＭＯＳトランジスタＱ６，
Ｑ，が直列に接続され、αのゲートにはクロツクφ３が
、Ｑ，のゲートにはクロツクφ，が供給されていて、こ
のＭＯＳトランジスタＱ６とＱ，との接続点が上記セン
スアンプ〔γの接続点１５と接続されている。なお、第
４図では、第２図と同様にメモリセルアレイのうちの選
択された単位メモリセルのみが示されているにすぎず、
別の列に対応するデータ線に設けられたセンスアンプに
もそれぞれ同じ電圧設定回路を接続しても、あるいは多
数（もしくはすべて）のセンスアンプに共通に１個の電
圧設定回路が接続されていてもよい。第４図の実施例回
路の動作を、次に第５図の動作波形を参照しつつ説明す
る。まず、クロツクφ１によつてダミーセル１１のキヤ
パシタＣＡに６０１，６１″の中間の電圧Ｖ。を書込む
。次にクロツクφ，によつてデータ線ＤＬ，，ＤＬ，を
８１ツに充電する。この時クロツクφ，の″１″電圧を
ＶＤＤｌトランジスタＱ４，Ｑ，のスレツシヨルド電圧
をＶＴＨとすれば、．時刻Ｔ２にはデータ線ＤＬｌ，Ｄ
Ｌ，ともに（ＶＤＤ−ＶＴＨ）の電圧まで充電される。
時刻Ｔ，でクロツクφ，が電圧設定回路ＵのＭＯＳトラ
ンジスタαに供給されると、接続点１５の電圧，５は（
ＤＤ−２ＴＨ−ΔＶ）になる。これによつてデータ線Ｄ
Ｌ，，ＤＬ，はＭＯＳトランジスタＱ，，Ｑ２のゲート
電圧とソース電圧との差がスレツシヨルド電圧ＶＴＨに
なるまで、即ちＶＤＤ−ＴＨからＶｌ，＋ＶＴＨになる
まで放電される。つまり、データ線ＤＬｌ，ＤＬ２はΔ
Ｖだけ電位が下つて、センスアンプＬＶの感度は最良の
状態になる。この状態でＭＯＳトランジスタＱ３にクロ
ツクφ４を供給してデータ線ＤＬ，とＤＬ，を接続すれ
ば、トランジスタのばらつきによる影響を排除してデー
タ線ＤＬｌとＤＬ２とをＶｌ，＋ＶＴＨなる電位まで安
定して放電させることができる。アドレス線ＡＬＡ，Ａ
Ｌｉが時刻Ｔ，で″１１になると、ダミーセルｕとメモ
リセルリとから比較電圧Ｖ。とデータとがそれぞれ読出
されてデータ線ＤＬ，，ＤＬ，には微小な電圧の変化が
おこる。この場合、同時刻Ｔ４に接続点１５の電圧を（
ＶＤＤ−２ＶＴＨ−ΔＶ）より更に少したとえば０．５
ボルト程度電圧を低下させると、トランジスタＱｌ，Ｑ
２の間にコンダクタンスの差が生じ時刻Ｔ，までの間に
より低電位のデータ線すなわちダミーセルｕ側のＤＬｌ
は徐々に放電してセンスアンプＬγの感度は更に高くな
る。そして時刻ちにクロツクφ５が徐々に８１１になる
と接続点１５ではＶｓｓ側に対して放電を開始し、読出
し電圧の高いデータ線ＤＬ２はクロツクφ，によつて設
定された電圧（Ｖｌ，＋ＶＴＨ）すなわち（ＶＤＤ−Ｖ
ＴＨ−ΔＶ）に保持され読み出し電圧の低いデータ線Ｄ
ＬｌはＶｓｓの電圧まで放電される。したがつて微小な
読出し電圧の変化が明確な６０１，６１″電圧になつて
データ線ＤＬｌ，ＤＬ２にあられれ、かつメモリセルＴ
３のキヤパシタＣｉにもデータ線ＤＬ２の電圧（ＶＤＤ
−ＶＴＨ−ΔＶ）が書込まれることになる。なお、メモ
リセルリの内容が゛Ｏ”の場合には、データ線ＤＬ２が
放電する事によつて接地電位ＶｓｓがキヤパシタＣｉに
書込まれてリフレツシユされる。ただ、クロツクφ，の
立上りのタイミングが早過ぎる場合、即ち接続点１５の
放電時間が短いとデータ６１１のリフレツシユ時にはデ
ータ線ＤＬ２の電圧が最初充電した電圧よりも減少する
ために好ましくなく、クロツクφ，のタイミングは確実
に設定することが必要である。また、増福された信号は
従来の場合と同様、データ線ＤＬ，を介してメモリセル
Ｉでの記憶内容とは反対の信号として出力回路に供給さ
れる。次に書込みサイクルについて第５図をもとに説明
する。
データの書込みには、まず第１図に示す入力回路４にお
いてデータ線ＤＬｌ，ＤＬ，のいずれを選択するかが決
定され、このとぎのアドレス信号によつてデータ線ＤＬ
，に接続されたメモリセルアレイ２，が選ばれた場合に
は、入力信号Ｉｎをそのまま入力回路から供給し、デー
タ線ＤＬ，に接続したメモリセノげレイ２，１が選ばれ
た場合には入力信号１ｎを反転した信号１ｎがつくられ
る。勿論こうした仮定は反対にデータを書込む場合を妨
げるものではない。書込み時には、まずクロツクφ５は
６０″とされ、時刻Ｔ９でクロツクφ４を″１１として
データ線ＤＬｌ，ＤＬ，を接続し、入力回路から送られ
た信号をメモリセルに書込む。データ線ＤＬｌに接続し
たメモリセルが選ばれるときはデータＩｎが書込まれ、
データ線ＤＬ２のときはＩｎが書込まれ、これによつて
読出されるデータはどちらのメモリセルアレイからでも
正しく出力される。なお、出力時に読出しデータを選択
されたアレイに応じて反転するようにしてもよい。以上
のようにこの発明のダイナミツクメモリ装置は、ダミー
セルとメモリセルの読出し電圧の大小をセンスアンプで
比較する際に、低電圧側のデータ線だけを接地電位Ｖｓ
ｓに放電させ、高い読出し電圧によるデータ線の電位は
最初に設定した電圧をそのまま保持させるようにしてい
る。
いてデータ線ＤＬｌ，ＤＬ，のいずれを選択するかが決
定され、このとぎのアドレス信号によつてデータ線ＤＬ
，に接続されたメモリセルアレイ２，が選ばれた場合に
は、入力信号Ｉｎをそのまま入力回路から供給し、デー
タ線ＤＬ，に接続したメモリセノげレイ２，１が選ばれ
た場合には入力信号１ｎを反転した信号１ｎがつくられ
る。勿論こうした仮定は反対にデータを書込む場合を妨
げるものではない。書込み時には、まずクロツクφ５は
６０″とされ、時刻Ｔ９でクロツクφ４を″１１として
データ線ＤＬｌ，ＤＬ，を接続し、入力回路から送られ
た信号をメモリセルに書込む。データ線ＤＬｌに接続し
たメモリセルが選ばれるときはデータＩｎが書込まれ、
データ線ＤＬ２のときはＩｎが書込まれ、これによつて
読出されるデータはどちらのメモリセルアレイからでも
正しく出力される。なお、出力時に読出しデータを選択
されたアレイに応じて反転するようにしてもよい。以上
のようにこの発明のダイナミツクメモリ装置は、ダミー
セルとメモリセルの読出し電圧の大小をセンスアンプで
比較する際に、低電圧側のデータ線だけを接地電位Ｖｓ
ｓに放電させ、高い読出し電圧によるデータ線の電位は
最初に設定した電圧をそのまま保持させるようにしてい
る。
この場合、第１にセンスアンプにおける直流電流の経路
が全く形成されないから、消費電力は著しく低減される
。第２に、第５図に示す様に１０″の読出し電圧はＶｓ
ｓに放電されるため、センスアンプの動作速度が早い。
第３に、データ感知時にはデータ線はいずれも１１１の
高電圧にあるために、データ線を拡散層で形成した場合
データ線の浮遊容量が小さく読出し電圧の変化が大きく
できる。こうして、上記実施例から明らかな様に、従来
のダイナミツクメモリ装置の欠点はことごとく除かれ、
センスアップの感度もよくなつてメモリセルの集積度を
高めることができる。上記実施例に従つて構成したダイ
ナミツクメモリ装置で実験的に得た結果は次の通りであ
る。
が全く形成されないから、消費電力は著しく低減される
。第２に、第５図に示す様に１０″の読出し電圧はＶｓ
ｓに放電されるため、センスアンプの動作速度が早い。
第３に、データ感知時にはデータ線はいずれも１１１の
高電圧にあるために、データ線を拡散層で形成した場合
データ線の浮遊容量が小さく読出し電圧の変化が大きく
できる。こうして、上記実施例から明らかな様に、従来
のダイナミツクメモリ装置の欠点はことごとく除かれ、
センスアップの感度もよくなつてメモリセルの集積度を
高めることができる。上記実施例に従つて構成したダイ
ナミツクメモリ装置で実験的に得た結果は次の通りであ
る。
データ線の浮遊容量ＣＤとメモリセルの容量Ｃｉとの比
がＣＴｙ／Ｃｉ＝１０１クロツクφ，の立上り電圧が５
０ｎｓｅｃの場合、センス感度は２００ｍＶ以下、１１
″読出し時でのデータ線の″１７電圧減少幅は全振幅（
６０″と８ビとの差電圧）の１０％内に押えられている
。第６図は上記電圧設定回路の他の構成例を示している
。
がＣＴｙ／Ｃｉ＝１０１クロツクφ，の立上り電圧が５
０ｎｓｅｃの場合、センス感度は２００ｍＶ以下、１１
″読出し時でのデータ線の″１７電圧減少幅は全振幅（
６０″と８ビとの差電圧）の１０％内に押えられている
。第６図は上記電圧設定回路の他の構成例を示している
。
電圧設定回路１４！は１個のＭＯＳトランジスタＱ７′
にて構成され、このトランジスタＱ７′のゲートにクロ
ツクφ，（第４図実施例のφ，と同一のもの）が供給さ
れる。この場合、電圧設定回路１４′はすべてのセンス
アンプにそれぞれ１個ずつ接続されることが好ましい。
動作波形は省略されているが、第５図に示した前記実施
例のものとクロツクφ３を除くことにより等しくなる。
すなわち、ＭＯＳトランジスタＱ６を取除いて回路構成
を簡略化しており、クロツクφ２もしくはφ４によつて
ノードＮＡ，ＮＢの電圧と接続点１５との電位差がＭＯ
ＳトランジスタＱｌ，Ｑ２のスレツシヨルド電圧に等し
く設定される。上記第４図あるいは第６図に示した回路
に加えてデータ線に第７図に示す“１″電圧再生回路を
付加することによつて６１１電圧を更に明確にできる。
にて構成され、このトランジスタＱ７′のゲートにクロ
ツクφ，（第４図実施例のφ，と同一のもの）が供給さ
れる。この場合、電圧設定回路１４′はすべてのセンス
アンプにそれぞれ１個ずつ接続されることが好ましい。
動作波形は省略されているが、第５図に示した前記実施
例のものとクロツクφ３を除くことにより等しくなる。
すなわち、ＭＯＳトランジスタＱ６を取除いて回路構成
を簡略化しており、クロツクφ２もしくはφ４によつて
ノードＮＡ，ＮＢの電圧と接続点１５との電位差がＭＯ
ＳトランジスタＱｌ，Ｑ２のスレツシヨルド電圧に等し
く設定される。上記第４図あるいは第６図に示した回路
に加えてデータ線に第７図に示す“１″電圧再生回路を
付加することによつて６１１電圧を更に明確にできる。
これはメモリセルから読み出される信号電圧が微小であ
るためクロツクφ，の立上がりを緩やかにしてもセンス
アンプの動作後では高電位側のデータ線電圧は実際は減
少してしまうからである。このため、メモリセルにリフ
レツシユされる゛１”電圧が減少してしまい動作電圧範
囲の減少をきたすとともに、データ線に読み出される信
号電圧を確保するためにメモリセルのキヤパシタの容量
を大きくする必要があり、さらにクロツクφ，の立上が
りを早くすることもできない。上記欠点は、電圧再生回
路を設け６１”電圧を明確化することにより一掃される
。すなわち、安定動作が期待できメモリセルのキヤパシ
タを小さくすることも可能となり、よりいつそうの高集
積化が図れ、読出し速度の高速化を実現できる。第７図
ａは上述した電圧再生回路の一例を示しており、同図ｂ
がその動作波形図である。つまり、再生されたデータ線
の．データが″１１の時にのみ、クロツク（プルアツプ
用信号）φ６，φ７を時刻Ｔ７，ｔ８で順次供給して、
トランジスタＱ８，Ｑ，をそれぞれコンデンサによりブ
ートストラツプ動作させて、明確な“１″電圧を再生す
るようにしたものである。以上、詳述した様にこの発明
によれば、センスアンプをダイナミツク動作させて高感
度、高性能なダイナミツクメモリ装置を提供できる。
るためクロツクφ，の立上がりを緩やかにしてもセンス
アンプの動作後では高電位側のデータ線電圧は実際は減
少してしまうからである。このため、メモリセルにリフ
レツシユされる゛１”電圧が減少してしまい動作電圧範
囲の減少をきたすとともに、データ線に読み出される信
号電圧を確保するためにメモリセルのキヤパシタの容量
を大きくする必要があり、さらにクロツクφ，の立上が
りを早くすることもできない。上記欠点は、電圧再生回
路を設け６１”電圧を明確化することにより一掃される
。すなわち、安定動作が期待できメモリセルのキヤパシ
タを小さくすることも可能となり、よりいつそうの高集
積化が図れ、読出し速度の高速化を実現できる。第７図
ａは上述した電圧再生回路の一例を示しており、同図ｂ
がその動作波形図である。つまり、再生されたデータ線
の．データが″１１の時にのみ、クロツク（プルアツプ
用信号）φ６，φ７を時刻Ｔ７，ｔ８で順次供給して、
トランジスタＱ８，Ｑ，をそれぞれコンデンサによりブ
ートストラツプ動作させて、明確な“１″電圧を再生す
るようにしたものである。以上、詳述した様にこの発明
によれば、センスアンプをダイナミツク動作させて高感
度、高性能なダイナミツクメモリ装置を提供できる。
第１図はダイナミツクメモリ装置の概略構成を示すプロ
ツク図、第２図は従来装置の一例を示す回路構成図、第
３図は従来装置の動作を説明するためのタイムチヤート
、第４図ないし第７図はそれぞれこの発明の一実施例を
説明するための図で、第４図は電圧設定回路を説明する
ための回路構成図、第５図は上記第４図の回路の動作波
形図、第６図は上記電圧設定回路の他の構成例を説明す
るための回路構成図、第７図Ａ，ｂは“１”電圧再生回
路の一例を示す回路図および動作波形図である。 〔Ｉ・・・・・ダミーセル、Ｕ，［γ・・・・・・セン
スアンプ、１３・・・・・・メモリセル、１４，１Ｃ・
・・・・・電圧設定回路、ＡＬＡＡＬｉ・・・・・・ア
ドレス線、ラＤＬｌ，ＤＬ，・・・・・・データ線、Ｑ
，・・・・・・絶縁ゲート型電界効果トランジスタ。
ツク図、第２図は従来装置の一例を示す回路構成図、第
３図は従来装置の動作を説明するためのタイムチヤート
、第４図ないし第７図はそれぞれこの発明の一実施例を
説明するための図で、第４図は電圧設定回路を説明する
ための回路構成図、第５図は上記第４図の回路の動作波
形図、第６図は上記電圧設定回路の他の構成例を説明す
るための回路構成図、第７図Ａ，ｂは“１”電圧再生回
路の一例を示す回路図および動作波形図である。 〔Ｉ・・・・・ダミーセル、Ｕ，［γ・・・・・・セン
スアンプ、１３・・・・・・メモリセル、１４，１Ｃ・
・・・・・電圧設定回路、ＡＬＡＡＬｉ・・・・・・ア
ドレス線、ラＤＬｌ，ＤＬ，・・・・・・データ線、Ｑ
，・・・・・・絶縁ゲート型電界効果トランジスタ。
Claims (1)
- １ フリップフロップと、このフリップフロップの２つ
のノードにそれぞれ接続されるデータ線と、これらデー
タ線にそれぞれ接続されるそれぞれ同数のメモリセルと
、上記フリップフロップのノードにメモリセルから読出
される“１”と“０”との中間電位を書込むダミーセル
と、上記２本のデータ線間を短絡する第１の絶縁ゲート
型電界効果トランジスタと、上記フリップフロップの接
地端側の電圧を設定する電圧設定回路と、上記データ線
にそれぞれゲート電極が接続され一端から第１のプルア
ツプ用信号が供給される第２、第３の絶縁ゲート型電界
効果トランジスタ、この第２、第３の絶縁ゲート型電界
効果トランジスタの他端とゲート電極間にそれぞれ接続
される第１、第２のコンデンサ、上記第２、第３絶縁ゲ
ート型電界効果トランジスタの他端にそれぞれゲート電
極が接続され一端から第２のプルアップ用信号が供給さ
れるとともに、他端がそれぞれ上記データ線に接続され
る第４、第５の絶縁ゲート型電界効果トランジスタ、お
よび上記第４、第５絶縁ゲート型電界効果トランジスタ
の他端とゲート電極間にそれぞれ接続される第３、第４
のコンデンサから成り、データ線の“１”電圧を明確に
する電圧再生回路とを備え、データ読み出し時にはまず
２本のデータ線を“１”に充電し、選択されたメモリセ
ルとダミーセルとから各データ線に読出される微小電圧
変化を上記フリップフロップが感知した後に、このフリ
ップフロップの接地端側の電圧を上記電圧設定回路によ
つて“０”電位にまで徐々に放電して設定するとともに
、“１”側のデータ線電圧を上記電圧再生回路によつて
より明確化することを特徴とするダイナミックメモリ装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51019178A JPS5922316B2 (ja) | 1976-02-24 | 1976-02-24 | ダイナミツクメモリ装置 |
| GB6527/77A GB1554035A (en) | 1976-02-24 | 1977-02-16 | Dynamic random access memory |
| DE2707456A DE2707456B2 (de) | 1976-02-24 | 1977-02-21 | Dynamischer RAM-Speicher |
| US05/771,792 US4122549A (en) | 1976-02-24 | 1977-02-24 | Dynamic random access memory having sense amplifier circuits and data regeneration circuit for increased speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51019178A JPS5922316B2 (ja) | 1976-02-24 | 1976-02-24 | ダイナミツクメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52102642A JPS52102642A (en) | 1977-08-29 |
| JPS5922316B2 true JPS5922316B2 (ja) | 1984-05-25 |
Family
ID=11992085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51019178A Expired JPS5922316B2 (ja) | 1976-02-24 | 1976-02-24 | ダイナミツクメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4122549A (ja) |
| JP (1) | JPS5922316B2 (ja) |
| DE (1) | DE2707456B2 (ja) |
| GB (1) | GB1554035A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152128A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Minute signal detection circuit |
| JPS5939833B2 (ja) * | 1977-05-24 | 1984-09-26 | 日本電気株式会社 | センス増幅器 |
| US4162416A (en) * | 1978-01-16 | 1979-07-24 | Bell Telephone Laboratories, Incorporated | Dynamic sense-refresh detector amplifier |
| US4247791A (en) * | 1978-04-03 | 1981-01-27 | Rockwell International Corporation | CMOS Memory sense amplifier |
| JPS5625290A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS5625291A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS56127991A (en) * | 1980-03-10 | 1981-10-07 | Nec Corp | Detecting amplifier circuit |
| ATE15790T1 (de) * | 1980-05-05 | 1985-10-15 | Novatek Ab | Drehbare biologische beruehrungsvorrichtung. |
| JPH0449194B2 (ja) * | 1980-06-02 | 1992-08-10 | Mostek Corp | |
| DE3029108A1 (de) * | 1980-07-31 | 1982-02-18 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierter halbleiterspeicher |
| JPS5782279A (en) * | 1980-11-04 | 1982-05-22 | Fujitsu Ltd | Semiconductor storage device |
| EP0061289B1 (en) * | 1981-03-17 | 1988-07-27 | Hitachi, Ltd. | Dynamic type semiconductor monolithic memory |
| FR2528613B1 (fr) * | 1982-06-09 | 1991-09-20 | Hitachi Ltd | Memoire a semi-conducteurs |
| JPS6050694A (ja) * | 1983-08-26 | 1985-03-20 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ |
| US4542483A (en) * | 1983-12-02 | 1985-09-17 | At&T Bell Laboratories | Dual stage sense amplifier for dynamic random access memory |
| JPS6252790A (ja) * | 1985-08-30 | 1987-03-07 | Toshiba Corp | 半導体メモリのセンスアンプ系 |
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0757465A (ja) * | 1993-08-06 | 1995-03-03 | Mitsubishi Electric Corp | 半導体回路装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3699539A (en) * | 1970-12-16 | 1972-10-17 | North American Rockwell | Bootstrapped inverter memory cell |
| BE789500A (fr) * | 1971-09-30 | 1973-03-29 | Siemens Ag | Memoire a semiconducteurs avec elements de memorisation a un seul transistor |
| US3810124A (en) * | 1972-06-30 | 1974-05-07 | Ibm | Memory accessing system |
| US3940747A (en) * | 1973-08-02 | 1976-02-24 | Texas Instruments Incorporated | High density, high speed random access read-write memory |
| JPS5040246A (ja) * | 1973-08-03 | 1975-04-12 | ||
| DE2431079C3 (de) * | 1974-06-28 | 1979-12-13 | Ibm Deutschland Gmbh, 7000 Stuttgart | Dynamischer Halbleiterspeicher mit Zwei-Transistor-Speicherelementen |
| US3949381A (en) * | 1974-07-23 | 1976-04-06 | International Business Machines Corporation | Differential charge transfer sense amplifier |
| US4000413A (en) * | 1975-05-27 | 1976-12-28 | Intel Corporation | Mos-ram |
| US4010453A (en) * | 1975-12-03 | 1977-03-01 | International Business Machines Corporation | Stored charge differential sense amplifier |
| US4039861A (en) * | 1976-02-09 | 1977-08-02 | International Business Machines Corporation | Cross-coupled charge transfer sense amplifier circuits |
-
1976
- 1976-02-24 JP JP51019178A patent/JPS5922316B2/ja not_active Expired
-
1977
- 1977-02-16 GB GB6527/77A patent/GB1554035A/en not_active Expired
- 1977-02-21 DE DE2707456A patent/DE2707456B2/de active Granted
- 1977-02-24 US US05/771,792 patent/US4122549A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52102642A (en) | 1977-08-29 |
| DE2707456B2 (de) | 1979-06-07 |
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