JPH0268796A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0268796A
JPH0268796A JP63221152A JP22115288A JPH0268796A JP H0268796 A JPH0268796 A JP H0268796A JP 63221152 A JP63221152 A JP 63221152A JP 22115288 A JP22115288 A JP 22115288A JP H0268796 A JPH0268796 A JP H0268796A
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JP
Japan
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transistor
flip
potential difference
flop circuit
bit lines
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JP63221152A
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Shigeki Nozaki
野崎　茂樹
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要１ スタティックＲＡＭのスクリーニングに関し、セル情報
の読み出し時には各セルのピット線間の電位差を小さく
してセル情報の読み出し速度を向上させ得るとともに、
バーンイン装置でスクリニングする場合にはビット線間
に充分な電圧ストレスを加え得る半導体装置を提供する
ことを目的とし、 各ビット線間にそのビット線の電位差を拡大覆るフリッ
プ・フロップ回路を接続し、そのフリップ・フロップ回
路にはフリップ・フロップ回路を動作させる動作信号を
入力するためのゲート手段を接続するように構成する。
［産業上の利用分野］ この発明はスタティックＲＡＭのスクリーニングに関す
るものである。
近年のコンピュータシステムの高速化及び大容量化の要
請にともない、そのコンピュータシステムを構成する半
導体記憶装置の集積度も益々向上され、その動作速度も
高速化されている。また、このような半導体記憶装置で
はその初期故障を防止するために潜在的な欠陥を有する
製品を除去ザるスクリーニング試験が行なわれている。
［従来の技術］ コンピュータシステムの記憶装置を構成するスタティッ
クＲＡＭ（以下ＳＲＡＭという）の一種類として第８図
に示すようなフリップ・フロップ回路を基本としてメモ
リ・セルが構成されるものがある。このＳ　ＲＡ　Ｍに
データが書込まれている状態では、ＭＯＳトランジスタ
（以下単にトランジスタという）Ｑ３．Ｑ４の一方がオ
ンすると同時に他方がオフして抵抗Ｒ１とトランジスタ
Ｑ３の接続点Ｎ１及び抵抗Ｒ２と１〜ランジスタＱ４と
の接続点Ｎ２にＨレベルあるいはＬレベルのセル情報が
書込まれ、この状態が安定して保持されている。そして
、書込まれているデータを読み出す場合には第９図（ａ
）に示すアドレス信号ＳＧ４が当該メモリ・セルに切換
えられるとともに第２図（ｂ）に示すアドレス変化検出
信号、すなわちアドレスの変化に基づいてチップ内で発
生する信号ＳＧ５でアドレスの切換えが検出されると、
ワード線ＷＬに第９図（Ｃ）に示すゲート信号ＳＧ６が
入力されるとともにコラム線ＣＬに同図（ｅ）に示すゲ
ート化＠ＳＧ７が人力され、このゲート信号ＳＧ６．８
Ｇ７に基いて１−ランジスタＱｌ。
Ｑ２．Ｑ７．Ｑ８がオンされる。すると、前記メモリ・
セルのセル情報がトランジスタＱｌ、Ｑ２゜Ｑ７．Ｑ８
及びビット線ＢＬＩ、ＢＬ２を経てデータバスＤＢ１．
ＤＢ２に読み出される。
また、第８図に示すメモリ・セルではそのメモリセルの
ビット線ＢＬ１．８Ｌ２にトランジスタＱ５．Ｑ６を介
して電源Ｖｃｃがそれぞれ接続され、ワード線ＷＬ及び
コラム線ＣＬにＨレベルのゲート信号ＳＧ６．ＳＧ７が
入力されない状態では、第９図（ｄ）に示すように両ビ
ット線Ｂ　ｌ−１。
８Ｌ２の電位ＶＢＬ１．ＶＢＬ２がともに［−ルベルに
保持される。そして、ワード線ＷＬにゲート信号ＳＧ６
が入力されてセル情報が読み出されるときには、例えば
接続点Ｎ１がＨレベル、接続点Ｎ２がＬレベルにあると
、ビット線ＢＬＩの電位ＶＢＬ１はＨレベルに維持され
るとともにビット線ＢＬ２の電位ＶＢＬ２が下降される
。このとき、トランジスタＱ６とトランジスタＱ２．Ｑ
４の０用によりＶＢＬ２はグランド電位Ｇまで下降され
ることはなく、ＶＢＬｌに対しほぼトランジスタＱ６の
しきい値分だけ降下した電位となる。
従って、セル情報の読み出し時には各ビット線ＢＬ−１
．ＢＬ２間の電位差δＶが小さくなるためこのような構
成の多数のメモリ・セルからのセル情報の読み出し速度
を向上ざ「ることが可能となる。
［発明が解決しようとする課題］ ところが、上記のように構成されるＳＲＡＭではバーン
イン装置でスクリーニングする場合に、電源として例え
ば通常の５Ｖより高い７Ｖ程度を供給しても、ビット線
８１．１．８１２間の電位差は小さく抑えられてしまう
。このため、第１０図に示すようにこのＳＲＡＭの製造
時にビット線Ｂ１１、ＢＬ２間や隣り合うセルのビット
線ＢＬ２゜Ｂ　Ｌ　３間に表面が酸化されたアルミ屑あ
るいはシリコン屑等の導電性異物Ｃが付着した場合には
、その異物Ｃに大きな電圧ストレスをかけることができ
ず、結果としてこのような潜在的不良を持った半導体記
憶装置を不良として除去できないという問題点があった
。この発明の目的はセル情報の読み出し時にはビット線
間の電位差を小さくしてセル情報の読み出し速度を向上
させ得るとともに、バーンイン装置でスクリーニングす
る場合にはビット線間に充分な電圧ストレスを加え得る
半導体記憶装置を提供するにある。
［課題を解決するための手段］ 各メモリ・セルのセル情報を当該メモリ・セルを選択す
るアドレス信号に基いて一対のビット線を介して読み出
すとともに、セル情報の読み出し時のビット線の電位差
をセル情報の電位差に対し圧縮することにより読み出し
速度の向上を図った半導体記憶装置において、各ビット
線間にそのビット線の電位差を電源電圧とグランドとの
電位差に拡大するフリップ・フロップ回路を接続する。
そして、そのフリップ・フロップ回路には同フリップ・
７０ツブ回路を動作させる動作信号を入力するためのゲ
ート手段を接続する。
［作用］ ゲート手段に動作信号が人力されると、フリップ・フロ
ップ回路が動作して各メモリ・セルのビット線の電位差
が電源電圧とグランドとの゛電位差に拡大される。
［実施例］ 以下、この発明を具体化した第一の実施例を第１図及び
第２図に従って説明する。第１図に示すＳＲＡＭのメモ
リ・セル及びそのメモリ・セルのセル情報を読み出すた
めの回路構成は前記従来例と共通であるので、その共通
部分には同一符号を付してその説明を省略する。そして
、多数のメモリ・セルを接続してコラムを構成する一対
のビット線ＢＬ１．ＢＬ２間には新たに４個のトランジ
スタＱ９．ＱＩＯ，Ｑｌ　１．Ｑｌ　２からなるフリッ
プフロップ回路１と、そのフリップ・フロップ回路１を
動作させる動作信号を入力するためのゲト手段としての
トランジスタＱ１３とが接続されている。そのトランジ
スタＱ９．ＱＩＯ，Ｑｌ３はＮチャネルＭＯＳトランジ
スタで構成され、トランジスタＱ１１，１２はＰチャネ
ルＭＯＳトランジスタで構成されている。
トランジスタＱ９のドレインはビット線ＢＬ１に接続さ
れ、ゲートはビット線ＢＬ２に接続され、ソースはトラ
ンジスタＱ１３のドレインに接続されている。トランジ
スタＱ１０のドレインはビット線ＢＬ２に接続され、ゲ
ートはごツ（へ線ＢＬ１に接続され、ソースはトランジ
スタＱ１３のドレインに接続されている。トランジスタ
Ｑ１１．Ｑ１２のソースはｍａＶｃｃに接続されている
。そして、トランジスタＱ１１のドレインはビット線Ｂ
ＬＩに接続されるとともにゲートはピッ１〜線ＢＬ２に
接続され、トランジスタＱ１２のドレインはビット線Ｂ
Ｌ１に接続されるとともにゲートはビット線ＢＬＩに接
続されている。また、トランジスタＱ１３のソースは接
地されるとともにゲートにはバーンイン試験時に第２図
（Ｃ）に示すゲート信号φ１が入力されるようになって
いる。
次に、このように構成されたメモリ・セルを備えたＳＲ
ＡＭのバーンイン試験時における作用をＪ１明する。
さて、上記Ｓ　ＲＡ　Ｍのメモリ・セルにセル情報が書
込まれている状態で第２図（ａ）に示すアドレス信号Ｓ
　Ｇ　１により当該メモリー１ルのアドレスが選択され
ると、ワード線ＷＬに第２図（ｂ）に小す１−ルベルの
ゲート信号ＳＧ２が入力されてトランジスタＱ１．Ｑ２
がオンされる。すると、トランジスタＱ３．Ｑ４のオン
・オフ状態に基くセル情報によりビット線ＢＬ１．８Ｌ
２の電位ＶＢＬＩ、ＶＢＬ２は例えハＶ　Ｂ　Ｌ　１　
カｌ−Ｉ　Ｌ／　ヘルドなるとともにＶＢＬ２がＬレベ
ルとなってＶＢＬｌ＞ＶＢＬ２となり両者の電位差はト
ランジスタＱ６のしきい部分に相当する約１ｖ程度とな
る。
従って、この状態ではトランジスタＱ９．Ｑ１０はいず
れもオン状態となり、トランジスタＱ１３のドレインと
トランジスタＱ９．Ｑ１０のソースとの接続点ＢＬＧの
電位ＶＢＬＧがＨレベルとなる。
この状態でトランジスタＱ１３のゲートに第２図（Ｃ）
に示す１ルベルのゲート信号φ１が人力されると、同ト
ランジスタＱ１３がオンされ、接続点ＢＬＧの電位ＶＢ
ＬＧは第２図（ｅ）に示１ようにほぼグランドＧまで下
降する。すると、トランジスタＱ９．Ｑ１０にドレイン
電流が流れるが、ＶＢＬＩ＞ＶＢＬ２であることからト
ランジスタＱ１０にトランジスタＱ９より大きなドレイ
ン電流が流れるとともに、両トランジスタＱ９゜ＱＩＯ
はそのドレイン電流の差が広がるように動作する。
この結果、第２図（ｄ）に示すようにＶＢＬＩはほぼ電
源電圧Ｖｃｃに等しいＨレベルに収束し、これと同時に
ＶＢＬ２はほぼグランドＧに等しいＬレベルに収束する
。なお、トランジスタＱ１１゜Ｑｌ２はトランジスタＱ
９．Ｑ１０の上記動作を促進するように動作する。
また、トランジスタＱ１３のゲート信号φ１がＬレベル
に戻ると、同トランジスタＱ１３がオフされ、ビット線
ＢＬ１．ＢＬ２は通常のセル情報読み出し時の電位差に
復帰し、ワード線Ｗ　Ｌのグト信号Ｓ　Ｇ　２がかＬレ
ベルとなるとＶＢ＋　１゜Ｖ　Ｂ　Ｌ　２はいずれも！
−ルベルとなる。
以トのようにこのＳ　ＲＡ　Ｍでは、バーンイン試験を
行なう時、すなわち１〜ランジスタＱ１３に）−ルベル
のゲート・信号φ１を入力した時にはビット線ＢＬ１．
［３１２の電位Ｖ［３＋−１，ＶＢＬ２を電源ＶＣＣと
グランド電位とに拡大することができる。従つＣ、バー
ンイン試験時にはビット線ＢＬ１．８１２間に電源とし
て供給する７ｖ程度の充分４１′市圧スＦ・レスをかけ
ることができ、その電圧ストレスにより潜在的不良を持
ったＳＲＡＭをｆｉｌ実に除去することができる。そし
て、このＳＲＡＭの通常の使用時、すなわらトランジス
タＱ１３にＨレベルのゲート信号φ１を入力しない時に
はビット線ＢＬ１．ＢＬ２間の電位差を小さくしてセル
情報の読み出し速度を向上さぼることができる。
まｌζ、上記ＳＲＡＭではトランジスタＱ１３にゲート
信号φ１を入力して例えばビット線ＢＬ２のｉ：Ｉ２　
（１２Ｖ　Ｂ　Ｌ　２がグランドＧ近傍まで下降した時
、トランジスタＱ６からトランジスタＱ１０．Ｑ１３を
経てグランドに直流電流が流れるが、この直流電流は次
に示す回路構成で解消することができる。
すなわち、第３図に示すようにトランジスタＱ５、Ｑ６
のゲートを接続して共通のゲート信号φ２を入力可能と
し、そのゲート信号φ２は第４図に示すようにトランジ
スタＱ１に入力するゲート信号φ１に対し逆相とする。
このような構成によりトランジスタＱ１３がオンされる
ときはトランジスタＱ５がオフされるため、上記のよう
な直流電流は解消される。
上記のようなゲート信号φ１．φ２はこのＳＲＡＭのチ
ップに専用の入力端子を設定すればバーンイン装置から
それぞれ入力可能であるが、専用の入力端子を設けるこ
となく他の入力端子を利用してゲート信号φ１．φ２を
入力するための構成として次に示すような構成が考えら
れる。
第５図に示すようなＪＫフリップ・フロツー１回路２を
周一チップ内に形成するとともにそのＪ入力端子にトラ
ンジスタＱ１４を３個直列に接続して併用入力端子りに
接続し、Ｋ入力端子には電源電圧ＶＣＣを入力する。こ
のような構成により第６図＜ａ）に示すように併用入力
端子りにＶＣＣよりトランジスタ３個分のしきい値３Ｖ
ｔｈ以上高い電圧を入力すると、第６図（ｂ）、（Ｃ）
に示すようにひいに逆相のゲート信号φ１．φ２をＪＫ
フリップ・フロップ回路２から各コラムに出力さヒるこ
とがぐきる。
一方、萌記実施例ではトランジスタＱ１３を各コラムに
それぞれ設ける構成としたが、第７図に示すように各コ
ラムの接続点ＢＬＧを共通のＢ　Ｉ−Ｇ線３で接続し、
セル・ブロック４の端部に１個のトランジスタＱ１３を
設けるようにしてもよい。
また、同図に示すようにトランジスタＱ１３のドレイン
にトランジスタＱ１５のソースを接続し、同トランジス
タＱ１５のドレインに電源ｖＣＣを接続するとともにゲ
ートに前記ゲート信号φ２を入力すれば、トランジスタ
Ｑ１３がオフすると同時にトランジスタＱ１５をオンさ
せることにより、ＢＬＧ線３を速やかに１ルベルに復帰
さゼて各ビット線ＢＬ１〜ＢＬ（ｒｌ＋１）の電位を通
常の電位に速やかに復帰させることができる。
［発明の効果］ 以上詳述したように、この発明は各メモリ・セルのセル
情報を当該メモリ・セルを選択するアドレス信号に基い
て一対のピッＩ〜線を介して読み出すとともに、セル情
報の読み出し時のビット線の電位差をセル情報の電位差
に対し圧縮して読み出し速度の向上を図った半導体記憶
装置において、バーンイン装置でスクリーニングする場
合にはゲート手段に動作信号を入力してフリップ・フロ
ップ回路を動作させることによりビット線間に充分な電
圧ストレスを加えることができるので、潜在的不良を持
つ半導体記憶装置を確実に除去することができる優れた
効果を有する。
【図面の簡単な説明】
第１図はこの発明を具体化したＳＲＡＭのメモリ・セル
を示す回路図、第２図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）
はその回路の動作を示す波形図、第３図はこの発明を具
体化したメ［す・セルの変形例を示す回路図、第４図は
ぞの回路の動作を示す波形図、第５図はフリップ・ノロ
ツブ回路を動作させる動作信号を発生させるための回路
を示す回路図、第６図（ａ）（ｂ）（Ｃ）はその入出力
波形図、第７図はゲート手段の変形例を示ず回路図、第
８図は従来のメモリ・セルを示す回路図、第９図（ａ＞
（ｂ）（ｃ）（ｄ）（ｅ）はその動作を示す波形図、第
１０図はピッ１〜線に付着する導電性異物を示す概念図
である。 図中、１はフリップ・フロップ回路、ＢＬｌ。 ８　Ｌ　２はビット線、Ｑ１３はゲート手段である。 代　理　人　　　弁理士　　　井桁　貞−第１図 本発明のＳＲＡＭのコラムを示す回路図筒　２　図 コラム各部の動作奄示すタイミングチャート第 図 本発明のＳＲＡＭの変形例を示す回路図Ｂ２ 第 図 本発明に関するゲート揖号発生回路図 第 図 本発明のゲート手段の別の実態例を示す回路図第 図 本発明のゲート信号を示すタイミングチャート第 図 本発明に関するゲート＠＠発生回路のタイミングチャー
ト第 図 従来のＳＲＡＭのコラムを示す回路図 筒 図 巴りと 第 図

Claims (1)

  1. 【特許請求の範囲】 　１、各メモリ・セルのセル情報を当該メモリ・セルを
    選択するアドレス信号に基いて一対のビット線を介して
    読み出すとともに、セル情報の読み出し時のビット線の
    電位差をセル情報の電位差に対し圧縮することにより読
    み出し速度の向上を図った半導体記憶装置において、 各ビット線（ＢＬ１、ＢＬ２）間にそのビット線（ＢＬ
    １、ＢＬ２）の電位差を電源電圧とグランドとの電位差
    に拡大するフリップ・フロップ回路（１）を接続し、そ
    のフリップ・フロップ回路（１）にはフリツプ・フロッ
    プ回路（１）を動作させる動作信号を入力するためのゲ
    ート手段（Ｑ１３）を接続したことを特徴とする半導体
    記憶装置。
JP63221152A 1988-09-02 1988-09-02 半導体記憶装置 Pending JPH0268796A (ja)

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