JP2663702B2 - Ｃｍｏｓスタチックメモリ - Google Patents
ＣｍｏｓスタチックメモリInfo
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- JP2663702B2 JP2663702B2 JP2282825A JP28282590A JP2663702B2 JP 2663702 B2 JP2663702 B2 JP 2663702B2 JP 2282825 A JP2282825 A JP 2282825A JP 28282590 A JP28282590 A JP 28282590A JP 2663702 B2 JP2663702 B2 JP 2663702B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSスタチックメモリに関し、特に複数のメ
モリセルが連なるビット線もしくは共通の読出し線にプ
ルアップ用の負荷MOSトランジスタを有するCMOSスタチ
ックメモリに関する。
モリセルが連なるビット線もしくは共通の読出し線にプ
ルアップ用の負荷MOSトランジスタを有するCMOSスタチ
ックメモリに関する。
従来、CMOSスタチックメモリは微細化技術の進歩に伴
い、ますます大容量になり、歩留向上のための不良解析
技術はますます困難になってきている。一般的に、スタ
チックメモリの場合、ビット線対は非常に厳しいマスク
パターンになっているため、製造上におけるビット線沿
いの不良率は非常に高い。例えば、ビット線を構成する
アルミ配線が他のビット線とショートしたり、電源線も
しくは接地線とショートすると、ビット線沿いの不良に
なる。
い、ますます大容量になり、歩留向上のための不良解析
技術はますます困難になってきている。一般的に、スタ
チックメモリの場合、ビット線対は非常に厳しいマスク
パターンになっているため、製造上におけるビット線沿
いの不良率は非常に高い。例えば、ビット線を構成する
アルミ配線が他のビット線とショートしたり、電源線も
しくは接地線とショートすると、ビット線沿いの不良に
なる。
この製造上のビット線不良率を下げるため不良解析技
術として、各ビット線毎に書込みをしながらDC電源電流
をモニターしていく技術があり、これにより、ビット線
のどこに不具合があるのかをある程度知ることができ
る。
術として、各ビット線毎に書込みをしながらDC電源電流
をモニターしていく技術があり、これにより、ビット線
のどこに不具合があるのかをある程度知ることができ
る。
第５図はかかる従来の一例を示すプリチャージ型のCM
OSスタチックメモリの回路図である。
OSスタチックメモリの回路図である。
第５図に示すように、従来のプリチャージ型のCMOSス
タチックメモリはプリチャージ＆イコライズ信号EQAが
入力されるＰ型MOSトランジスタQp1i〜Qp3i及びQp1j〜Q
p3jからなるＰ型MOSトランジスタ群14と、Ｐ型MOSトラ
ンジスタQp4i,Qp5i,Qp4j及びQp5jからなるビット線Di〜
▲▼のハイレベル補償用の能力の小さいＰ型MOSト
ランジスタ群15と、ワード線WLおよびビット線Di〜▲
▼に接続されたメモリセル（図示省略）からなるスタ
チックメモリセル群９と、Ｙ選択信号YiもしくはYjが入
力され且つ図示省略しているＮ型MOSトランジスタから
なるＹ選択スイッチ群10と、Ｙ選択スイッチ群10のＮ型
MOSトランジスタに読出し／書込み線11を介して接続さ
れメモリセルからの微少信号を増幅するセンスアンプ３
および書込みドライバー４とから構成されている。
タチックメモリはプリチャージ＆イコライズ信号EQAが
入力されるＰ型MOSトランジスタQp1i〜Qp3i及びQp1j〜Q
p3jからなるＰ型MOSトランジスタ群14と、Ｐ型MOSトラ
ンジスタQp4i,Qp5i,Qp4j及びQp5jからなるビット線Di〜
▲▼のハイレベル補償用の能力の小さいＰ型MOSト
ランジスタ群15と、ワード線WLおよびビット線Di〜▲
▼に接続されたメモリセル（図示省略）からなるスタ
チックメモリセル群９と、Ｙ選択信号YiもしくはYjが入
力され且つ図示省略しているＮ型MOSトランジスタから
なるＹ選択スイッチ群10と、Ｙ選択スイッチ群10のＮ型
MOSトランジスタに読出し／書込み線11を介して接続さ
れメモリセルからの微少信号を増幅するセンスアンプ３
および書込みドライバー４とから構成されている。
例えば、ビット線Diが接地線と抵抗R1を介してショー
トした製造上の欠陥は、ビット線毎に書込み時のDC電源
電流を測定すれば、その電流差を検出することにより、
かかる欠陥モードを判定することが可能になる。
トした製造上の欠陥は、ビット線毎に書込み時のDC電源
電流を測定すれば、その電流差を検出することにより、
かかる欠陥モードを判定することが可能になる。
ここでは、第１表に具体的なビット線Diに接地線とシ
ョートした欠陥があるときの書込み時のDC電源電流値を
示す。すなわち、Ｙ選択信号Yiが選択され且つ“1"書込
みのとき、△Ｉだけ増加した電流値が検出される。一般
的に、センスアンプ３の書込み時電流は流さないし且つ
アドレス入力端子等が接続された入力回路では、入力端
子にMOSレベルを印加してやれば、元の電流値つまり欠
陥部分に電流が流れない時の電流I0は少なくなり、電流
増加分△Ｉを精度良く検出することが可能になる。
ョートした欠陥があるときの書込み時のDC電源電流値を
示す。すなわち、Ｙ選択信号Yiが選択され且つ“1"書込
みのとき、△Ｉだけ増加した電流値が検出される。一般
的に、センスアンプ３の書込み時電流は流さないし且つ
アドレス入力端子等が接続された入力回路では、入力端
子にMOSレベルを印加してやれば、元の電流値つまり欠
陥部分に電流が流れない時の電流I0は少なくなり、電流
増加分△Ｉを精度良く検出することが可能になる。
第６図は従来の他の例を示すCMOSスタチックメモリの
回路図である。
回路図である。
第６図に示すように、ビット線Di〜▲▼もしくは
読出し線を常時プルアップしておくようなCMOSスタチッ
クメモリでは、その検出精度が非常に悪くなる。
読出し線を常時プルアップしておくようなCMOSスタチッ
クメモリでは、その検出精度が非常に悪くなる。
一般的に、前述した第５図に示すメモリ回路は、低消
費電力を狙ったスタチックメモリに採用され、一方第６
図に示すようなビット線もしくは読み出し線を常時プル
アップする負荷MOSトランジスタを有するメモリ回路
は、高速アクセスを狙ったスタチックメモリに採用され
る傾向にある。
費電力を狙ったスタチックメモリに採用され、一方第６
図に示すようなビット線もしくは読み出し線を常時プル
アップする負荷MOSトランジスタを有するメモリ回路
は、高速アクセスを狙ったスタチックメモリに採用され
る傾向にある。
第６図において、Ｐ型MOSトランジスタQp1i,Qp2i,Q
p1j及びQp2jはビット線を常時プルアップするプルアッ
プトランジスタ群7Aを構成し、またＰ型MOSトランジス
タQp3i及びQp3jはビット線をイコライズするイコライズ
トランジスタ群８を構成し、あとは第５図に示す回路構
成と同じものである。
p1j及びQp2jはビット線を常時プルアップするプルアッ
プトランジスタ群7Aを構成し、またＰ型MOSトランジス
タQp3i及びQp3jはビット線をイコライズするイコライズ
トランジスタ群８を構成し、あとは第５図に示す回路構
成と同じものである。
前述した第５図の回路と同様にビット線Diが抵抗R1を
介して接地線にショートした欠陥があったとすると、第
１表に示す通り、書込み時のDC電源電流の増加を検出し
てどのような欠陥モードかを知ることは可能である。し
かしながら、常時プルアップしているＰ型MOSトランジ
スタ群Qp1i,Qp2i,Qp1j及びQp2jから選択されたワード線
WLに連なるメモリセル群９へ常時電流が流れ続けるし、
またプルアップ用の負荷MOSトランジスタ群7Aと書込み
ドライバー４間にDC電流が流れるため、書込み時の元の
DC電源電流I0は多くなり、欠陥モード検出精度は非常に
悪くなる。特に、ビット線に微少リークがあるような欠
陥モードの場合、その検出はほぼ不可能に近い。
介して接地線にショートした欠陥があったとすると、第
１表に示す通り、書込み時のDC電源電流の増加を検出し
てどのような欠陥モードかを知ることは可能である。し
かしながら、常時プルアップしているＰ型MOSトランジ
スタ群Qp1i,Qp2i,Qp1j及びQp2jから選択されたワード線
WLに連なるメモリセル群９へ常時電流が流れ続けるし、
またプルアップ用の負荷MOSトランジスタ群7Aと書込み
ドライバー４間にDC電流が流れるため、書込み時の元の
DC電源電流I0は多くなり、欠陥モード検出精度は非常に
悪くなる。特に、ビット線に微少リークがあるような欠
陥モードの場合、その検出はほぼ不可能に近い。
上述した従来のビット線もしくは共通の読み出し線に
常時オンしているプルアップ用の負荷MOSトランジスタ
を有するCMOSスタチックメモリは、書込み時のDC電源電
流が多いため、ビット線上の欠陥モードを検出すること
が困難になり、特にビット線上の微少リーク欠陥の検出
はほぼ不可能になるという欠点がある。
常時オンしているプルアップ用の負荷MOSトランジスタ
を有するCMOSスタチックメモリは、書込み時のDC電源電
流が多いため、ビット線上の欠陥モードを検出すること
が困難になり、特にビット線上の微少リーク欠陥の検出
はほぼ不可能になるという欠点がある。
本発明の目的は、かかるビット線もしくは共通の読み
出し線に接続され且つ通常動作状態のときは常にオン状
態にあるプルアップ用の負荷MOSトランジスタを強制的
に操作させることにより、製造上発生するビット線の欠
陥モードの解析を容易にするとともに、欠陥の検出精度
を向上させるCMOSスタチックメモリを提供することにあ
る。
出し線に接続され且つ通常動作状態のときは常にオン状
態にあるプルアップ用の負荷MOSトランジスタを強制的
に操作させることにより、製造上発生するビット線の欠
陥モードの解析を容易にするとともに、欠陥の検出精度
を向上させるCMOSスタチックメモリを提供することにあ
る。
本発明のCMOSスタチックメモリは、複数のメモリセル
が連なるビット線もしくは共通の読み出し線に接続され
るプルアップ用の負荷MOSトランジスタと、前記負荷MOS
トランジスタのゲートを外部から制御するための制御パ
ッドと、通常動作状態のときに前記制御パッドの入力を
固定する抵抗とを有し、不良解析時に前記制御パッドを
介して前記負荷MOSトランジスタを強制的にディスエー
ブルにするように構成される。
が連なるビット線もしくは共通の読み出し線に接続され
るプルアップ用の負荷MOSトランジスタと、前記負荷MOS
トランジスタのゲートを外部から制御するための制御パ
ッドと、通常動作状態のときに前記制御パッドの入力を
固定する抵抗とを有し、不良解析時に前記制御パッドを
介して前記負荷MOSトランジスタを強制的にディスエー
ブルにするように構成される。
また、本発明のCMOSスタチックメモリは、複数のメモ
リセルが連なるビット線もしくは共通の読み出し線に接
続されるプルアップ用の負荷MOSトランジスタと、前記
負荷MOSトランジスタのゲートを制御するために通常動
作状態で用いる固定記憶素子を含む制御回路とを有し、
不良解析時に前記制御回路の前記固定記憶素子を操作し
て前記負荷MOSトランジスタを強制的にディスエーブル
にするように構成される。
リセルが連なるビット線もしくは共通の読み出し線に接
続されるプルアップ用の負荷MOSトランジスタと、前記
負荷MOSトランジスタのゲートを制御するために通常動
作状態で用いる固定記憶素子を含む制御回路とを有し、
不良解析時に前記制御回路の前記固定記憶素子を操作し
て前記負荷MOSトランジスタを強制的にディスエーブル
にするように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示すCMOSスタチック
メモリの回路図である。
メモリの回路図である。
第１図に示すように、本実施例は、前述した第６図の
従来例と比較し、Ｐ型MOSトランジスタQp1i,Qp2i,Qp1j
及びQp2jによりビット線Di〜▲▼をプルアップする
プルアップトランジスタ群７と、プルアップトランジス
タ群７のゲートを駆動するドライバー５と、プルアップ
トランジスタ群７を構成するＰ型MOSトランジスタのゲ
ートを外部から強制的に制御する制御パット６と、通常
動作時にドライバー５のゲートを接地電位にしておくた
めのプルダウン用抵抗R2とを設けた点が相異し、その他
のイコライズトランジスタ群8,メモリセル群9,Y選択ス
イッチ群10,読出し／書込み線11およびセンスアンプ３
と書込みドライバー４については従来例と同じであるの
でその説明を省略する。
従来例と比較し、Ｐ型MOSトランジスタQp1i,Qp2i,Qp1j
及びQp2jによりビット線Di〜▲▼をプルアップする
プルアップトランジスタ群７と、プルアップトランジス
タ群７のゲートを駆動するドライバー５と、プルアップ
トランジスタ群７を構成するＰ型MOSトランジスタのゲ
ートを外部から強制的に制御する制御パット６と、通常
動作時にドライバー５のゲートを接地電位にしておくた
めのプルダウン用抵抗R2とを設けた点が相異し、その他
のイコライズトランジスタ群8,メモリセル群9,Y選択ス
イッチ群10,読出し／書込み線11およびセンスアンプ３
と書込みドライバー４については従来例と同じであるの
でその説明を省略する。
かかるCMOSスタチックメモリ回路において、通常動作
をしているとき、制御パット６はプルダウン用抵抗R2を
介して接地電位になっているので、プルアップ用の負荷
MOSトランジスタQp1i〜Qp2jのゲート電位も接地電位に
なっている。従って、プルアップ用のＰ型MOSトランジ
スタQp1i,Qp2i,Qp1j及びQp2jは常時オンとなり、ビット
線Di〜▲▼をプルアップしている。
をしているとき、制御パット６はプルダウン用抵抗R2を
介して接地電位になっているので、プルアップ用の負荷
MOSトランジスタQp1i〜Qp2jのゲート電位も接地電位に
なっている。従って、プルアップ用のＰ型MOSトランジ
スタQp1i,Qp2i,Qp1j及びQp2jは常時オンとなり、ビット
線Di〜▲▼をプルアップしている。
一方、製造上の欠陥があってビット線Diがリーク源抵
抗R1で接地線とショートしていたとき、前述の第１表に
も示したように、書込み時のDC電源電流は、Ｙ選択信号
Yiを選択し且つ“1"書込みのとき、△Ｉだけ増加した電
流値が検出される。このとき、制御パット６を外部から
強制的にハイレベルにすれば、プルアップトランジスタ
群７を構成するＰ型MOSトランジスタQp1i,Qp2i,Qp1j及
びQp2jはいずれもディスエーブルになる。従って、ビッ
ト線の欠陥リーク電流の増加分△Ｉの検出精度は向上
し、ビット線の微少リーク電流さえも検出可能になる。
勿論、通常の書込み時及び読み出し時には、制御パット
６を外部から制御することなく、あくまで不良解析時に
のみ制御パット６を利用するので、通常動作には全く影
響はない。
抗R1で接地線とショートしていたとき、前述の第１表に
も示したように、書込み時のDC電源電流は、Ｙ選択信号
Yiを選択し且つ“1"書込みのとき、△Ｉだけ増加した電
流値が検出される。このとき、制御パット６を外部から
強制的にハイレベルにすれば、プルアップトランジスタ
群７を構成するＰ型MOSトランジスタQp1i,Qp2i,Qp1j及
びQp2jはいずれもディスエーブルになる。従って、ビッ
ト線の欠陥リーク電流の増加分△Ｉの検出精度は向上
し、ビット線の微少リーク電流さえも検出可能になる。
勿論、通常の書込み時及び読み出し時には、制御パット
６を外部から制御することなく、あくまで不良解析時に
のみ制御パット６を利用するので、通常動作には全く影
響はない。
第２図は本発明の第二の実施例を説明するためのCMOS
スタチックメモリのプルアップ制御回路図である。
スタチックメモリのプルアップ制御回路図である。
第２図に示すように、本実施例は前述した第一の実施
例の回路のうち、メモリセル1,2と、センスアンプ３
と、書込みドライバー４と、プルアップトランジスタ群
７乃至Ｙ選択スイッチ群10と、読出し／書込み線11とは
同一の構成を有し、異なる点はビット線のプルアップ用
のＰ型MOSトランジスタQp1i,Qp2i,Qp1j及びQp2jのゲー
ト電位を固定記憶素子であるヒューズFuseとＮ型MOSト
ランジスタQNおよびインバータ回路INV1とを含むプルア
ップ制御回路12で制御することにある。
例の回路のうち、メモリセル1,2と、センスアンプ３
と、書込みドライバー４と、プルアップトランジスタ群
７乃至Ｙ選択スイッチ群10と、読出し／書込み線11とは
同一の構成を有し、異なる点はビット線のプルアップ用
のＰ型MOSトランジスタQp1i,Qp2i,Qp1j及びQp2jのゲー
ト電位を固定記憶素子であるヒューズFuseとＮ型MOSト
ランジスタQNおよびインバータ回路INV1とを含むプルア
ップ制御回路12で制御することにある。
通常動作のときは、ヒューズFuseを切断しないためプ
ルアップ用のＰ型MOSトランジスタ群７はイネーブルの
ままでビット線Di〜▲▼を常時プルアップしてい
る。一方、欠陥をもつビット線Di〜▲▼の不良解析
時にはヒューズFuseを切断することにより、プルアップ
制御回路12の出力がハイレベルになるため、プルアップ
用のＰ型MOSトランジスタ群７は全てディスエーブルに
なり、欠陥ビット線のリーク電流を高精度で検出するこ
とができる。勿論、一旦ヒューズFuseを切断してしまえ
ば、修正不可能になり、プルアップ用のＰ型MOSトラン
ジスタ群７はディスエーブルになったままで通常動作は
できなくなることは言うまでもない。
ルアップ用のＰ型MOSトランジスタ群７はイネーブルの
ままでビット線Di〜▲▼を常時プルアップしてい
る。一方、欠陥をもつビット線Di〜▲▼の不良解析
時にはヒューズFuseを切断することにより、プルアップ
制御回路12の出力がハイレベルになるため、プルアップ
用のＰ型MOSトランジスタ群７は全てディスエーブルに
なり、欠陥ビット線のリーク電流を高精度で検出するこ
とができる。勿論、一旦ヒューズFuseを切断してしまえ
ば、修正不可能になり、プルアップ用のＰ型MOSトラン
ジスタ群７はディスエーブルになったままで通常動作は
できなくなることは言うまでもない。
第３図は本発明の第三の実施例を示すCMOSスタチック
メモリの回路図である。
メモリの回路図である。
第３図に示すように、本実施例は前述した第一の実施
例（第１図）におけるビット線Di〜▲▼に接続され
たプルアップ用の負荷MOSトランジスタ13をＮ型MOSトラ
ンジスタQN3i〜QN4jで構成したときの例であり、その他
は第１図の回路と同様である。通常動作時には、制御パ
ット６は抵抗R2を介してVcc電源側にプルアップされて
おり、不良解析時にのみビット線Di〜▲▼のプルア
ップ用のＮ型MOSトランジスタ群13を構成する各トラン
ジスタQN3i,QN4i,QN3j及びQN4jはディスエーブルにな
り、欠陥をもつビット線のリーク電流を高精度で検出す
ることが可能になる。
例（第１図）におけるビット線Di〜▲▼に接続され
たプルアップ用の負荷MOSトランジスタ13をＮ型MOSトラ
ンジスタQN3i〜QN4jで構成したときの例であり、その他
は第１図の回路と同様である。通常動作時には、制御パ
ット６は抵抗R2を介してVcc電源側にプルアップされて
おり、不良解析時にのみビット線Di〜▲▼のプルア
ップ用のＮ型MOSトランジスタ群13を構成する各トラン
ジスタQN3i,QN4i,QN3j及びQN4jはディスエーブルにな
り、欠陥をもつビット線のリーク電流を高精度で検出す
ることが可能になる。
第４図は本発明の第四の実施例を説明するためのCMOS
スタチックメモリのプルアップ制御回路図である。
スタチックメモリのプルアップ制御回路図である。
第４図に示すように、本実施例は前述した第３図のプ
ルアップトランジスタ群13を構成するＮ型MOSトランジ
スタQN3i,QN4iおよびQN3j,QN4jの各ゲートに供給する電
圧を制御するプルアップ制御回路12のみを示し、その他
の回路は第３図と同様である。このプルアップ制御回路
12は、第３図のドライバー５および抵抗R2に替るもので
あり、第２図で説明したプルアップ制御回路12にインバ
ータ回路INV2を付加した構成である。すなわち、本実施
例は、ビット線Di〜▲▼に接続されるプルアップ用
の付加MOSトランジスタがＮ型MOSトランジスタQN3i〜Q
N4jで構成されているため、第２図のプルアップ制御回
路12の出力にインバータ回路INV2を挿入しただけであ
る。
ルアップトランジスタ群13を構成するＮ型MOSトランジ
スタQN3i,QN4iおよびQN3j,QN4jの各ゲートに供給する電
圧を制御するプルアップ制御回路12のみを示し、その他
の回路は第３図と同様である。このプルアップ制御回路
12は、第３図のドライバー５および抵抗R2に替るもので
あり、第２図で説明したプルアップ制御回路12にインバ
ータ回路INV2を付加した構成である。すなわち、本実施
例は、ビット線Di〜▲▼に接続されるプルアップ用
の付加MOSトランジスタがＮ型MOSトランジスタQN3i〜Q
N4jで構成されているため、第２図のプルアップ制御回
路12の出力にインバータ回路INV2を挿入しただけであ
る。
本実施例も前述した第２図の実施例と同様に、ヒュー
ズFuseを切断することにより、プルアップ用のＮ型MOS
トランジスタ群QN3i,QN4i,QN3j及びQN4j13をディスエー
ブルにし、ビット線の欠陥リーク電流を高精度に検出す
ることができる。
ズFuseを切断することにより、プルアップ用のＮ型MOS
トランジスタ群QN3i,QN4i,QN3j及びQN4j13をディスエー
ブルにし、ビット線の欠陥リーク電流を高精度に検出す
ることができる。
以上、四つの実施例について説明したが、従来のCMOS
スタチックメモリがビット線もしくは読出し線に接続さ
れるプルアップ用の負荷MOSトランジスタのゲート電位
を固定電位としていたのに付し、これらの実施例はプル
アップ用の負荷MOSトランジスタのゲート電位を外部か
ら制御可能にするかもしくは負荷MOSトランジスタのゲ
ート電位を固定記憶素子を含む制御回路により制御可能
にしている。
スタチックメモリがビット線もしくは読出し線に接続さ
れるプルアップ用の負荷MOSトランジスタのゲート電位
を固定電位としていたのに付し、これらの実施例はプル
アップ用の負荷MOSトランジスタのゲート電位を外部か
ら制御可能にするかもしくは負荷MOSトランジスタのゲ
ート電位を固定記憶素子を含む制御回路により制御可能
にしている。
以上説明したように、本発明のCMOSスタチックメモリ
は、ビット線もしくは共通の読み出し線に接続されるプ
ルアップ用の負荷MOSトランジスタを外部もしくは固定
記憶素子を含む制御回路から強制的にディスエーブルに
する手段を設けることにより、製造上で発生するビット
線の欠陥モードの解析、すなわちビット線の欠陥リーク
電流を容易に且つ高精度に検出できるという効果があ
る。
は、ビット線もしくは共通の読み出し線に接続されるプ
ルアップ用の負荷MOSトランジスタを外部もしくは固定
記憶素子を含む制御回路から強制的にディスエーブルに
する手段を設けることにより、製造上で発生するビット
線の欠陥モードの解析、すなわちビット線の欠陥リーク
電流を容易に且つ高精度に検出できるという効果があ
る。
第１図は本発明の第一の実施例を示すCMOSスタチックメ
モリの回路図、第２図は本発明の第二の実施例を説明す
るためのCMOSスタチックメモリのプルアップ制御回路
図、第３図は本発明の第三の実施例を示すCMOSスタチッ
クメモリの回路図、第４図は本発明の第四の実施例を説
明するためのCMOSスタチックメモリのプルアップ制御回
路図、第５図および第６図はそれぞれ従来の一例を示す
CMOSスタチックメモリの回路図である。 1,2……メモリセル、３……センスアンプ、４……書込
みドライバー、５……ドライバー、６……制御パット、
7,13……プルアップトランジスタ群、８……イコライズ
トランジスタ群、９……メモリセル群、10……Ｙ選択ス
イッチ群、11……読出し／書込み線、12……プルアップ
制御回路、Qp1i〜Qp3i,QP1j〜QP3j……Ｐ型MOSトランジ
スタ、QN1i〜QN4i,QN1j〜QN4j,QN……Ｎ型MOSトランジ
スタ、Fuse……ヒューズ、INV1,INV2……インバータ回
路、R1……リーク源抵抗、R2……プルダウン抵抗、EQ…
…イコライズ信号、WL……ワード線、Di,▲▼,Dj,
▲▼……ビット線、Yi,Yj……Ｙ選択信号。
モリの回路図、第２図は本発明の第二の実施例を説明す
るためのCMOSスタチックメモリのプルアップ制御回路
図、第３図は本発明の第三の実施例を示すCMOSスタチッ
クメモリの回路図、第４図は本発明の第四の実施例を説
明するためのCMOSスタチックメモリのプルアップ制御回
路図、第５図および第６図はそれぞれ従来の一例を示す
CMOSスタチックメモリの回路図である。 1,2……メモリセル、３……センスアンプ、４……書込
みドライバー、５……ドライバー、６……制御パット、
7,13……プルアップトランジスタ群、８……イコライズ
トランジスタ群、９……メモリセル群、10……Ｙ選択ス
イッチ群、11……読出し／書込み線、12……プルアップ
制御回路、Qp1i〜Qp3i,QP1j〜QP3j……Ｐ型MOSトランジ
スタ、QN1i〜QN4i,QN1j〜QN4j,QN……Ｎ型MOSトランジ
スタ、Fuse……ヒューズ、INV1,INV2……インバータ回
路、R1……リーク源抵抗、R2……プルダウン抵抗、EQ…
…イコライズ信号、WL……ワード線、Di,▲▼,Dj,
▲▼……ビット線、Yi,Yj……Ｙ選択信号。
Claims (2)
- 【請求項１】複数のメモリセルが連なるビット線もしく
は共通の読み出し線に接続されるプルアップ用の負荷MO
Sトランジスタと、前記負荷MOSトランジスタのゲートを
外部から制御するための制御パッドと、通常動作状態の
ときに前記制御パッドの入力を固定する抵抗とを有し、
不良解析時に前記制御パッドを介して前記負荷MOSトラ
ンジスタを強制的にディスエーブルにすることを特徴と
するCMOSスタチックメモリ。 - 【請求項２】複数のメモリセルが連なるビット線もしく
は共通の読み出し線に接続されるプルアップ用の負荷MO
Sトランジスタと、前記負荷MOSトランジスタのゲートを
制御するために通常動作状態で用いる固定記憶素子を含
む制御回路とを有し、不良解析時に前記制御回路の前記
固定記憶素子を操作して前記負荷MOSトランジスタを強
制的にディスエーブルにすることを特徴とするCMOSスタ
チックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282825A JP2663702B2 (ja) | 1990-10-19 | 1990-10-19 | Ｃｍｏｓスタチックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282825A JP2663702B2 (ja) | 1990-10-19 | 1990-10-19 | Ｃｍｏｓスタチックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04157698A JPH04157698A (ja) | 1992-05-29 |
| JP2663702B2 true JP2663702B2 (ja) | 1997-10-15 |
Family
ID=17657572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282825A Expired - Lifetime JP2663702B2 (ja) | 1990-10-19 | 1990-10-19 | Ｃｍｏｓスタチックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663702B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229690A (ja) * | 1987-03-18 | 1988-09-26 | Nec Ic Microcomput Syst Ltd | メモリ周辺回路 |
| JPH01192098A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02158997A (ja) * | 1988-12-09 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419585A (en) * | 1987-07-13 | 1989-01-23 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1990
- 1990-10-19 JP JP2282825A patent/JP2663702B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229690A (ja) * | 1987-03-18 | 1988-09-26 | Nec Ic Microcomput Syst Ltd | メモリ周辺回路 |
| JPH01192098A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02158997A (ja) * | 1988-12-09 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04157698A (ja) | 1992-05-29 |
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