JPS63229690A - メモリ周辺回路 - Google Patents
メモリ周辺回路Info
- Publication number
- JPS63229690A JPS63229690A JP62064670A JP6467087A JPS63229690A JP S63229690 A JPS63229690 A JP S63229690A JP 62064670 A JP62064670 A JP 62064670A JP 6467087 A JP6467087 A JP 6467087A JP S63229690 A JPS63229690 A JP S63229690A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- address
- signal
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002093 peripheral effect Effects 0.000 title claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ周辺回路、特に、アドレスデコーダとメ
モリ共にプリチャージ方式を採用したメモリ周辺回路に
関する。
モリ共にプリチャージ方式を採用したメモリ周辺回路に
関する。
従来、この種のメモリ周辺回路は、アドレスデコーダに
入力するプリチャージ信号線を遅延回路の入力端子に接
続し、この遅延回路の出力線の信号をメモリのプリチャ
ージ信号入力端子に接続する構成になっていた。
入力するプリチャージ信号線を遅延回路の入力端子に接
続し、この遅延回路の出力線の信号をメモリのプリチャ
ージ信号入力端子に接続する構成になっていた。
第３図はこのような従来構成の一例を示す図である。
第３図において、アドレスデコーダ４に入力するプリチ
ャージ信号線１は、アドレスデコーダ４のプリチャージ
信号入力端子とインバータ８の入力端子に接続しており
、インバータ８の出力線は抵抗９を介してインバータ１
０の入力端子に接続しており、又インバータ１０の入力
端子と接地電位との間にコンデンサ１１が接続している
。さらに、インバータ１０の出力であるＲＯＭのプリチ
ャージ信号線３はＲＯＭ６のプリチャージ信号入力端子
に接続している。
ャージ信号線１は、アドレスデコーダ４のプリチャージ
信号入力端子とインバータ８の入力端子に接続しており
、インバータ８の出力線は抵抗９を介してインバータ１
０の入力端子に接続しており、又インバータ１０の入力
端子と接地電位との間にコンデンサ１１が接続している
。さらに、インバータ１０の出力であるＲＯＭのプリチ
ャージ信号線３はＲＯＭ６のプリチャージ信号入力端子
に接続している。
−Ｂに、アドレスデコーダとメモリ共にプリチャージ方
式を採用したメモリでは、メモリアクセス動作を保証す
るためには、アドレスデコーダの出力が安定してからメ
モリのプリチャージを解除する必要があるので、アドレ
スデコーダに入力するプリチャージは、アドレスデコー
ダの遅延時間だけ遅延させてメモリに供給する必要があ
る。
式を採用したメモリでは、メモリアクセス動作を保証す
るためには、アドレスデコーダの出力が安定してからメ
モリのプリチャージを解除する必要があるので、アドレ
スデコーダに入力するプリチャージは、アドレスデコー
ダの遅延時間だけ遅延させてメモリに供給する必要があ
る。
第３図に示した例では、このための遅延回路をインバー
タ８．１０と抵抗つとコンデンサ１１で構成している。
タ８．１０と抵抗つとコンデンサ１１で構成している。
上述した従来のメモリ周辺回路は、メモリに供給される
プリチャージ信号に与えるべき遅延を、インバータ、抵
抗、コンデンサ等から成る遅延回路によって発生させて
いるため、得られた遅延時間は、抵抗、コンデンサ容量
、インバータのスレッショルドの各値によって決まる。
プリチャージ信号に与えるべき遅延を、インバータ、抵
抗、コンデンサ等から成る遅延回路によって発生させて
いるため、得られた遅延時間は、抵抗、コンデンサ容量
、インバータのスレッショルドの各値によって決まる。
一方、メモリに供給されるプリチャージ信号の遅延時間
はアドレスデコーダの遅延時間と同じであるのが最適で
あるが、遅延時間のバラツキを考慮すると、遅延回路で
得られる遅延時間をアドレスデコーダの遅延時間の少な
くとも２倍以上に設計せざるを得ないことが経験的に結
論的にわかる。
はアドレスデコーダの遅延時間と同じであるのが最適で
あるが、遅延時間のバラツキを考慮すると、遅延回路で
得られる遅延時間をアドレスデコーダの遅延時間の少な
くとも２倍以上に設計せざるを得ないことが経験的に結
論的にわかる。
しかしながら、メモリのプリチャージ信号を必要以上に
遅らせる事は、アドレスデコーダのプリチャージを解除
してから、メモリのプリチャージ解除し、メモリのアク
セス動作（読み出し動作又は書き込み動作）に要する時
間を増大させる事につながり、メモリを高速に動作させ
る事が出来なくなるという重大な問題を発生させる。
遅らせる事は、アドレスデコーダのプリチャージを解除
してから、メモリのプリチャージ解除し、メモリのアク
セス動作（読み出し動作又は書き込み動作）に要する時
間を増大させる事につながり、メモリを高速に動作させ
る事が出来なくなるという重大な問題を発生させる。
本発明のメモリ周辺回路は、外部から入力するプリチャ
ージ信号に応答してアドレス選択信号をメモリに供給す
るアドレスデコーダと、アドレス選択信号を検出するゲ
ート回路と、上記プリチャージ信号とゲート回路の出力
信号に応答してそれぞれセットとリセットがされる順序
回路 とを設け、順序回路の出力をメモリに対するプリチャー
ジ信号としたことを特徴とする。
ージ信号に応答してアドレス選択信号をメモリに供給す
るアドレスデコーダと、アドレス選択信号を検出するゲ
ート回路と、上記プリチャージ信号とゲート回路の出力
信号に応答してそれぞれセットとリセットがされる順序
回路 とを設け、順序回路の出力をメモリに対するプリチャー
ジ信号としたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図を参照すると、本実施例はＲＯＭ６．アドレスデ
コーダ４．順序回路１２およびゲート回路７で構成され
ていることがわかる。
コーダ４．順序回路１２およびゲート回路７で構成され
ていることがわかる。
アドレスデコーダ４に入力するプリチャージ信号線１は
、アドレスデコーダ４のプリチャージ信号入力端子と順
序回路１２のセット入力端子に接続しており、アドレス
デコーダ４の出力線、すなわちアドレス選択信号線５は
、ＲＯＭ６のアドレス選択信号入力端子とゲート回路７
の入力端子に接続している。又ゲート回路７の出力信号
線は順序回路１２のセット入力端子に接続しており、順
序回路１２の出力信号線、すなわちＲＯＭ６のプリチャ
ージ信号線３は、ＲＯＭ６のプリチャージ信号入力端子
に接続している。
、アドレスデコーダ４のプリチャージ信号入力端子と順
序回路１２のセット入力端子に接続しており、アドレス
デコーダ４の出力線、すなわちアドレス選択信号線５は
、ＲＯＭ６のアドレス選択信号入力端子とゲート回路７
の入力端子に接続している。又ゲート回路７の出力信号
線は順序回路１２のセット入力端子に接続しており、順
序回路１２の出力信号線、すなわちＲＯＭ６のプリチャ
ージ信号線３は、ＲＯＭ６のプリチャージ信号入力端子
に接続している。
次に、第２図を用いて、本実施例の動作について説明す
る。
る。
アドレスデコーダ４がプリチャージ信号線１の信号が“
１′′になると、アドレス選択信号線５の信号は全て１
″になる。この為、ゲート回路７の出力線の信号は“０
′″になり、順序回路１２のリセット入力端子の信号は
パ０′”になる。
１′′になると、アドレス選択信号線５の信号は全て１
″になる。この為、ゲート回路７の出力線の信号は“０
′″になり、順序回路１２のリセット入力端子の信号は
パ０′”になる。
一方、順序回路１２のセット入力端子の信号が１″であ
るため、順序回路１２の出力信号線、すなわちＲＯＭ６
のプリチャージ信号線３の信号は“１°“になり、ＲＯ
Ｍ６はプリチャージされる。
るため、順序回路１２の出力信号線、すなわちＲＯＭ６
のプリチャージ信号線３の信号は“１°“になり、ＲＯ
Ｍ６はプリチャージされる。
次に、アドレスデコーダ４のプリチャージ信号線１の信
号が゛０パになると、アドレスデコーダ４はプリチャー
ジを解除され、アドレス入力信号線２の信号状態により
、アドレス選択信号線５の内、１本の信号がアドレスデ
コーダ４の動作遅延時間をもって°“０″になる。これ
により、ゲート回路７の出力線の信号は“１°゛になり
、順序回路１２はリセットされ、ＲＯＭ６のプリチャー
ジ信号線３の信号は“０”になり、ＲＯＭ６はプリチャ
ージを解除される。
号が゛０パになると、アドレスデコーダ４はプリチャー
ジを解除され、アドレス入力信号線２の信号状態により
、アドレス選択信号線５の内、１本の信号がアドレスデ
コーダ４の動作遅延時間をもって°“０″になる。これ
により、ゲート回路７の出力線の信号は“１°゛になり
、順序回路１２はリセットされ、ＲＯＭ６のプリチャー
ジ信号線３の信号は“０”になり、ＲＯＭ６はプリチャ
ージを解除される。
すなわち、ＲＯＭ６は、アドレスデコーダ４のプリチャ
ージ信号１の信号が“１″になるとただちにプリチャー
ジされ、アドレスデコーダ４のプリチャージ信号１の信
号が“′０″になるとアドレス選択信号線５に出力信号
が出た事をゲート回路７で検知してからプリチャージが
解除されることになる。
ージ信号１の信号が“１″になるとただちにプリチャー
ジされ、アドレスデコーダ４のプリチャージ信号１の信
号が“′０″になるとアドレス選択信号線５に出力信号
が出た事をゲート回路７で検知してからプリチャージが
解除されることになる。
以上説明したように、本発明はアドレスデコーダからア
ドレス信号が出た事をゲート回路により検知してから、
メモリのプリチャージを解除する構成としたため、遅延
回路が不要になり、メモリを高速に動作させる事が出来
る効果がある。
ドレス信号が出た事をゲート回路により検知してから、
メモリのプリチャージを解除する構成としたため、遅延
回路が不要になり、メモリを高速に動作させる事が出来
る効果がある。
さらに、ＩＣ化設計に関しては、（抵抗やコンデンサか
ら成る）遅延回路の設計が不要になるため、素子の設計
が容易になり、又、素子の配置・配線（レイアウト設計
）上も特に注意を払う必要が無い為、設計が極めて容易
になるという効果がある。
ら成る）遅延回路の設計が不要になるため、素子の設計
が容易になり、又、素子の配置・配線（レイアウト設計
）上も特に注意を払う必要が無い為、設計が極めて容易
になるという効果がある。
第１図は本発明の一実施例の回路図、第２図は本実施例
の動作タイミング図および第３図は従来例をそれぞれ示
す。 １．３・・・プリチャージ信号線、２・・・アドレス入
力信号線、４・・・アドレスデコーダ、５・・・アドレ
ス選択信号線、６・・・ＲＯＭ、７・・・ゲート回路、
８゜１０・・・インバータ、９・・・抵抗、１１・・・
コンデンサ、１２・・・順序回路、ｐｃ、ｐｃ’・・・
プリチャージ入て拘１フ ブ Ｌ≧（コ 第２図 第５区
の動作タイミング図および第３図は従来例をそれぞれ示
す。 １．３・・・プリチャージ信号線、２・・・アドレス入
力信号線、４・・・アドレスデコーダ、５・・・アドレ
ス選択信号線、６・・・ＲＯＭ、７・・・ゲート回路、
８゜１０・・・インバータ、９・・・抵抗、１１・・・
コンデンサ、１２・・・順序回路、ｐｃ、ｐｃ’・・・
プリチャージ入て拘１フ ブ Ｌ≧（コ 第２図 第５区
Claims (1)
- 【特許請求の範囲】 外部から入力するプリチャージ信号に応答してアドレ
ス選択信号をメモリに供給するアドレスデコーダと、 前記アドレス選択信号を検出するゲート回路と、前記プ
リチャージ信号と前記ゲート回路の出力信号に応答して
それぞれセットとリセットがされる順序回路 とを設け、該順序回路の出力を前記メモリに対するプリ
チャージ信号としたことを特徴とするメモリ周辺回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064670A JPS63229690A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064670A JPS63229690A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229690A true JPS63229690A (ja) | 1988-09-26 |
| JPH0561714B2 JPH0561714B2 (ja) | 1993-09-06 |
Family
ID=13264851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064670A Granted JPS63229690A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229690A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157698A (ja) * | 1990-10-19 | 1992-05-29 | Nec Corp | Ｃｍｏｓスタチックメモリ |
| KR100309466B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 메모리의 어드레스천이검출제어장치 |
-
1987
- 1987-03-18 JP JP62064670A patent/JPS63229690A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157698A (ja) * | 1990-10-19 | 1992-05-29 | Nec Corp | Ｃｍｏｓスタチックメモリ |
| JP2663702B2 (ja) * | 1990-10-19 | 1997-10-15 | 日本電気株式会社 | Ｃｍｏｓスタチックメモリ |
| KR100309466B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 메모리의 어드레스천이검출제어장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561714B2 (ja) | 1993-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |