JPH0325874B2 - - Google Patents
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- Publication number
- JPH0325874B2 JPH0325874B2 JP59247143A JP24714384A JPH0325874B2 JP H0325874 B2 JPH0325874 B2 JP H0325874B2 JP 59247143 A JP59247143 A JP 59247143A JP 24714384 A JP24714384 A JP 24714384A JP H0325874 B2 JPH0325874 B2 JP H0325874B2
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- Japan
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- data
- circuit
- output
- control signal
- balance
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- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 230000004913 activation Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ出力回路方式に関するもので
ある。
ある。
第４図は半導体記憶装置に用いられる従来のデ
ータ出力回路方式によるデータ出力回路の構成を
示すブロツク図で、第５図はその動作波形図であ
る。
ータ出力回路方式によるデータ出力回路の構成を
示すブロツク図で、第５図はその動作波形図であ
る。
第４図によると、この従来のデータ出力回路
は、列選択信号Yj（ｊ＝０〜ｍ）の入力により列
選択回路５２より選択されたデイジツト線７，８
に接続されたセル５３のデータが読出されるリー
ドバス線１，２を入力とし、データを増幅しデー
タバス線３，４に出力するデータアンプ回路５０
と、データバス線３，４を入力として出力データ
Dputを出力する出力ドライブ回路５１とを含んで
いる。
は、列選択信号Yj（ｊ＝０〜ｍ）の入力により列
選択回路５２より選択されたデイジツト線７，８
に接続されたセル５３のデータが読出されるリー
ドバス線１，２を入力とし、データを増幅しデー
タバス線３，４に出力するデータアンプ回路５０
と、データバス線３，４を入力として出力データ
Dputを出力する出力ドライブ回路５１とを含んで
いる。
次に、第５図の動作波形図を参照し本従来例の
動作について説明する。
動作について説明する。
いま仮にリードバス線１，２が反転（１は
“Ｌ”レベルから“Ｈ”レベルに２は“Ｈ”レベ
ルから“Ｌ”レベルに）したとすると、それを入
力としてデータアンプ回路５０は、反転動作を行
なうが、この場合データバス線３は“Ｌ”レベル
から“Ｈ“レベルに、データバス線４は“Ｈ”レ
ベルから“Ｌ”レベルに反転するため、時間を要
するので出力時間が遅くなる。
“Ｌ”レベルから“Ｈ”レベルに２は“Ｈ”レベ
ルから“Ｌ”レベルに）したとすると、それを入
力としてデータアンプ回路５０は、反転動作を行
なうが、この場合データバス線３は“Ｌ”レベル
から“Ｈ“レベルに、データバス線４は“Ｈ”レ
ベルから“Ｌ”レベルに反転するため、時間を要
するので出力時間が遅くなる。
第６図はこの点を改善した従来の出力データ回
路方式によるデータ出力回路の構成を示すブロツ
ク図で、第７図はその動作波形図である。本従来
例は、第４図の回路において、データバス線３，
４間にゲートがワンシヨツトの制御信号EQに接
続されたＮチヤネルMOSトランジスタからなる
データバス線バランス用のトランジスタQ11を挿
入したものである。
路方式によるデータ出力回路の構成を示すブロツ
ク図で、第７図はその動作波形図である。本従来
例は、第４図の回路において、データバス線３，
４間にゲートがワンシヨツトの制御信号EQに接
続されたＮチヤネルMOSトランジスタからなる
データバス線バランス用のトランジスタQ11を挿
入したものである。
本従来例の回路は、データアンプ回路５０の出
力にワンシヨツトの制御信号EQによるデータバ
ス線３，４のバランス用のトランジスタQ11を有
することによつて、制御信号EQを“Ｈ”レベル
にすると、トランジスタQ11がオン状態になるた
め、データアンプ回路５０は、バランス状態にあ
る。次にデータ出力の前に制御信号EQを“Ｌ”
レベルにし、トランジスタQ11がオフ状態で、リ
ードバス線１，２が反転すると、データアンプ回
路５０はバランス状態から動作するので出力時間
が遅くなる。しかし、制御信号EQが“Ｈ”レベ
ルになるとトランジスタQ11がオン状態となり、
データアンプ回路５０はバランス状態になるた
め、出力データDputが破壊される。
力にワンシヨツトの制御信号EQによるデータバ
ス線３，４のバランス用のトランジスタQ11を有
することによつて、制御信号EQを“Ｈ”レベル
にすると、トランジスタQ11がオン状態になるた
め、データアンプ回路５０は、バランス状態にあ
る。次にデータ出力の前に制御信号EQを“Ｌ”
レベルにし、トランジスタQ11がオフ状態で、リ
ードバス線１，２が反転すると、データアンプ回
路５０はバランス状態から動作するので出力時間
が遅くなる。しかし、制御信号EQが“Ｈ”レベ
ルになるとトランジスタQ11がオン状態となり、
データアンプ回路５０はバランス状態になるた
め、出力データDputが破壊される。
すなわち、従来のデータ出力回路方式による
と、データアンプ回路をバランスさせない方式で
は、データバス線の反転のための時間により出力
時間が遅くなり、データアンプ回路をバランスさ
せた方式では出力データが破壊されるという問題
点がある。
と、データアンプ回路をバランスさせない方式で
は、データバス線の反転のための時間により出力
時間が遅くなり、データアンプ回路をバランスさ
せた方式では出力データが破壊されるという問題
点がある。
従つて、本発明の目的は、かかる従来の技術の
問題点を解決し、高速化された出力時間と確実な
出力データ保持の両者を備えたデータ出力回路方
式を提供することである。
問題点を解決し、高速化された出力時間と確実な
出力データ保持の両者を備えたデータ出力回路方
式を提供することである。
本第１の発明の出力データ回路方式は、データ
アンプ回路と出力ドライブ回路とを含むデータ出
力回路方式において、前記データアンプ回路の出
力をバランスする回路、前記データアンプ回路か
ら前記出力ドライブ回路へデータを転送するデー
タ転送回路と、該データ転送回路により転送され
たデータを保持するデータ保持回路とを備え、デ
ータ転送前に、第１の制御信号により前記バラン
ス回路を不活性化し、第２の制御信号により前記
データ転送回路を活性化し、データが前記データ
保持回路へ転送された後、第２の制御信号により
前記データ回路を不活性化し、第１の制御信号に
より前記バランス回路の活性化し、前記データア
ンプ回路をバランスさせることを含んでいる。
アンプ回路と出力ドライブ回路とを含むデータ出
力回路方式において、前記データアンプ回路の出
力をバランスする回路、前記データアンプ回路か
ら前記出力ドライブ回路へデータを転送するデー
タ転送回路と、該データ転送回路により転送され
たデータを保持するデータ保持回路とを備え、デ
ータ転送前に、第１の制御信号により前記バラン
ス回路を不活性化し、第２の制御信号により前記
データ転送回路を活性化し、データが前記データ
保持回路へ転送された後、第２の制御信号により
前記データ回路を不活性化し、第１の制御信号に
より前記バランス回路の活性化し、前記データア
ンプ回路をバランスさせることを含んでいる。
又、本第２の発明のデータ出力回路方式は、デ
ータアンプ回路と出力ドライブ回路とを含むデー
タ出力回路方式において、前記データアンプ回路
から前記出力ドライブ回路へデータを転送するデ
ータ転送回路と、該データ転送回路により転送さ
れたデータを保持するデータ保持回路とを備え、
第２の制御信号により前記データ転送回路を活性
化しデータが前記データ保持回路へ転送された後
前記第２の制御信号により前記データ転送回路を
不活性化し、前記データアンプ回路と前記出力ド
ライブ回路を切り離し、さらに第３の制御信号に
より前記データアンプ回路の出力をバランスさせ
ることを含んでいる。
ータアンプ回路と出力ドライブ回路とを含むデー
タ出力回路方式において、前記データアンプ回路
から前記出力ドライブ回路へデータを転送するデ
ータ転送回路と、該データ転送回路により転送さ
れたデータを保持するデータ保持回路とを備え、
第２の制御信号により前記データ転送回路を活性
化しデータが前記データ保持回路へ転送された後
前記第２の制御信号により前記データ転送回路を
不活性化し、前記データアンプ回路と前記出力ド
ライブ回路を切り離し、さらに第３の制御信号に
より前記データアンプ回路の出力をバランスさせ
ることを含んでいる。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第１図は本第１の発明の一実施例によるデータ
出力回路の構成を示すブロツク図、第２図はその
動作波形図である。
出力回路の構成を示すブロツク図、第２図はその
動作波形図である。
本実施例は、データアンプ回路５０の出力をバ
ランスさせるバランス回路５４と、データアンプ
回路５０から出力ドライブ回路５１へデータを転
送するデータ転送回路５５と、このデータ転送回
路５５により転送されたデータを保持する、デー
タ保持回路５６とを備えている。そして、バラン
ス回路５４はゲートがワンシヨツトの第１の制御
信号EQに接続されデータバス線３，４間に挿入
されたＮチヤネルMOSトランジスタからなるバ
ランス用のトランジスタQ12からなり、データ転
送回路５５は、ゲートが第２の制御信号LHに共
通接続されそれぞれデータバス線３，４に直列に
接続されたＮチヤネルMOSトランジスタからな
るトランジスタQ22，Q23からなり、データ保持
回路５６はデータ転送回路５５の出力を入力とし
データバス線５，６にその出力とするフリツプフ
ロツプ回路Ｆ１よりなつている。
ランスさせるバランス回路５４と、データアンプ
回路５０から出力ドライブ回路５１へデータを転
送するデータ転送回路５５と、このデータ転送回
路５５により転送されたデータを保持する、デー
タ保持回路５６とを備えている。そして、バラン
ス回路５４はゲートがワンシヨツトの第１の制御
信号EQに接続されデータバス線３，４間に挿入
されたＮチヤネルMOSトランジスタからなるバ
ランス用のトランジスタQ12からなり、データ転
送回路５５は、ゲートが第２の制御信号LHに共
通接続されそれぞれデータバス線３，４に直列に
接続されたＮチヤネルMOSトランジスタからな
るトランジスタQ22，Q23からなり、データ保持
回路５６はデータ転送回路５５の出力を入力とし
データバス線５，６にその出力とするフリツプフ
ロツプ回路Ｆ１よりなつている。
次に、本実施例の動作を第２図の動作波形図を
参照して説明する。
参照して説明する。
データ転送前にバランス回路５４のトランジス
タQ21を制御信号EQによつて、非導通にすること
により、データアンプ回路５０は、リードバス線
１，２に対応したデータを増幅する。次に制御信
号LHにより、データ転送回路５５のトランジス
タQ22，Q23を導通させ、データアンプ回路５０
で増幅されたデータをデータ保持回路５６へ転送
する。データ保持回路５６のフリツプフロツプ回
路Ｆ１がデータを保持した後で、制御信号LHに
より、トランジスタQ22，Q23を非導通にし、デ
ータ転送回路５５を不活性化する。次に制御信号
EQによりトランジスタQ21を導通することによ
り、バランス回路５４を活性化し、データアンプ
回路５０の出力をバランスさせる。
タQ21を制御信号EQによつて、非導通にすること
により、データアンプ回路５０は、リードバス線
１，２に対応したデータを増幅する。次に制御信
号LHにより、データ転送回路５５のトランジス
タQ22，Q23を導通させ、データアンプ回路５０
で増幅されたデータをデータ保持回路５６へ転送
する。データ保持回路５６のフリツプフロツプ回
路Ｆ１がデータを保持した後で、制御信号LHに
より、トランジスタQ22，Q23を非導通にし、デ
ータ転送回路５５を不活性化する。次に制御信号
EQによりトランジスタQ21を導通することによ
り、バランス回路５４を活性化し、データアンプ
回路５０の出力をバランスさせる。
従つて、本実施例によれば、データアンプ回路
５０をバランス状態から動作させることにより、
高速出力ができると共に、データ転送回路５５を
介してデータ保持回路５６へデータを転送するこ
とにより、次の出力まで、現データの保持が可能
となり、従来のようなデータの破壊は生じない。
５０をバランス状態から動作させることにより、
高速出力ができると共に、データ転送回路５５を
介してデータ保持回路５６へデータを転送するこ
とにより、次の出力まで、現データの保持が可能
となり、従来のようなデータの破壊は生じない。
次に本第２の発明の実施例について説明する。
本第２の発明の一実施例によるデータ出力回路
は、第１図のブロツク図において、バランス回路
５４を省略し、データアンプ回路５０ａとして第
３図の回路を用いたものである。このデータアン
プ回路５０ａは、ＮチヤネルMOSトランジスタ
Q24〜Q29からなるフリツプフロツプ型回路で、
φpは第３の制御信号としてのデータバス線３，
４のプリチヤージ・バランス信号、φsは活性化
信号である。
は、第１図のブロツク図において、バランス回路
５４を省略し、データアンプ回路５０ａとして第
３図の回路を用いたものである。このデータアン
プ回路５０ａは、ＮチヤネルMOSトランジスタ
Q24〜Q29からなるフリツプフロツプ型回路で、
φpは第３の制御信号としてのデータバス線３，
４のプリチヤージ・バランス信号、φsは活性化
信号である。
次に、第１図と第３図を参照して本実施例の動
作を説明する。
作を説明する。
まず、活性化信号φsによりデータアンプ回路
５０ａを活性化し、同時に制御信号LHによりト
ランジスタQ22，Q23を導通させ、データをデー
タバス線３，４を介してデータ保持回路５６に転
送する。データ転送後は制御信号LHによりトラ
ンジスタQ22，Q23を非導通にする。かくすれば、
データアンプ回路５０ａと出力ドライブ回路５１
は切り離され、データアンプ回路５０ａの出力状
態とは無関係にデータ保持回路５６はデータの保
持か可能となる。さらに、活性化信号φsをリセ
ツトし、プリチヤージ・バランス信号φpにより
データバス線３，４をプリチヤージ及びバランス
し次の動作に備える。
５０ａを活性化し、同時に制御信号LHによりト
ランジスタQ22，Q23を導通させ、データをデー
タバス線３，４を介してデータ保持回路５６に転
送する。データ転送後は制御信号LHによりトラ
ンジスタQ22，Q23を非導通にする。かくすれば、
データアンプ回路５０ａと出力ドライブ回路５１
は切り離され、データアンプ回路５０ａの出力状
態とは無関係にデータ保持回路５６はデータの保
持か可能となる。さらに、活性化信号φsをリセ
ツトし、プリチヤージ・バランス信号φpにより
データバス線３，４をプリチヤージ及びバランス
し次の動作に備える。
かくして、本実施例においても、高速なデータ
出力と次サイクルの出力までデータを保持するこ
とが可能である。
出力と次サイクルの出力までデータを保持するこ
とが可能である。
以上、詳細説明したとおり、本発明によれば、
上記の手段を有しているので、高速化された出力
時間と確実な出力データ保持の両者を備えたデー
タ出力回路方式が得られる。
上記の手段を有しているので、高速化された出力
時間と確実な出力データ保持の両者を備えたデー
タ出力回路方式が得られる。
第１図は本第１の発明の一実施例によるデータ
出力回路を示すブロツク図、第２図はその動作波
形図、第３図は本第２の発明の一実施例によるデ
ータ出力回路内のデータアンプ回路を示す回路
図、第４図は従来のデータ出力回路方式の一例に
よるデータ出力回路を示すブロツク図、第５図は
その動作波形図、第６図は従来のデータ出力回路
方式の他の例によるデータ出力回路を示すブロツ
ク図、第７図はその動作波形図である。 １，２……リードバス線、３，４，５，６……
データバス線、７，８……デイジツト線、５０，
５０ａ……データアンプ回路、５１……出力ドラ
イブ回路、５２……列選択回路、５３……セル、
５４……バランス回路、５５……データ転送回
路、５６……データ保持回路、Dput……出力デー
タ、EQ，LH……制御信号、Q21〜Q29……Ｎチ
ヤネルMOSトランジスタ、VCC……電源、Yj…
…列選択信号、φp……プリチヤージ・バランス
信号、φs……活性化信号。
出力回路を示すブロツク図、第２図はその動作波
形図、第３図は本第２の発明の一実施例によるデ
ータ出力回路内のデータアンプ回路を示す回路
図、第４図は従来のデータ出力回路方式の一例に
よるデータ出力回路を示すブロツク図、第５図は
その動作波形図、第６図は従来のデータ出力回路
方式の他の例によるデータ出力回路を示すブロツ
ク図、第７図はその動作波形図である。 １，２……リードバス線、３，４，５，６……
データバス線、７，８……デイジツト線、５０，
５０ａ……データアンプ回路、５１……出力ドラ
イブ回路、５２……列選択回路、５３……セル、
５４……バランス回路、５５……データ転送回
路、５６……データ保持回路、Dput……出力デー
タ、EQ，LH……制御信号、Q21〜Q29……Ｎチ
ヤネルMOSトランジスタ、VCC……電源、Yj…
…列選択信号、φp……プリチヤージ・バランス
信号、φs……活性化信号。
Claims (1)
- 【特許請求の範囲】 １ データアンプ回路と出力ドライブ回路とを含
むデータ出力回路方式において、前記データアン
プ回路の出力をバランスするバランス回路と、前
記データアンプ回路から前記出力ドライブ回路へ
データを転送するデータ転送回路と、該データ転
送回路により転送されたデータを保持するデータ
保持回路とを備え、データ転送前に第１の制御信
号により前記バランス回路を不活性化し、第２の
制御信号により前記データ転送回路を活性化し、
データが前記データ保持回路へ転送された後、第
２の制御信号により前記データアンプ回路を不活
性化し、第１の制御信号により前記バランス回路
を活性化し前記データアンプ回路をバランスさせ
ることを特徴とするデータ出力回路方式。 ２ データアンプ回路と出力ドライブ回路とを含
むデータ出力回路方式において、前記データアン
プ回路から前記出力ドライブ回路へデータを転送
するデータ転送回路と、該データ転送回路により
転送されたデータを保持するデータ保持回路とを
備え、第１の制御信号により前記データ転送回路
を活性化しデータが前記データ保持回路へ転送さ
れた後前記第１の制御信号により前記データ転送
回路を不活性化し、前記データアンプ回路と前記
出力ドライブ回路を切り離し、さらに第２の制御
信号により前記データアンプ回路の出力をバラン
スさせることを特徴とするデータ出力回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247143A JPS61126681A (ja) | 1984-11-22 | 1984-11-22 | デ−タ出力回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247143A JPS61126681A (ja) | 1984-11-22 | 1984-11-22 | デ−タ出力回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126681A JPS61126681A (ja) | 1986-06-14 |
| JPH0325874B2 true JPH0325874B2 (ja) | 1991-04-09 |
Family
ID=17159068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247143A Granted JPS61126681A (ja) | 1984-11-22 | 1984-11-22 | デ−タ出力回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126681A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3863072D1 (de) * | 1988-02-26 | 1991-07-04 | Ibm | Zweistufiger leserverstaerker fuer ram-speicher. |
-
1984
- 1984-11-22 JP JP59247143A patent/JPS61126681A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61126681A (ja) | 1986-06-14 |
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