JPH033314B2 - - Google Patents
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- JPH033314B2 JPH033314B2 JP60077545A JP7754585A JPH033314B2 JP H033314 B2 JPH033314 B2 JP H033314B2 JP 60077545 A JP60077545 A JP 60077545A JP 7754585 A JP7754585 A JP 7754585A JP H033314 B2 JPH033314 B2 JP H033314B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Microelectronics & Electronic Packaging (AREA)
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- Memory System (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、入出力バツフア用シフト・レジスタ
及び入出力を共通にした入出力回路を有する電子
装置に於いて、内部回路との間で並列的にデータ
の遣り取りをする入出力バツフア用シフト・レジ
スタと、前記内部回路と前記入出力バツフア用シ
フト・レジスタとの間に介在する転送ゲートと、
前記入出力バツフア用シフト・レジスタに接続さ
れ且つ前記転送ゲートを制御する転送指令信号に
基づいて入力側或いは出力側に切り換えられる入
出力回路とを備えることに依り、入出力回路の入
力と出力の切り換えをリード／ライト信号などを
用いることなく、しかも、容易に行うことができ
るようにしたものである。
及び入出力を共通にした入出力回路を有する電子
装置に於いて、内部回路との間で並列的にデータ
の遣り取りをする入出力バツフア用シフト・レジ
スタと、前記内部回路と前記入出力バツフア用シ
フト・レジスタとの間に介在する転送ゲートと、
前記入出力バツフア用シフト・レジスタに接続さ
れ且つ前記転送ゲートを制御する転送指令信号に
基づいて入力側或いは出力側に切り換えられる入
出力回路とを備えることに依り、入出力回路の入
力と出力の切り換えをリード／ライト信号などを
用いることなく、しかも、容易に行うことができ
るようにしたものである。
〔産業上の利用分野〕
本発明は、入出力バツフア用シフト・レジスタ
を有し、且つ、Ｉ／Ｏを共通にしてピン数を低減
した、例えば、ビデオ（video）・ランダム・アク
セス・メモリ（random access memory：
RAM）のような電子装置の改良に関する。
を有し、且つ、Ｉ／Ｏを共通にしてピン数を低減
した、例えば、ビデオ（video）・ランダム・アク
セス・メモリ（random access memory：
RAM）のような電子装置の改良に関する。
例えば、半導体記憶装置に於いては、限られた
ピン数のなかで該半導体記憶装置が多くの機能を
果たすことができるようにする為、一つのピンを
多目的に使用することが行われていて、例えば、
Ｉ／Ｏを共通にすること等もその一つの現れであ
る。
ピン数のなかで該半導体記憶装置が多くの機能を
果たすことができるようにする為、一つのピンを
多目的に使用することが行われていて、例えば、
Ｉ／Ｏを共通にすること等もその一つの現れであ
る。
半導体記憶装置に於いては、多数のＩ／Ｏ端子
を備えているものがあるので、Ｉ／Ｏを共通にす
れば、そのピン数は半減させることができ、そし
て、余つたピンを他の用途に向けることに依り、
より多くの機能を持たせることができる。
を備えているものがあるので、Ｉ／Ｏを共通にす
れば、そのピン数は半減させることができ、そし
て、余つたピンを他の用途に向けることに依り、
より多くの機能を持たせることができる。
第６図は通常のビデオRAMを説明する為の要
部ブロツク図であり、この半導体記憶装置も多数
のＩ／Ｏ端子を備えている。
部ブロツク図であり、この半導体記憶装置も多数
のＩ／Ｏ端子を備えている。
図に於いて、１はチツプ、２Ａ乃至２Ｄは
RAM、３Ａ乃至３Ｄはシフト・レジスタ（図で
はSRとする）、４Ａ及び４Ｂはクロツク発生器、
SIO１乃至SIO４はシフト・レジスタ用入出力端
子、DQ１乃至DQ４はRAM用入出力端子、
はRAM用ロウ・アドレス・ストローブ端子、
CASはRAM用コラム・アドレス・ストローブ端
子、はRAM用ライト・イネーブル端子、
TR／は転送指令外部端子／RAM側Ｉ／Ｏ切
り換え指令端子、はシリアル・クロツク信
号端子、はシリアル出力イネーブル端子を
それぞれ示している。
RAM、３Ａ乃至３Ｄはシフト・レジスタ（図で
はSRとする）、４Ａ及び４Ｂはクロツク発生器、
SIO１乃至SIO４はシフト・レジスタ用入出力端
子、DQ１乃至DQ４はRAM用入出力端子、
はRAM用ロウ・アドレス・ストローブ端子、
CASはRAM用コラム・アドレス・ストローブ端
子、はRAM用ライト・イネーブル端子、
TR／は転送指令外部端子／RAM側Ｉ／Ｏ切
り換え指令端子、はシリアル・クロツク信
号端子、はシリアル出力イネーブル端子を
それぞれ示している。
このビデオRAMでは、入出力端子SIO１乃至
SIO４がシフト・レジスタ３Ａ乃至３ＤのＩ／Ｏ
端子になつている。
SIO４がシフト・レジスタ３Ａ乃至３ＤのＩ／Ｏ
端子になつている。
前記したように、入出力バツフア用シフト・レ
ジスタを有する電子装置、例えばビデオRAMに
於いては、そのＩ／Ｏ端子をＩ／Ｏ共通にして用
いると、ピン数を大幅に減少させることが可能に
なるが、然しながら、そのような場合、Ｉ／Ｏの
切り換えをどのようにするかが問題となる。
ジスタを有する電子装置、例えばビデオRAMに
於いては、そのＩ／Ｏ端子をＩ／Ｏ共通にして用
いると、ピン数を大幅に減少させることが可能に
なるが、然しながら、そのような場合、Ｉ／Ｏの
切り換えをどのようにするかが問題となる。
例えば、リード／ライト（Ｒ／Ｗ）端子を設け
てＩ／Ｏの切り換えを行うことは簡単であるが、
そのようにしたのでは、折角、Ｉ／Ｏ端子を減少
させたことが無意味になつてしまう。
てＩ／Ｏの切り換えを行うことは簡単であるが、
そのようにしたのでは、折角、Ｉ／Ｏ端子を減少
させたことが無意味になつてしまう。
また、図示のビデオRAMに於けるシフト・レ
ジスタ側のシリアル出力イネーブル端子SOEに
リード／ライト端子の役割を兼ねさせることは望
ましくない。その理由は、シフト・レジスタが実
現する出力データ・レート（例えば40〔ns〕）が足
りない場合、ビデオRAMを多重に用いて、バイ
ポーラ・トランジスタ等で構成された高速集積回
路でパラレル・シリアル変換を再び施す場合にシ
リアル出力イネーブル端子を利用したワイ
ヤード・オアが必要になる場合が多くなる為であ
る。
ジスタ側のシリアル出力イネーブル端子SOEに
リード／ライト端子の役割を兼ねさせることは望
ましくない。その理由は、シフト・レジスタが実
現する出力データ・レート（例えば40〔ns〕）が足
りない場合、ビデオRAMを多重に用いて、バイ
ポーラ・トランジスタ等で構成された高速集積回
路でパラレル・シリアル変換を再び施す場合にシ
リアル出力イネーブル端子を利用したワイ
ヤード・オアが必要になる場合が多くなる為であ
る。
本発明は、入出力バツフア用シフト・レジスタ
のＩ／Ｏ端子をＩ／Ｏ共通にし、しかも、リー
ド／ライト端子を必要とすることなく、Ｉ／Ｏ切
り換えを簡単に実行できるようにする。
のＩ／Ｏ端子をＩ／Ｏ共通にし、しかも、リー
ド／ライト端子を必要とすることなく、Ｉ／Ｏ切
り換えを簡単に実行できるようにする。
本発明では、入出力バツフア用シフト・レジス
タに於けるＩ／Ｏ端子のＩ／Ｏ切り換えを転送制
御クロツク信号を利用して行うことが基本になつ
ている。
タに於けるＩ／Ｏ端子のＩ／Ｏ切り換えを転送制
御クロツク信号を利用して行うことが基本になつ
ている。
ここで謂う転送は、例えばビデオRAMであれ
ば、入出力バツフア用シフト・レジスタ及び
RAM間のデータ転送を指している。
ば、入出力バツフア用シフト・レジスタ及び
RAM間のデータ転送を指している。
第１図は本発明の原理を説明する為の要部ブロ
ツク図を表し、第６図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。
ツク図を表し、第６図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。
図に於いて、２はRAM、３はシフト・レジス
タ、４は入出力（Ｉ／Ｏ）回路、５は転送指令回
路、SIOは入出力端子をそれぞれ示している。
タ、４は入出力（Ｉ／Ｏ）回路、５は転送指令回
路、SIOは入出力端子をそれぞれ示している。
この図は第６図に於けるシフト・レジスタ及び
RAMの一組分を表しているものであり、入出力
端子SIOはＩ／Ｏ共通となつていて、Ｉ／Ｏ回路
４を出力側か入力側かに切り換えて動作させるよ
うになつている。
RAMの一組分を表しているものであり、入出力
端子SIOはＩ／Ｏ共通となつていて、Ｉ／Ｏ回路
４を出力側か入力側かに切り換えて動作させるよ
うになつている。
第２図Ａ及びＢは第１図に示した回路の動作を
解説する為の要部ブロツク図であり、第１図に於
いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
解説する為の要部ブロツク図であり、第１図に於
いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
図に於いて、６はRAM２の或るワード線上の
１ライン分のデータ、即ち、１頁分のデータを示
している。
１ライン分のデータ、即ち、１頁分のデータを示
している。
さて、第１図の回路では、読み出しの場合、例
えば、第２図Ａに見られるように、RAM２の或
るワード線上に於ける１ライン分のデータ６を転
送指令回路５からの転送指令信号でシフト・レジ
スタ３に対して並列に転送する。この転送が終了
した時点で、Ｉ／Ｏ回路４は出力側に切り換えら
れ、入出力端子SIOは出力端子としての役割を果
たすように設定され、シフト・レジスタ３に蓄積
されたデータは入出力端子SIOからシリアルに送
出される。
えば、第２図Ａに見られるように、RAM２の或
るワード線上に於ける１ライン分のデータ６を転
送指令回路５からの転送指令信号でシフト・レジ
スタ３に対して並列に転送する。この転送が終了
した時点で、Ｉ／Ｏ回路４は出力側に切り換えら
れ、入出力端子SIOは出力端子としての役割を果
たすように設定され、シフト・レジスタ３に蓄積
されたデータは入出力端子SIOからシリアルに送
出される。
また、書き込みの場合、転送指令回路５からの
転送指令信号が入力される前にＩ／Ｏ回路４が入
力側に切り換えられ、第２図Ｂに見られるよう
に、入出力端子SIOからはデータがシフト・レジ
スタ３にシリアルに入力され、その全部にデータ
が蓄積されると、転送指令回路５からの転送指令
に依り、１ライン分のデータ６としてRAM２に
於ける所定のアドレスに並列に転送されて書き込
まれる。
転送指令信号が入力される前にＩ／Ｏ回路４が入
力側に切り換えられ、第２図Ｂに見られるよう
に、入出力端子SIOからはデータがシフト・レジ
スタ３にシリアルに入力され、その全部にデータ
が蓄積されると、転送指令回路５からの転送指令
に依り、１ライン分のデータ６としてRAM２に
於ける所定のアドレスに並列に転送されて書き込
まれる。
前記説明で判るように、Ｉ／Ｏ回路４を切り換
えて、入出力端子SIOを出力端子として使用する
か、或いは、入力端子として使用するかは、シフ
ト・レジスタ３の内容とRAM２の内容とがどの
ように結び付くかに密接に関連している。
えて、入出力端子SIOを出力端子として使用する
か、或いは、入力端子として使用するかは、シフ
ト・レジスタ３の内容とRAM２の内容とがどの
ように結び付くかに密接に関連している。
即ち、Ｉ／Ｏ回路４の切り換えは、RAM２に
蓄積されていたデータをシフト・レジスタ３に転
送して読み出すか、或いは、シフト・レジスタ３
に蓄積されたデータをRAM２に転送して書き込
むかの仕事をするのに対応してなされ、しかも、
読み出しの場合は、RAM２からデータをシフ
ト・レジスタ３に転送した後に、また、書き込み
の場合は、シフト・レジスタ３からデータを
RAM２に転送する前に、それぞれ出力側或いは
入力側に切り換えられていなければならず、ま
た、前記のような転送と転送の間には、Ｉ／Ｏ回
路４を切り換えるのに充分な時間が存在する。
蓄積されていたデータをシフト・レジスタ３に転
送して読み出すか、或いは、シフト・レジスタ３
に蓄積されたデータをRAM２に転送して書き込
むかの仕事をするのに対応してなされ、しかも、
読み出しの場合は、RAM２からデータをシフ
ト・レジスタ３に転送した後に、また、書き込み
の場合は、シフト・レジスタ３からデータを
RAM２に転送する前に、それぞれ出力側或いは
入力側に切り換えられていなければならず、ま
た、前記のような転送と転送の間には、Ｉ／Ｏ回
路４を切り換えるのに充分な時間が存在する。
そこで、本発明者は、前記のような場合のモー
ドとして、次のような基本モードを設定した。
ドとして、次のような基本モードを設定した。
モードａ
非同期のモードであつて、シフト・レジスタ３
は出力モードになつている。
は出力モードになつている。
モードｂ
非同期モードのモードであつて、シフト・レジ
スタ３は入力モードになつている。
スタ３は入力モードになつている。
モードｃ
RAM２からシフト・レジスタ３への並列読み
出しモードであつて、入出力端子SIOは出力端子
になつている。
出しモードであつて、入出力端子SIOは出力端子
になつている。
モードｄ
シフト・レジスタ３からRAM２への並列書き
込みモードであつて、入出力端子SIOは入力端子
になつている。
込みモードであつて、入出力端子SIOは入力端子
になつている。
モード ｅ
データの転送は行わず、入出力端子SIOを入力
端子に切り換えるだけである。
端子に切り換えるだけである。
尚、モードａ及びｂに於ける非同期の意味は、
RAM２とシフト・レジスタ３とが切り離されて
いて、それぞれ独自に動作していることである。
RAM２とシフト・レジスタ３とが切り離されて
いて、それぞれ独自に動作していることである。
さて、このような各基本モードａ乃至ｅをどの
ように運営するか次に解説するが、先ず、モード
ｅを必要とする理由から説明する。
ように運営するか次に解説するが、先ず、モード
ｅを必要とする理由から説明する。
例けば、
(1) モードｃの後はモードａになるようにする、
(2) モードｄの後はモードｂになるようにする、
なる条件で実行可能であるように考えられるが、
これでは不完全であり、若し、モードが、 ｃ→ａ→ａ→ｄ→ｂ→ｂ→… と推移した場合、モードｃで読み出したデータが
モードｄに於いて必ず書き込まれてしまう。
これでは不完全であり、若し、モードが、 ｃ→ａ→ａ→ｄ→ｂ→ｂ→… と推移した場合、モードｃで読み出したデータが
モードｄに於いて必ず書き込まれてしまう。
そこで、入出力端子SIOを入力端子にするだけ
のモードｅが役に立つことになる。
のモードｅが役に立つことになる。
このモードｅは、実際には、モードｄが２種類
あるようにしても良く、その方法は種々考えられ
る。
あるようにしても良く、その方法は種々考えられ
る。
モードｅを用いた場合、
ｃ→ａ→ａ→ｅ→ｂ→ｂ→ｂ→ｄ→→ｂ→ｂ→ｄ
→… のようにすると前記のような誤りは絶対に発生し
ない。
→… のようにすると前記のような誤りは絶対に発生し
ない。
第３図Ａ乃至Ｃは前記ｅードを実現する為の方
法を説明する為の要所に於ける電位の推移を表す
タイミング・テヤートであり、第１図及び第２
図、第６図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
法を説明する為の要所に於ける電位の推移を表す
タイミング・テヤートであり、第１図及び第２
図、第６図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
第３図Ａはモードａ及びｂに関するものであ
り、１点鎖線から上はRAMに関する信号、下は
シフト・レジスタに関する信号であり、モードａ
及びｂが他のモードと異なつているところは、転
送指令外部端子が“ハイ”レベル（“Ｈ”レ
ベル）になつていることである。尚、モードａと
モードｂの区別は、前回の転送モード（最近過去
の転送モード）がモードｃであるかｄであるかに
依つて決定するものとする。
り、１点鎖線から上はRAMに関する信号、下は
シフト・レジスタに関する信号であり、モードａ
及びｂが他のモードと異なつているところは、転
送指令外部端子が“ハイ”レベル（“Ｈ”レ
ベル）になつていることである。尚、モードａと
モードｂの区別は、前回の転送モード（最近過去
の転送モード）がモードｃであるかｄであるかに
依つて決定するものとする。
第３図Ｂはモードｃに関するものであり、モー
ドｃが他のモードと異なつているところは、転送
指令外部端子が“ロー”レベル（“Ｌ”レベ
ル）であつて、ライト・イネーブル端子が
“Ｈ”レベルになつていることである。
ドｃが他のモードと異なつているところは、転送
指令外部端子が“ロー”レベル（“Ｌ”レベ
ル）であつて、ライト・イネーブル端子が
“Ｈ”レベルになつていることである。
第３図Ｃはモードｄ及びｅに関するものであ
り、それ等モードｄ及びｅが他のモードと異なつ
ているところは、ライト・イネーブル端子が
“Ｌ”レベルになつていることである。尚、モー
ドｄとモードｅの区別は、前回の転送モードがモ
ードｃかｄかｅかで決定するものであり、例え
ば、前回がモードｃであればｅとし、また、前回
がモードｅかｄであればｄとする。
り、それ等モードｄ及びｅが他のモードと異なつ
ているところは、ライト・イネーブル端子が
“Ｌ”レベルになつていることである。尚、モー
ドｄとモードｅの区別は、前回の転送モードがモ
ードｃかｄかｅかで決定するものであり、例え
ば、前回がモードｃであればｅとし、また、前回
がモードｅかｄであればｄとする。
第４図Ａ及びＢはモードｅを実現する為の他の
方法を説明する為の要所に於ける電位の推移を表
すタイミング・チヤートであり、第１図乃至第３
図、第６図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
方法を説明する為の要所に於ける電位の推移を表
すタイミング・チヤートであり、第１図乃至第３
図、第６図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
この場合、モードａ，ｂ，ｃに関しては第３図
についての説明と全く同じである。
についての説明と全く同じである。
第４図Ａはモードｄに関するものであり、ま
た、Ｂはモードｅに関するものであり、モードｄ
とｅとの相違は、シリアル出力イネーブル端子
SOEが“Ｌ”レベルであるか“Ｈ”レベルであ
るかに依存している。尚、この場合のシリアル出
力イネーブル端子は、前記の判定のみに用
い、通常は、その本来の動作、即ち、シリアル出
力イネーブルの実行のみに使用する。
た、Ｂはモードｅに関するものであり、モードｄ
とｅとの相違は、シリアル出力イネーブル端子
SOEが“Ｌ”レベルであるか“Ｈ”レベルであ
るかに依存している。尚、この場合のシリアル出
力イネーブル端子は、前記の判定のみに用
い、通常は、その本来の動作、即ち、シリアル出
力イネーブルの実行のみに使用する。
前記説明したような考究過程を経て、本発明で
は、内部回路との間で並列的にデータの遣り取り
をする入出力バツフア用シフト・レジスタと、前
記内部回路と前記入出力バツフア用シフト・レジ
スタとの間に介在する転送ゲートと、前記入出力
バツフア用シフト・レジスタに接続され且つ前記
転送ゲートを通過するデータの向きに関連して入
力側或いは出力側に切り換えられる入出力回路と
を備えてなる電子回路を提供する。
は、内部回路との間で並列的にデータの遣り取り
をする入出力バツフア用シフト・レジスタと、前
記内部回路と前記入出力バツフア用シフト・レジ
スタとの間に介在する転送ゲートと、前記入出力
バツフア用シフト・レジスタに接続され且つ前記
転送ゲートを通過するデータの向きに関連して入
力側或いは出力側に切り換えられる入出力回路と
を備えてなる電子回路を提供する。
前記した本発明の電子回路に依れば、入出力バ
ツフア用シフト・レジスタに接続された入出力回
路を出力側にするか、或いは、入力側にするかの
切り換えを、内部回路と前記入出力バツフア用シ
フト・レジスタとの間で行われるデータ転送の向
きに基づいて切り換えるようにしているので、そ
の切り換えの為にリード／ライト端子など専用の
端子を別設する必要はなく、従つて、Ｉ／Ｏ端子
をＩ／Ｏ共通にしてピン数を減少させる旨の目的
を充分に達成することができる。
ツフア用シフト・レジスタに接続された入出力回
路を出力側にするか、或いは、入力側にするかの
切り換えを、内部回路と前記入出力バツフア用シ
フト・レジスタとの間で行われるデータ転送の向
きに基づいて切り換えるようにしているので、そ
の切り換えの為にリード／ライト端子など専用の
端子を別設する必要はなく、従つて、Ｉ／Ｏ端子
をＩ／Ｏ共通にしてピン数を減少させる旨の目的
を充分に達成することができる。
第５図は本発明一実施例の要部回路説明図を表
し、第１図乃至第４図、第６図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持
つものとする。尚、この実施例もビデオRAMで
ある。
し、第１図乃至第４図、第６図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持
つものとする。尚、この実施例もビデオRAMで
ある。
図に於いて、７はメモリ・セル・アレイ、７Ａ
はセンス増幅器、８は転送ゲート、９は前回転送
モード記憶回路、１０は読み出し増幅器（RA）、
１１は書き込み増幅器（WA）、１３はポインタ
及びデコーダ（Ｐ・Ｄ）、１４はワード線駆動回
路、１５は入出力（Ｉ／Ｏ）増幅器、BL１及び
BL１〜BL２５６及び２５６はビツト線をそ
れぞれ示している。尚、図に見られるシフト・レ
ジスタ３としては２５６のビツトのものを例示し
てあり、若し、このシフト・レジスタ３の各ビツ
トSR１乃至SR２５６が隣接ビツトへデータを移
動するデータ移動型のものであれば、ポインタ及
びデコーダ１３に於けるポインタと呼ばれている
シフト・レジスタは不要であり、デコーダのみあ
れば良く、そして、シフト・レジスタ３に於ける
各ビツトSR１乃至SR２５６が相互に関連しない
情報保持手段である場合（例えば容量、ラツチ
等）にはポインタが必要になる。
はセンス増幅器、８は転送ゲート、９は前回転送
モード記憶回路、１０は読み出し増幅器（RA）、
１１は書き込み増幅器（WA）、１３はポインタ
及びデコーダ（Ｐ・Ｄ）、１４はワード線駆動回
路、１５は入出力（Ｉ／Ｏ）増幅器、BL１及び
BL１〜BL２５６及び２５６はビツト線をそ
れぞれ示している。尚、図に見られるシフト・レ
ジスタ３としては２５６のビツトのものを例示し
てあり、若し、このシフト・レジスタ３の各ビツ
トSR１乃至SR２５６が隣接ビツトへデータを移
動するデータ移動型のものであれば、ポインタ及
びデコーダ１３に於けるポインタと呼ばれている
シフト・レジスタは不要であり、デコーダのみあ
れば良く、そして、シフト・レジスタ３に於ける
各ビツトSR１乃至SR２５６が相互に関連しない
情報保持手段である場合（例えば容量、ラツチ
等）にはポインタが必要になる。
本実施例では、RAMのメモリ・セル・アレイ
７とシフト・レジスタ３との間には転送ゲート８
が介在していて、その転送ゲート８は転送指令回
路５からの信号でオンになる。
７とシフト・レジスタ３との間には転送ゲート８
が介在していて、その転送ゲート８は転送指令回
路５からの信号でオンになる。
メモリ・セル・アレイ７とシフト・レジスタ３
との間でデータを遣り取りする場合、前記転送指
令回路５からの信号及びワード線を“Ｈ”レベル
にする信号のどちらが先になるか、その順序に依
つてデータの転送方向を決めている。
との間でデータを遣り取りする場合、前記転送指
令回路５からの信号及びワード線を“Ｈ”レベル
にする信号のどちらが先になるか、その順序に依
つてデータの転送方向を決めている。
転送指令回路５から信号を送信するのは転送モ
ードのときのみであり、実際には、端子、
WE、等に入力された信号の論理をとつて信
号送信の有無を決定している。
ードのときのみであり、実際には、端子、
WE、等に入力された信号の論理をとつて信
号送信の有無を決定している。
前回転送モード記憶回路９は具体的にはフリツ
プ・フロツプであり、前回の転送モードが何であ
つたかを記憶しておくものであり、実際には、前
回の転送モードがモードｃのときのみ記憶させて
おけば良い。
プ・フロツプであり、前回の転送モードが何であ
つたかを記憶しておくものであり、実際には、前
回の転送モードがモードｃのときのみ記憶させて
おけば良い。
今、転送指令回路５にモードｄ或いはｅが入力
されたとき、Ｉ／Ｏ回路４は何れの場合も入力側
に切り換え、また、前回転送モード記憶回路９の
情報を参照して転送指令信号を転送ゲート８に出
力するか否かを決定する。
されたとき、Ｉ／Ｏ回路４は何れの場合も入力側
に切り換え、また、前回転送モード記憶回路９の
情報を参照して転送指令信号を転送ゲート８に出
力するか否かを決定する。
即ち、前回転送モードがモードｃであつて、転
送指令回路５に入つてきた信号がモードｄであれ
ば転送指令信号を転送ゲート８に送出し、また、
モードｅであれば転送指令信号は送出しない。
送指令回路５に入つてきた信号がモードｄであれ
ば転送指令信号を転送ゲート８に送出し、また、
モードｅであれば転送指令信号は送出しない。
尚、RAM側Ｉ／Ｏ増幅器１５は、、、
CAS、などのクロツク信号で制御されること
は云うまでもない。
CAS、などのクロツク信号で制御されること
は云うまでもない。
この実施例に於いて、書き込みを行う場合は、
Ｉ／Ｏ回路４は入力側に切り換えられていて、デ
ータは入出力端子SIOからＩ／Ｏ回路４、書き込
み増幅器１１、データ・バス・ラインDB等を介
してシフト・レジスタ３に蓄積し、それをモード
ｄの信号に依る転送指令回路５からの出力で転送
ゲート８を開けてメモリ・セル・アレイ７の並列
書き込みするものである。また、読み出しを行う
場合は、メモリ・セル・アレイ７からのワード線
上の１ライン分のデータをモードｃの信号に依る
転送指令回路５からの出力で転送ゲート８を開け
てシフト・レジスタ３に並列に蓄積し、データ・
バス・ラインDB、読み出し増幅器１０、Ｉ／Ｏ
回路４等を介して入出力端子SIOから出力される
ものである。
Ｉ／Ｏ回路４は入力側に切り換えられていて、デ
ータは入出力端子SIOからＩ／Ｏ回路４、書き込
み増幅器１１、データ・バス・ラインDB等を介
してシフト・レジスタ３に蓄積し、それをモード
ｄの信号に依る転送指令回路５からの出力で転送
ゲート８を開けてメモリ・セル・アレイ７の並列
書き込みするものである。また、読み出しを行う
場合は、メモリ・セル・アレイ７からのワード線
上の１ライン分のデータをモードｃの信号に依る
転送指令回路５からの出力で転送ゲート８を開け
てシフト・レジスタ３に並列に蓄積し、データ・
バス・ラインDB、読み出し増幅器１０、Ｉ／Ｏ
回路４等を介して入出力端子SIOから出力される
ものである。
本発明の電子回路は、内部回路との間で並列的
のデータの遣り取りをする入出力バツフア用シフ
ト・レジスタと、内部回路と入出力バツフア用シ
フト・レジスタとの間に介在する転送ゲートと、
入出力バツフア用シフト・レジスタに接続され且
つ転送ゲートを通過するデータの向きに関連して
入力側或いは出力側に切り換えられる入出力回路
とを備えてなる構成を採つている。
のデータの遣り取りをする入出力バツフア用シフ
ト・レジスタと、内部回路と入出力バツフア用シ
フト・レジスタとの間に介在する転送ゲートと、
入出力バツフア用シフト・レジスタに接続され且
つ転送ゲートを通過するデータの向きに関連して
入力側或いは出力側に切り換えられる入出力回路
とを備えてなる構成を採つている。
このような構成にすることの依り、入出力バツ
フア用シフト・レジスタに接続された入出力回路
を出力側にするか、或いは、入力側にするかの切
り換えを、内部回路を前記入出力バツフア用シフ
ト・レジスタとの間で行われるデータ転送の向き
に基づいて行うようにしているので、その切り換
えの為にリード／ライト端子など専用の端子を別
設する必要はなく、従つて、Ｉ／Ｏ端子をＩ／Ｏ
共通にしてピン数を減少させる旨の目的を充分に
達成することができる。
フア用シフト・レジスタに接続された入出力回路
を出力側にするか、或いは、入力側にするかの切
り換えを、内部回路を前記入出力バツフア用シフ
ト・レジスタとの間で行われるデータ転送の向き
に基づいて行うようにしているので、その切り換
えの為にリード／ライト端子など専用の端子を別
設する必要はなく、従つて、Ｉ／Ｏ端子をＩ／Ｏ
共通にしてピン数を減少させる旨の目的を充分に
達成することができる。
第１図及び第２図Ａ，Ｂは本発明の原理を説明
する為の要部ブロツク図、第３図Ａ，Ｂ，Ｃ及び
第４図Ａ，Ｂは要所に於ける電位の推移を示すタ
イミング・チヤート、第５図は本発明一実施例の
要部回路説明図、第６図はビデオRAMの要部ブ
ロツク図をそれぞれ表している。 図に於いて、２はRAM、３はシフト・レジス
タ、４は入出力（Ｉ／Ｏ）回路、５は転送指令回
路、６はデータ、７はメモリ・セル・アレイ、８
は転送ゲート、９は記憶回路、１０は読み出し増
幅器、１１は書き込み増幅器、１２はシフト・ク
ロツク回路、１３はポインタ及びデコーダ、１４
はワード線駆動回路、１５はＩ／Ｏ増幅器をそれ
ぞれ示している。
する為の要部ブロツク図、第３図Ａ，Ｂ，Ｃ及び
第４図Ａ，Ｂは要所に於ける電位の推移を示すタ
イミング・チヤート、第５図は本発明一実施例の
要部回路説明図、第６図はビデオRAMの要部ブ
ロツク図をそれぞれ表している。 図に於いて、２はRAM、３はシフト・レジス
タ、４は入出力（Ｉ／Ｏ）回路、５は転送指令回
路、６はデータ、７はメモリ・セル・アレイ、８
は転送ゲート、９は記憶回路、１０は読み出し増
幅器、１１は書き込み増幅器、１２はシフト・ク
ロツク回路、１３はポインタ及びデコーダ、１４
はワード線駆動回路、１５はＩ／Ｏ増幅器をそれ
ぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 内部回路との間で並列的にデータの遣り取り
をする入出力バツフア用シフト・レジスタと、 前記内部回路と前記入出力バツフア用シフト・
レジスタとの間に介在する転送ゲートと、 前記入出力バツフア用シフト・レジスタに接続
され且つ前記転送ゲートを通過するデータの向き
に関連して入力側或いは出力側に切り換えられる
入出力回路と を備えてなることを特徴とする電子装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077545A JPS61239491A (ja) | 1985-04-13 | 1985-04-13 | 電子装置 |
| EP86302676A EP0198673B1 (en) | 1985-04-13 | 1986-04-10 | Image memory |
| DE8686302676T DE3685678T2 (de) | 1985-04-13 | 1986-04-10 | Bildspeicher. |
| US06/850,790 US4799198A (en) | 1985-04-13 | 1986-04-11 | Image memory |
| KR8602783A KR900001597B1 (en) | 1985-04-13 | 1986-04-12 | The image memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077545A JPS61239491A (ja) | 1985-04-13 | 1985-04-13 | 電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239491A JPS61239491A (ja) | 1986-10-24 |
| JPH033314B2 true JPH033314B2 (ja) | 1991-01-18 |
Family
ID=13636973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077545A Granted JPS61239491A (ja) | 1985-04-13 | 1985-04-13 | 電子装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4799198A (ja) |
| EP (1) | EP0198673B1 (ja) |
| JP (1) | JPS61239491A (ja) |
| KR (1) | KR900001597B1 (ja) |
| DE (1) | DE3685678T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11564670B2 (en) | 2011-12-02 | 2023-01-31 | Interscope, Inc. | Methods and apparatus for removing material from within a mammalian cavity using an insertable endoscopic instrument |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2198864B (en) * | 1986-12-10 | 1990-11-21 | Electronic Components Ltd | Logic controller |
| US4823302A (en) * | 1987-01-30 | 1989-04-18 | Rca Licensing Corporation | Block oriented random access memory able to perform a data read, a data write and a data refresh operation in one block-access time |
| JPH0760594B2 (ja) * | 1987-06-25 | 1995-06-28 | 富士通株式会社 | 半導体記憶装置 |
| CA1315359C (en) * | 1987-07-15 | 1993-03-30 | Anthony Barrington Mcleish | Universal input/output device |
| JP2627903B2 (ja) * | 1987-09-18 | 1997-07-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JP2582587B2 (ja) * | 1987-09-18 | 1997-02-19 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH07111829B2 (ja) * | 1988-09-12 | 1995-11-29 | 株式会社東芝 | 半導体メモリ |
| JP2569777B2 (ja) * | 1988-12-16 | 1997-01-08 | 日本電気株式会社 | 入力信号切り換え回路 |
| DE3907722A1 (de) * | 1989-03-10 | 1990-09-13 | Philips Patentverwaltung | Speicheranordnung |
| US5119477A (en) * | 1989-10-23 | 1992-06-02 | International Business Machines Corporation | Memory manager for hierarchical graphic structures |
| US5036495A (en) * | 1989-12-28 | 1991-07-30 | International Business Machines Corp. | Multiple mode-set for IC chip |
| US5299203A (en) * | 1990-08-17 | 1994-03-29 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a flag for indicating test mode |
| KR940024597A (ko) * | 1993-04-10 | 1994-11-18 | 김광호 | 듀얼포트 메모리장치의 시리얼데이타 입력장치. |
| US5519413A (en) * | 1993-11-19 | 1996-05-21 | Honeywell Inc. | Method and apparatus for concurrently scanning and filling a memory |
| US5386385A (en) * | 1994-01-31 | 1995-01-31 | Texas Instruments Inc. | Method and apparatus for preventing invalid operating modes and an application to synchronous memory devices |
| CN1307647C (zh) | 2000-07-07 | 2007-03-28 | 睦塞德技术公司 | 动态随机存取存储器、存储器器件及其执行读命令的方法 |
| KR100943137B1 (ko) * | 2008-05-13 | 2010-02-18 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 테스트 방법 |
| JP6468971B2 (ja) * | 2015-08-26 | 2019-02-13 | ルネサスエレクトロニクス株式会社 | 半導体メモリ、メモリシステム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3787817A (en) * | 1972-06-21 | 1974-01-22 | Us Navy | Memory and logic module |
| NL7309642A (nl) * | 1973-07-11 | 1975-01-14 | Philips Nv | Geintegreerd geheugen. |
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| US4541075A (en) * | 1982-06-30 | 1985-09-10 | International Business Machines Corporation | Random access memory having a second input/output port |
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
-
1985
- 1985-04-13 JP JP60077545A patent/JPS61239491A/ja active Granted
-
1986
- 1986-04-10 EP EP86302676A patent/EP0198673B1/en not_active Expired - Lifetime
- 1986-04-10 DE DE8686302676T patent/DE3685678T2/de not_active Expired - Fee Related
- 1986-04-11 US US06/850,790 patent/US4799198A/en not_active Expired - Lifetime
- 1986-04-12 KR KR8602783A patent/KR900001597B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11564670B2 (en) | 2011-12-02 | 2023-01-31 | Interscope, Inc. | Methods and apparatus for removing material from within a mammalian cavity using an insertable endoscopic instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0198673A3 (en) | 1989-01-11 |
| KR860008560A (ko) | 1986-11-17 |
| DE3685678T2 (de) | 1993-01-14 |
| KR900001597B1 (en) | 1990-03-15 |
| US4799198A (en) | 1989-01-17 |
| EP0198673B1 (en) | 1992-06-17 |
| JPS61239491A (ja) | 1986-10-24 |
| DE3685678D1 (de) | 1992-07-23 |
| EP0198673A2 (en) | 1986-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |