JPS61194909A - デイジタル信号遅延用回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の可変設定可能な遅延のため
のマトリックス状メモリ配列を有する回路装置に関する
。

〔従来の技術〕

ディジタル信号処理の分野および通信技術の分野で、デ
ィジタルデータストリームに所定の遅延を生じさせ得る
さまざまな装置が必要とされる。

所定の遅延はたとえば伝播時間の等化のために用いられ
る。一定数の所望の遅延クロックにおいては一般に遅延
装置として１つのシフトレジスタを有する装置が用いら
れる。しかし、遅延が可変に設定可能でなければならな
い場合には、シフトレジスタを使用する装置では特定の
問題が生ずる。

標準回路およびメモリモジュールから成る装置によりデ
ータストリームを所定のように遅延させることは公知で
ある。このような装置ではデータストリームの構成部分
が自由にアドレス指定可能なメモリ内に格納される。こ
のメモリはデコーダにより駆動され、このデコーダは１
つ（または複数個）のカウンタにより駆動される。その
際、遅延の継続時間はカウンタリセットパルスの間隔に
より定められる。このような自由にアドレス指定可能な
メモリのメモリセルはクロックごとに単にそれぞれ読出
しまたは書、込みをされ得るので、その際にメモリを２
倍のクロックレートによりドライブする必要があり、も
しくは２つのメモリユニットの間で多重化動作で往復し
て切換える必要がある。この問題の前者の解決策は、最
大データクロック周波数が最大メモリサイクル周波数の
半分になるという欠点を有する。後者の解決策は、アド
レス制御およびデータの再配列のための高価な論理回路
を必要とする。さらに、このような回路装置を集積回路
で実現する際には、必要なマルチプレクサが大きな面積
を占有し、また大規模な配線が必要とされるという欠点
がある。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した種類の回路装置であっ
て、所定の可変に設定可能な遅延を達成することができ
、集積された回路装置により実現可能であり、わずかな
面積しか占有せず、また公知の回路装置にくらべて高い
データ速度を可能にする回路装置を提供することである
。特に本発明の目的は、ＭＯ３技術での集積に特に通し
た回路装置を提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載のディジタル信号の可変設定可能な遅延のためのマ
トリックス状メモリ配列を有する回路装置により達成さ
れる。

本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている。

〔実施例〕

以下、図面に示されている実施例によ杓本発明を一層詳
細に説明する。

第り図には、本発明によるディジタル信号の可変設定可
能な遅延のためのマトリックス状メモリ配列を有する回
路装置の１つの好ましい実施例が示されている。

図示されている回路装置は１つのデータ入力端りと、１
つのリセット入力端Ｒｅ５ｅｔと、１つのクロック制御
装置φｐを同期化する１つのクロック入力端φと、デー
タ出力端Ｚｏ・・・Ｚｍとを含んでいる。さらに、段Ｐ
１・・・Ｐｎを有する１つの行選択器が設けられており
、段は一列に接続されており、第１の段Ｐ１は１つのセ
ット入力端τおよび信号入力端ａにより、また残りの段
Ｐ２・・・Ｐ。はそれぞれのリセット入力端７によりリ
セット入力端Ｒｅ５ｅｔに接続されており、それぞれ１
つの信号出力端すはそれぞれ後続の段の１つの信号入力
端ａと接続されており、またそれぞれ段ごとに１つの書
込み語線ｗｓおよび１つの読出し語線ｗｌが設けられて
いる。記憶要素としてマトリックス状メモリ配列内に、
重畳する書込み一読出しサイクルを有するそれ自体は公
知の３トランジスタセルが設けられている（第３図参照
）、連続的にステップ切換可能であり、常にリセット可
能である行選択器Ｐ１・・・Ｐｎが１つの入力データク
ロツタによりクロック制御される。゛この行選択器は選
択ステップごとに、すなわち段ごとに、位相を互いにず
らされた２つの信号出力端、すなわち婁込みＭｔｌｌｗ
ｓまたは続出し線ｗ１を有し、これらの信号出力端はマ
トリックスの行ごとに設けられている。メモリ配列内に
列ごとに２つの分離されたビット線、すなわち１つの書
込みビット線ｂＳおよび１つの読出しビット線ｂｔが設
けられており、これらのビット線はそれぞれ１つの列の
すべてのメモリセルと接続されている。さらに、列ごと
に１つの分離可能で記憶可能な反転増幅器Ａ１・・・Ａ
ｍが設けられており、その入力端ｉはそれぞれそれに対
応付けられている列の当該の読出しビット線ｂｌと、ま
たその出力端０はそれぞれそれに対応付けられている列
の書込みビット線ｂｓと接続されており、またそれぞれ
の増幅器に対応付けられているデータ出力端Ｚ１・・・
Ｚｍとしての役割をする。遅延すべきデータ信号に対す
るデータ入力端りは第１の列の書込みビット線ｂｓと遅
延されないデータ出力端Ｚ。とに接続されている。別の
データ出力端Ｚ１・・・Ｚｍは遅延されないデータ出力
端Ｚ、とくらべて、リセットパルスＲｅｓｅｔの間の時
間的間隔が、遅延されないデータ出力端Ｚｏと第１の遅
延されるデータ出力端Ｚ１との間に設定されるべき所要
の遅延時間に等しいように選定されるように遅延されて
いる。

第２図には、本発明による回路装置の作動の仕方を説明
するためのパルス一時間ダイアグラムが示されている。

第２Ａ図には、クロック制御装置に与えられる基本クロ
ックφが示されている。行選択器の制御のために基本ク
ロックから導き出された補助クロック（第５図をも参照
）、すなわちφに、φ□、φＳおよびφＳが第２Ｂ図、
第２Ｃ図、第２Ｄ図または第２Ｅ図に示されている。第
２Ｆ図には、基本クロックφを基準として入力データス
トリームの位相が示されている。第２Ｇ図および第２Ｈ
図には、行選択器の出力信号、すなわち読出し語線信号
ｗｌまたは書込み語線信号ｗｓが示されている。第２！
図および第２Ｊ図には、再生器回路（第４図をも参照）
の制御のために使用されるＰｒｅｃｈａｒｇｅ信号また
はＨｏ１ｄ信号が示されている。最後に第２に図には、
基本クロックφを基準として必要なＲｅ５ｅｔ信号の位
相が示されている。

第３図には、使用される３トランジスタセルが示されて
おり、その原理は、記憶すべき情報がダイナミックに（
３つのトランジスタの中央の）１つのＭＯ３Ｉ−ランジ
スタのゲート上に記憶されることに基づいている。この
それ自体は公知の３トランジスタセルは、端子符号によ
り示されているように、読出しおよび書込みのために分
離されたビット線が利用される（第１図参照）特別な作
動形式で使用され、それにより単一のクロックサイクル
内で読出しおよび書込みを行うことが可能となり、この
ことは意図する時間短縮のために有利である。

第４図には、１つの増幅器または再生器が示されている
。この再生器の課題は、その入力端ｌに対応付けられて
いる読出しビット線ｂｌ上に現れる弱められた読出し信
号を正規レベルに増幅して、対応付けられているその出
力端Ｏに対応付けられている容量的に強く負荷されてい
る書込みビット線ｂｓに与えることである。この再生器
の回路は正帰還回路を含む１つの３段インバータ装置を
含んでいる。このインバータ装置の前に１つのスイッチ
が接続されており、このスイッチは、すぐ次のクロック
サイクルに対して読出しビット線が予充電されるつど、
Ｈｏ１ｄ信号により制御されて、インバータ装置を入力
端ｉから切り離し、それにより記憶された情報を保持す
る。その際、予充電はＰｒｅｃｈａｒｇｅ信号により制
御される別の１つのスイッチにより行われる。

第１図に示されている回路装置において、本発明の１つ
の有利な実施態様によれば、入力データの語幅に相応し
て多数のメモリマトリックスが設けられており、それら
の書込み語線ｗｓまたは読出し語線ｗｌが並列接続され
ており、またこれらのメモリマトリックスに対して設け
られている共通の行選択器ＰＧ・・・Ｐｎと接続されて
いる。リセット入力端Ｒｅ５ｅｔに供給されるＲｅ５ｅ
ｔ信号は、本発明の池の実施態様によれば、入力信号に
より用意され得る。すなわち、入力信号から導き出され
得る。

本発明の他の１つの実施態様によれば、１つのＲｅ５ｅ
ｔ信号が回路装置を有するチップの内部で外部からリセ
ット可能な１つのサイクリックカウンタにより発生され
る０回路装置から、回路装置のそのつどの使用目的に必
要なデータ出力のみが導き出されることは有利である。

しかし、形式を制限するために、本発明の考えられる用
途に相当する数のデータ出力端をチップから導き出すこ
とも有利である。第１図に示されている増幅器Ａ１・・
・Ａｍは反転形式である０本発明の他の実施態様では、
増幅器Ａ１・・・Ａｍは非反転形式であり、またそれに
応じてそれぞれ１つのインバータが各第２のデータ出力
端に設けられている。

本発明の他の１つの実施態様によれば、行選択器Ｐ１・
・・Ｐｎがそれぞれ１つのシフトレジスタと１つの論理
演算ブロックと行選択器の要素ごとに出力端ｗｓまたは
ｗｌを有する２つの出力ドライバとから成っており、ま
た出力端ｗ５およびｗｌにおける出力信号の位相および
パルス幅がシフトレジスタ内に存在する３つの引出し点
の相応の論理演算により決定される。

第５図には１つの行選択器段Ｐが示されている。

１つのシフトレジスタブロックＳＲ内に、補助クロック
φ′門、φ′Ｈ；φＳ、φＳにより制御されるスイッチ
により互いにまたは信号入力端ａから分離可能である２
つのダイナミックレジスタ段が設けられている。補助ク
ロックφ′８およびφ′０は第２図によるφＨおよびφ
Ｈに相当する。

しかし、補助クロックφ′９およびφ′８は第２図に示
されているφＨおよびφｈとＲ６５ｅｔ信号との論理演
算の結果である。この論理演算は、Ｒｅ５ｅｔ信号の継
続時間中にシフトレジスタブロックＳＲの入力端におけ
るスイッチを閉じることにより行われる。１つの論理ブ
ロックＬＢ内に、点ｃ、ｄ、ｂに現れる信号を下記の論
理式に従って論理演算する２つの論理演算要素が設けら
れている。

ｗｓ＝ｃＡｄ ｗｌ＝ｃＡｂ 論理ブロックＬＢの出力信号５および；ゴは反転ドライ
バによりマトリックス状メモリ配列の付属の行の書込み
語線ｗｓまたは読出し語線ｗｌ上に与えられる。第１図
による行選択器の段Ｐ２・・・Ｐｎに対してそれぞれ１
つのＲｅ５ｅｔ入力端７が設けられている。その代わり
に段Ｐ１には、第５図に破線で示されているように、１
つのセット入力端丁が設けられている。

本発明による回路装置はその構成から特に、モノリシッ
クに集積されたＭＯ３回路とするのに通している。

【図面の簡単な説明】

第１図は１つの行選択器、１つのマトリックス状メモリ
配列、再生層回路および１つのクロック制御装置が設け
られている１つの好ましい実施例による回路装置のブロ
ック回路図、第２図は第１図による回路装置の作動の仕
方を説明するためのパルス一時間ダイアダラム、第３図
は第１図中に含まれているシンボル表示および第１図の
回路装置内にｍ　Ｘ　ｎ個使用される３トランジスタメ
モリセルの１つの原理回路を示す図、第４図は第１図中
に含まれているシンボル表示および第１図の回路装置内
にｍ個使用される再生器（増＠器回路）の１つの原理回
路を示す図、第５図は第１図中に含まれているシンボル
表示および第１図の回路装置内にｎ個使用される行選択
器段の１つの原理回路を示す図である。 Ａ１−Ａｍ・・・増幅器、ｂｌ・・・読出しビット線、
ｂＳ・・・書込みビット線、Ｄ・・・データ入力端、ｉ
・・・入力端、ＬＢ・・・論理演算ブロック、０・・・
出力端、Ｐ１〜Ｐｎ・・・行選択器、ｒ・・・リセット
入力端、Ｓ・・・セント入力端、ＳＲ・・・シフトレジ
スタ、ｗｌ・・・読出し語線、ｗｓ・・・書込み語線、
ｚ　ｏ　””　ｚ　ｍ・・・データ出力端。 データーか ＦＩＧ４ ＩＧ　５

Claims (1)

1. 【特許請求の範囲】 １）ディジタル信号の可変設定可能な遅延のためのマト
   リックス状メモリ配列を有する回路装置において、 記憶要素として重畳する書込み−読出しサイクルを有す
   る３トランジスタセルが設けられており、 入力データクロックによりクロック制御され、連続的に
   ステップ切換可能であり、常にリセット可能である１つ
   の行選択器（Ｐ＿１・・・Ｐ＿ｎ）が設けられており、
   この行選択器は選択ステップごとに位相を互いにずらさ
   れた各２つの信号出力端を有し、これらの信号出力端は
   マトリックスの行ごとに設けられているそれぞれ１つの
   書込み語線（ｗｓ）または１つの読出し語線（ｗ１）を
   駆動し、 列ごとに２つの分離されたビット線、すなわち１つの書
   込みビット線（ｂｓ）及び１つの読出しビット線（ｂ１
   ）が設けられており、これらのビット線はそれぞれ１つ
   の列のすべてのメモリセルと接続されており、 列ごとに１つの分離可能で記憶可能な増幅器（Ａ＿１・
   ・・Ａ＿ｍ）が設けられており、その入力端（１）はそ
   れに対応付けられている列の読出しビット線（ｂ１）と
   、またその出力端（ｏ）はそれに対応付けられている列
   の書込みビット線（ｂｓ）と接続されており、またそれ
   に対応付けられているデータ出力端（Ｚ＿１・・・Ｚ＿
   ｍ）としての役割をし、 遅延すべきデータ信号に対するデータ入力端が第１の列
   の書込みビット線（ｂｓ）および遅延されないデータ出
   力端（Ｚ＿０）と接続されており、 １つのリセット入力端（＠Ｒｅｓｅｔ＠）が行選択器の
   第１の要素（Ｐ＿１）のセット入力端（ａ、＠ｓ＠）と
   行選択器の残りの要素（Ｐ＿２・・・Ｐ＿ｎ）のリセッ
   ト入力端（ｒ）とに接続されており、リセットパルス（
   ＠Ｒｅｓｅｔ＠）の間の時間的間隔が、遅延されないデ
   ータ出力端（Ｚ＿０）と第１の遅延されるデータ出力端
   （Ｚ＿１）との間に設定されるべき所要の遅延時間に等
   しいように選定される ことを特徴とするディジタル信号遅延用回路装置。 ２）入力データの語幅に相応して多数のメモリマトリッ
   クスが設けられており、それらの書込み語線（ｗｓ）ま
   たは読出し語線（ｗ１）が並列接続されており、またこ
   れらのメモリマトリックスに対して設けられている共通
   の行選択器（Ｐ＿０・・・Ｐ＿ｎ）と接続されているこ
   とを特徴とする特許請求の範囲第１項記載の回路装置。 ３）リセット入力端（＠Ｒｅｓｅｔ＠）に供給される１
   つのリセット信号が入力信号により用意されることを特
   徴とする特許請求の範囲第１項または第２項記載の回路
   装置。 ４）１つのリセット信号が回路装置を有するチップの内
   部で外部から設定可能な１つのサイクリックカウンタに
   より発生されることを特徴とする特許請求の範囲第１項
   または第２項記載の回路装置。 ５）回路装置から、回路装置のそのつどの使用目的に必
   要なデータ出力のみが導き出されることを特徴とする特
   許請求の範囲第１項ないし第４項のいずれか１項に記載
   の回路装置。 ６）増幅器（Ａ＿１・・・Ａ＿ｍ）が反転形式であるこ
   とを特徴とする特許請求の範囲第１項ないし第５項のい
   ずれか１項に記載の回路装置。 ７）増幅器（Ａ＿１・・・Ａ＿ｍ）が非反転形式であり
   、それに応じてそれぞれ１つのインバータが各第２のデ
   ータ出力端に配置されていることを特徴とする特許請求
   の範囲第１項ないし第５項のいずれか１項に記載の回路
   装置。 ８）モノリシックに集積されたＭＯＳ回路として構成さ
   れていることを特徴とする特許請求の範囲第１項ないし
   第７項のいずれか１項に記載の回路装置。 ９）行選択器（Ｐ＿１・・・Ｐ＿ｎ）がそれぞれ１つの
   シフトレジスタ（ＳＲ）と１つの論理演算ブロック（Ｌ
   Ｂ）と行選択器の要素ごとに出力端（ｗｓまたはｗ１）
   を有する２つの出力ドライバ（ＡＴＲ＿１、ＡＴＲ￥２
   ）とから成っており、出力端（ｗｓおよびｗ１）におけ
   る出力信号の位相およびパルス幅がシフトレジスタ（Ｓ
   Ｒ）内に存在する３つの引出し点の相応の論理演算によ
   り決定されることを特徴とする特許請求の範囲第１項記
   載の回路装置。