JP3057728B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3057728B2 JP3057728B2 JP2215561A JP21556190A JP3057728B2 JP 3057728 B2 JP3057728 B2 JP 3057728B2 JP 2215561 A JP2215561 A JP 2215561A JP 21556190 A JP21556190 A JP 21556190A JP 3057728 B2 JP3057728 B2 JP 3057728B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、アドレス信号
により、ワード線およびデジット線を選択して、所望の
メモリ・セルにアクセスする半導体記憶装置に関する。
により、ワード線およびデジット線を選択して、所望の
メモリ・セルにアクセスする半導体記憶装置に関する。
従来の半導体記憶装置は、第３図に示されるように、
Ｘアドレスの入力回路／デコーダ回路１、およびこのデ
コーダ回路により選択されるワード線W1〜W2n（ｎは、
正整数）と、Ｙアドレスの入力回路／デコーダ回路２、
およびこのデコーダ回路により選択されるデジット線D1
〜D2nと、前記ワード線ならびにデジット線に対応して
配置される4n2個のメモリ・セル３と、これらのメモリ
・セル３に保持されているデータ信号をデジット線を通
して検知し、外部に出力する出力回路４と、外部からの
入力データをメモリ・セルに書込む書込み回路５と、2n
個のデジット線選択スイッチ８と、を備えて構成されて
いる。
Ｘアドレスの入力回路／デコーダ回路１、およびこのデ
コーダ回路により選択されるワード線W1〜W2n（ｎは、
正整数）と、Ｙアドレスの入力回路／デコーダ回路２、
およびこのデコーダ回路により選択されるデジット線D1
〜D2nと、前記ワード線ならびにデジット線に対応して
配置される4n2個のメモリ・セル３と、これらのメモリ
・セル３に保持されているデータ信号をデジット線を通
して検知し、外部に出力する出力回路４と、外部からの
入力データをメモリ・セルに書込む書込み回路５と、2n
個のデジット線選択スイッチ８と、を備えて構成されて
いる。
第３図において、Ｘアドレス信号X1,X2,…,Xnは、Ｘ
アドレス入力回路／デコーダ回路１に入力されてデコー
ダ回路においてデコードされ、このデコーダ回路による
選択作用を介して、2n個のワード線W1,W2,W3,…,W2nの
内の１本が選択されて活性化される。また、Ｙアドレス
信号Y1,Y2,…,Ynも、同様にＹアドレス入力回路／デコ
ーダ回路２に入力されてデコーダ回路においてデコード
され、このデコーダ回路による選択作用を介して、2n個
のデジット線D1,D2,…,D2nの内の１本が選択されて活性
化される。
アドレス入力回路／デコーダ回路１に入力されてデコー
ダ回路においてデコードされ、このデコーダ回路による
選択作用を介して、2n個のワード線W1,W2,W3,…,W2nの
内の１本が選択されて活性化される。また、Ｙアドレス
信号Y1,Y2,…,Ynも、同様にＹアドレス入力回路／デコ
ーダ回路２に入力されてデコーダ回路においてデコード
され、このデコーダ回路による選択作用を介して、2n個
のデジット線D1,D2,…,D2nの内の１本が選択されて活性
化される。
上述のようにして選択されたワード線およびデジット
線の交点に位置するメモリ・セルが最終的に選択され、
当該メモリ・セルに保持されているデータ信号は、対応
するデジット線およびデジット線選択スイッチ８を経由
して出力回路４に入力され、出力回路４において増幅さ
れた後、外部に出力される（Ｏ）。
線の交点に位置するメモリ・セルが最終的に選択され、
当該メモリ・セルに保持されているデータ信号は、対応
するデジット線およびデジット線選択スイッチ８を経由
して出力回路４に入力され、出力回路４において増幅さ
れた後、外部に出力される（Ｏ）。
また、書込みを行う際には、書込み回路５に入力され
る書込み信号（Ｗ）により制御されて、前述の読出しの
場合と同様に、ＸおよびＹのアドレス信号により選択さ
れたメモリ・セルに対して、入力データ信号（Ｉ）が書
込み回路５を経由して伝達され、当該入力データ信号の
書込みが行われる。
る書込み信号（Ｗ）により制御されて、前述の読出しの
場合と同様に、ＸおよびＹのアドレス信号により選択さ
れたメモリ・セルに対して、入力データ信号（Ｉ）が書
込み回路５を経由して伝達され、当該入力データ信号の
書込みが行われる。
上述した従来の半導体記憶装置においては、希望する
或る特定のメモリ・セルを選択するためには、対応する
ＸおよびＹのアドレス信号を外部より与える必要があ
り、しかも、これらのアドレス信号が、何段ものデコー
ダ回路を経由した上で、始めてワード線およびデジット
線の選択作用が実行される。
或る特定のメモリ・セルを選択するためには、対応する
ＸおよびＹのアドレス信号を外部より与える必要があ
り、しかも、これらのアドレス信号が、何段ものデコー
ダ回路を経由した上で、始めてワード線およびデジット
線の選択作用が実行される。
従って、上記のデコーダ回路における時間遅れを含め
て、異なるメモリ・セルを選択する際における、アドレ
ス信号のスイッチから、出力信号のスイッチに至るまで
のアドレス・アクセス時間が大きいという欠点がある。
て、異なるメモリ・セルを選択する際における、アドレ
ス信号のスイッチから、出力信号のスイッチに至るまで
のアドレス・アクセス時間が大きいという欠点がある。
本発明の半導体記憶装置は、メモリセル部と、アドレ
スをデコードするデコーダと、複数のフリップフロップ
がそれぞれセレクタを介して縦続接続されたシフトレジ
スタとを備え、前記セレクタは、前記デコーダの出力と
前記フリップフロップの出力とを切替えて前記メモリセ
ル部及び前記シフトレジスタの次段フリップフロップに
アドレス選択信号として出力するセレクタであって、前
記デコーダ出力を前記セレクタを介して直接アドレス選
択信号として前記メモリセル部に出力するアドレス・ア
クセス・モードと、前記デコーダ出力を前記セレクタを
介して前記シフトレジスタにセットした後前記セレクタ
を切替え、前記シフトレジスタにセットされたアドレス
選択信号を順次シフトさせてメモリセル部に出力するシ
リアル・アクセス・モードとを有することを特徴とす
る。
スをデコードするデコーダと、複数のフリップフロップ
がそれぞれセレクタを介して縦続接続されたシフトレジ
スタとを備え、前記セレクタは、前記デコーダの出力と
前記フリップフロップの出力とを切替えて前記メモリセ
ル部及び前記シフトレジスタの次段フリップフロップに
アドレス選択信号として出力するセレクタであって、前
記デコーダ出力を前記セレクタを介して直接アドレス選
択信号として前記メモリセル部に出力するアドレス・ア
クセス・モードと、前記デコーダ出力を前記セレクタを
介して前記シフトレジスタにセットした後前記セレクタ
を切替え、前記シフトレジスタにセットされたアドレス
選択信号を順次シフトさせてメモリセル部に出力するシ
リアル・アクセス・モードとを有することを特徴とす
る。
さらに、本発明の半導体記憶装置は、 前記デコーダがワード線デコーダとデジット線デコーダ
として２つ備え、前記ワード線デコーダ及びデジット線
デコーダに対してそれぞれ前記シフトレジスタを設け、
前記それぞれのシフトレジスタを最終段フリップフロッ
プの出力が初段フリップフロップの入力に帰還された循
環型のシフトレジスタとした上記半導体記憶装置であっ
て、前記ワード線デコーダに対して設けたシフトレジス
タが１回循環する毎に前記デジット線デコーダに対して
設けた前記シフトレジスタが一つシフトする様に構成し
てもよい。
として２つ備え、前記ワード線デコーダ及びデジット線
デコーダに対してそれぞれ前記シフトレジスタを設け、
前記それぞれのシフトレジスタを最終段フリップフロッ
プの出力が初段フリップフロップの入力に帰還された循
環型のシフトレジスタとした上記半導体記憶装置であっ
て、前記ワード線デコーダに対して設けたシフトレジス
タが１回循環する毎に前記デジット線デコーダに対して
設けた前記シフトレジスタが一つシフトする様に構成し
てもよい。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例を示すブロック図である。
第１図に示されるように、本実施例は、Ｘアドレスの入
力回路／デコーダ回路１、およびこのデコーダ回路によ
り選択されるワード線W1,W2,W3,…,W2nと、Ｙアドレス
の入力回路／デコーダ回路２、およびこのデコーダ回路
により選択されるデジット線D1,D2,D3,…,D2nと、前記
ワード線ならびにデジット線に対応して配置される4n2
個のメモリ・セル３と、これらのメモリ・セル３に保持
されているデータ信号をデジット線を通して検知し、外
部に出力する出力回路４と、外部からの入力データをメ
モリ・セルに書込む作用をする書込み回路５と、それぞ
れワード線W1,W2,W3,…,W2nおよびデジット線D1,D2,D3,
…,D2nに対応するフリップフロップならびにアクセス切
替スイッチ７と、デジット線D1,D2,D3,…,D2nに対応す
る2n個のデジット線選択スイッチ８と、内部クロック発
生回路９と、Ｙクロック発生回路10と、を備えて構成さ
れる。
図は、本発明の第１の実施例を示すブロック図である。
第１図に示されるように、本実施例は、Ｘアドレスの入
力回路／デコーダ回路１、およびこのデコーダ回路によ
り選択されるワード線W1,W2,W3,…,W2nと、Ｙアドレス
の入力回路／デコーダ回路２、およびこのデコーダ回路
により選択されるデジット線D1,D2,D3,…,D2nと、前記
ワード線ならびにデジット線に対応して配置される4n2
個のメモリ・セル３と、これらのメモリ・セル３に保持
されているデータ信号をデジット線を通して検知し、外
部に出力する出力回路４と、外部からの入力データをメ
モリ・セルに書込む作用をする書込み回路５と、それぞ
れワード線W1,W2,W3,…,W2nおよびデジット線D1,D2,D3,
…,D2nに対応するフリップフロップならびにアクセス切
替スイッチ７と、デジット線D1,D2,D3,…,D2nに対応す
る2n個のデジット線選択スイッチ８と、内部クロック発
生回路９と、Ｙクロック発生回路10と、を備えて構成さ
れる。
第１図において、モード切替信号Ｓの導入により、ア
ドレス信号アクセス・モードが設定される場合は、それ
ぞれワード線W1,W2,W3,…,W2nおよびデジット線D1,D2,D
3,…,D2nに対応して設けられているアクセス切替スイッ
チ７は、それぞれＸアドレス入力回路／デコーダ回路
１、およびＹアドレス入力回路／デコーダ回路２からの
選択出力が受入れられる状態に切替えられる。
ドレス信号アクセス・モードが設定される場合は、それ
ぞれワード線W1,W2,W3,…,W2nおよびデジット線D1,D2,D
3,…,D2nに対応して設けられているアクセス切替スイッ
チ７は、それぞれＸアドレス入力回路／デコーダ回路
１、およびＹアドレス入力回路／デコーダ回路２からの
選択出力が受入れられる状態に切替えられる。
従って、Ｘアドレス信号X1,X2,…,Xnは、Ｘアドレス
入力回路／デコーダ回路１においてデコードされ、デコ
ーダ回路の選択作用を介して、2n個のワード線W1,W2,
W3,…,W2nの内の１本が選択されて活性化される。同様
に、Ｙアドレス信号Y1,Y2,…、Ynは、Ｙアドレス入力回
路／デコーダ回路２においてデコードされ、デコーダ回
路の選択作用を介して、2n個のデジット線D1,D2,D3,…,
D2nの内の１本が選択されて活性化される。即ち、モー
ド切替信号Ｓによるアドレス信号アクセス・モード時に
おいては、前述の従来例の場合と同様に、メモリ・セル
３に対するＸアドレス信号およびＹアドレス信号のアク
セスが行われる。
入力回路／デコーダ回路１においてデコードされ、デコ
ーダ回路の選択作用を介して、2n個のワード線W1,W2,
W3,…,W2nの内の１本が選択されて活性化される。同様
に、Ｙアドレス信号Y1,Y2,…、Ynは、Ｙアドレス入力回
路／デコーダ回路２においてデコードされ、デコーダ回
路の選択作用を介して、2n個のデジット線D1,D2,D3,…,
D2nの内の１本が選択されて活性化される。即ち、モー
ド切替信号Ｓによるアドレス信号アクセス・モード時に
おいては、前述の従来例の場合と同様に、メモリ・セル
３に対するＸアドレス信号およびＹアドレス信号のアク
セスが行われる。
次に、モード切替信号Ｓがシリアル・アクセス・モー
ドに設定された場合には、アクセス切替スイッチ７は、
それぞれ対応するフリップフロップ６からの出力信号
が、ワード線W1,W2,W3,…,W2nおよびデジット線D1,D2,D
3,…,D2nに受入れられる状態に切替えられる。この場
合、最初に選択されたワード線をWiとすると、その次の
アドレスに相当するワード線Wi+1に対応するフリップフ
ロップ６に対してのみ「選択」のデータが取込まれ、そ
の他のワード線のフリップフロップ６には「非選択」の
データが取込まれている。
ドに設定された場合には、アクセス切替スイッチ７は、
それぞれ対応するフリップフロップ６からの出力信号
が、ワード線W1,W2,W3,…,W2nおよびデジット線D1,D2,D
3,…,D2nに受入れられる状態に切替えられる。この場
合、最初に選択されたワード線をWiとすると、その次の
アドレスに相当するワード線Wi+1に対応するフリップフ
ロップ６に対してのみ「選択」のデータが取込まれ、そ
の他のワード線のフリップフロップ６には「非選択」の
データが取込まれている。
この状態において、内部クロック発生回路９から出力
されるクロック信号CXが、各ワード線のそれぞれに対応
するフリップフロップ６に入力されると、これらの各プ
リップフロップ６からは、対応する各ワード線に対して
データが送出されるが、前記「選択」のデータが取込ま
れたフリップフロップ６に対応するワード線Wi+1のみが
選択され、他のワード線Wiは全て非選択となる。そし
て、更に、クロック発生回路９から出力されるクロック
信号が各フリップフロップ６に入力される度に、選択さ
れるワード線は時間的に順次推移してゆく。
されるクロック信号CXが、各ワード線のそれぞれに対応
するフリップフロップ６に入力されると、これらの各プ
リップフロップ６からは、対応する各ワード線に対して
データが送出されるが、前記「選択」のデータが取込ま
れたフリップフロップ６に対応するワード線Wi+1のみが
選択され、他のワード線Wiは全て非選択となる。そし
て、更に、クロック発生回路９から出力されるクロック
信号が各フリップフロップ６に入力される度に、選択さ
れるワード線は時間的に順次推移してゆく。
かくして、最終のワード線W2nが選択されている状態
において、次のクロック信号CXが入力されると、最初の
ワード線W1が選択されるとともに、Ｙクロック発生回路
10からは、クロック信号CYが出力されて、それぞれデジ
ット線D1,D2,D3,…,D2nに対応するフリップフロップ６
に入力される。このクロック信号CYを介して行われるデ
ジット線D1,D2,D3,…,D2nの選択、ならびにデータのデ
ジット線に対応する取込み作用等については、前述のワ
ード線W1,W2,W3,…,W2nにおける場合と同様で、このよ
うな選択作用を介して、ワード線ならびにデジット線の
双方に対するメモリ・セル３が順次選択されてゆくこと
になる。
において、次のクロック信号CXが入力されると、最初の
ワード線W1が選択されるとともに、Ｙクロック発生回路
10からは、クロック信号CYが出力されて、それぞれデジ
ット線D1,D2,D3,…,D2nに対応するフリップフロップ６
に入力される。このクロック信号CYを介して行われるデ
ジット線D1,D2,D3,…,D2nの選択、ならびにデータのデ
ジット線に対応する取込み作用等については、前述のワ
ード線W1,W2,W3,…,W2nにおける場合と同様で、このよ
うな選択作用を介して、ワード線ならびにデジット線の
双方に対するメモリ・セル３が順次選択されてゆくこと
になる。
ここで、ワード線或はデジット線が切替えられる時間
は、クロック信号の同期により決定されるが、この切替
所要時間としては、高々フリップフロップ６とアクセス
切替スイッチ７との信号伝播遅延時間よりも大きい値で
あれば十分である。従って、入力回路と何段にも亘るデ
コーダ回路を経由してアクセスする前述のアドレス信号
アクセス・モード時の場合に比較して、非常に小さいア
クセス・サイクル時間で済むという効果が得られる。
は、クロック信号の同期により決定されるが、この切替
所要時間としては、高々フリップフロップ６とアクセス
切替スイッチ７との信号伝播遅延時間よりも大きい値で
あれば十分である。従って、入力回路と何段にも亘るデ
コーダ回路を経由してアクセスする前述のアドレス信号
アクセス・モード時の場合に比較して、非常に小さいア
クセス・サイクル時間で済むという効果が得られる。
上述のようにして選択されたワード線およびデジット
線の交点に位置するメモリ・セルが最終的に選択され、
当該メモリ・セルに保持されているデータ信号は、対応
するデジット線およびデジット線選択スイッチ８を経由
して出力回路４に入力され、出力回路４において増幅さ
れた後、外部に出力される（Ｏ）。
線の交点に位置するメモリ・セルが最終的に選択され、
当該メモリ・セルに保持されているデータ信号は、対応
するデジット線およびデジット線選択スイッチ８を経由
して出力回路４に入力され、出力回路４において増幅さ
れた後、外部に出力される（Ｏ）。
また、書込みを行う際には、書込み回路５に入力され
る書込み信号（Ｗ）により制御されて、前述の読出しの
場合と同様に、ＸおよびＹのアドレス信号により選択さ
れたメモリ・セルに対して、入力データ信号（Ｉ）が書
込み回路５を経由して伝達され、当該入力データ信号の
書込みが行われる。
る書込み信号（Ｗ）により制御されて、前述の読出しの
場合と同様に、ＸおよびＹのアドレス信号により選択さ
れたメモリ・セルに対して、入力データ信号（Ｉ）が書
込み回路５を経由して伝達され、当該入力データ信号の
書込みが行われる。
次に、本発明の第２の実施例について説明する。第２
図は、本発明の第２の実施例を示すブロック図である。
第２図に示されるように、本実施例は、Ｘアドレスの入
力回路／デコーダ回路１、およびこのデコーダ回路によ
り選択されるワード線W1,W2,W3,…,W2nと、Ｙアドレス
の入力回路／デコーダ回路２、およびこのデコーダ回路
により選択されるデジット線D1,D2,D3,…,D2nと、前記
ワード線ならびにデジット線に対応して配置される4n2
個のメモリ・セル３と、これらのメモリ・セル３に保持
されているデータ信号をデジット線を通して検知し、外
部に出力する出力回路４と、外部からの入力データをメ
モリ・セルに書込む作用を行う書込み回路５と、それぞ
れワード線W1,W2,W3,…,W2nに対応するフリップフロッ
プ６ならびにアクセス切替スイッチ７と、デジット線
D1,D2,D3,…,D2nに対応する2n個のデジット線選択スイ
ッチ８と、内部クロック発生回路９と、を備えて構成さ
れる。
図は、本発明の第２の実施例を示すブロック図である。
第２図に示されるように、本実施例は、Ｘアドレスの入
力回路／デコーダ回路１、およびこのデコーダ回路によ
り選択されるワード線W1,W2,W3,…,W2nと、Ｙアドレス
の入力回路／デコーダ回路２、およびこのデコーダ回路
により選択されるデジット線D1,D2,D3,…,D2nと、前記
ワード線ならびにデジット線に対応して配置される4n2
個のメモリ・セル３と、これらのメモリ・セル３に保持
されているデータ信号をデジット線を通して検知し、外
部に出力する出力回路４と、外部からの入力データをメ
モリ・セルに書込む作用を行う書込み回路５と、それぞ
れワード線W1,W2,W3,…,W2nに対応するフリップフロッ
プ６ならびにアクセス切替スイッチ７と、デジット線
D1,D2,D3,…,D2nに対応する2n個のデジット線選択スイ
ッチ８と、内部クロック発生回路９と、を備えて構成さ
れる。
本実施例が、前記第１の実施例と異なる点は、デジッ
ト線D1,D2,D3,…,D2nに対応するフリップフロップ６な
らびにアクセス切替スイッチ７が共に設けられておら
ず、ワード線W1,W2,W3,…,W2nに対してのみ、対応する
フリップフロップ６ならびにアクセス切替スイッチ７が
設けられており、従って、ワード線W1,W2,W3,…,W2nに
対してのみ、シリアル・アクセス・モードへの切替えが
行うことができるように構成されていることである。こ
れは、シリアル・アクセスする情報量が、ワード線の本
数よりも少ない場合における一実施例であり、このよう
な場合には、本実施例の構成にて十分である。
ト線D1,D2,D3,…,D2nに対応するフリップフロップ６な
らびにアクセス切替スイッチ７が共に設けられておら
ず、ワード線W1,W2,W3,…,W2nに対してのみ、対応する
フリップフロップ６ならびにアクセス切替スイッチ７が
設けられており、従って、ワード線W1,W2,W3,…,W2nに
対してのみ、シリアル・アクセス・モードへの切替えが
行うことができるように構成されていることである。こ
れは、シリアル・アクセスする情報量が、ワード線の本
数よりも少ない場合における一実施例であり、このよう
な場合には、本実施例の構成にて十分である。
第２図において、モード切替信号Ｓの導入により、ア
ドレス信号アクセス・モードが設定される場合の動作に
ついては、前述の第１の実施例の場合と同様であり、ま
た、モード切替信号Ｓを介して、シリアル・アクセス・
モードに切替えられた場合の動作については、アクセス
切替スイッチ７およびフリップフロップ６および内部ク
ロック発生回路９から出力されるクロック信号CX等を介
して行われるワード線W1,W2,W3,…,W2nの選択、ならび
にデータのワード線に対する取込み作用等については、
前述の第１の実施例の場合と同様であり、また、デジッ
ト線選択スイッチ８を介して行われるデジット線W1,W2,
W3,…,W2nの選択、ならびに出力回路４おおび入力回路
５等の作用についても、第１の実施例および従来例の場
合と同様である。
ドレス信号アクセス・モードが設定される場合の動作に
ついては、前述の第１の実施例の場合と同様であり、ま
た、モード切替信号Ｓを介して、シリアル・アクセス・
モードに切替えられた場合の動作については、アクセス
切替スイッチ７およびフリップフロップ６および内部ク
ロック発生回路９から出力されるクロック信号CX等を介
して行われるワード線W1,W2,W3,…,W2nの選択、ならび
にデータのワード線に対する取込み作用等については、
前述の第１の実施例の場合と同様であり、また、デジッ
ト線選択スイッチ８を介して行われるデジット線W1,W2,
W3,…,W2nの選択、ならびに出力回路４おおび入力回路
５等の作用についても、第１の実施例および従来例の場
合と同様である。
以上、詳細に説明したように、本発明は、シリアル・
アクセス・モードに対応して、複数のワード線および複
数のデジット線の双方、または前記複数のワード線およ
び複数のデジット線の内の一方についての各線の選択を
シーケンシャルに順次実行することにより、連続したア
ドレスに対するアクセス時間を著しく短縮することがで
きるという効果がある。
アクセス・モードに対応して、複数のワード線および複
数のデジット線の双方、または前記複数のワード線およ
び複数のデジット線の内の一方についての各線の選択を
シーケンシャルに順次実行することにより、連続したア
ドレスに対するアクセス時間を著しく短縮することがで
きるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例を示すブロック図、第３図は従来例を示すブ
ロック図である。 図において、１……Ｘアドレス入力回路／デコーダ回
路、２……Ｙアドレス入力回路／デコーダ回路、３……
メモリ・セル、４……出力回路、５……書込み回路、６
……フリップフロップ、７……アクセス切替スイッチ、
８……デジット線選択回路、９……内部クロック発生回
路、10……Ｙクロック発生回路。
２の実施例を示すブロック図、第３図は従来例を示すブ
ロック図である。 図において、１……Ｘアドレス入力回路／デコーダ回
路、２……Ｙアドレス入力回路／デコーダ回路、３……
メモリ・セル、４……出力回路、５……書込み回路、６
……フリップフロップ、７……アクセス切替スイッチ、
８……デジット線選択回路、９……内部クロック発生回
路、10……Ｙクロック発生回路。
Claims (3)
- 【請求項１】メモリセル部と、アドレスをデコードする
デコーダと、複数のフリップフロップがそれぞれセレク
タを介して縦続接続されたシフトレジスタとを備え、 前記セレクタは、前記デコーダの出力と前記フリップフ
ロップの出力とを切替えて前記メモリセル部及び前記シ
フトレジスタの次段フリップフロップにアドレス選択信
号として出力するセレクタであって、 前記デコーダ出力を前記セレクタを介して直接アドレス
選択信号として前記メモリセル部に出力するアドレス・
アクセス・モードと、 前記デコーダ出力を前記セレクタを介して前記シフトレ
ジスタにセットした後前記セレクタを切替え、前記シフ
トレジスタにセットされたアドレス選択信号を順次シフ
トさせてメモリセル部に出力するシリアル・アクセス・
モードとを有することを特徴とする半導体記憶装置。 - 【請求項２】前記デコーダがワード線デコーダまたはデ
ジット線デコーダであって、前記各セレクタの出力は前
記メモリセル部のワード線またはデジット線に接続され
ていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】前記デコーダをワード線デコーダとデジッ
ト線デコーダとして２つ備え、前記ワード線デコーダ及
びデジット線デコーダに対してそれぞれ前記シフトレジ
スタを設け、前記それぞれのシフトレジスタを最終段フ
リップフロップの出力が初段フリップフロップの入力に
帰還された循環型のシフトレジスタとした請求項１記載
の半導体記憶装置であって、 前記ワード線デコーダに対して設けたシフトレジスタが
１回循環する毎に前記デジット線デコーダに対して設け
た前記シフトレジスタが一つシフトする様にしたことを
特徴とする半導体記憶装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215561A JP3057728B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215561A JP3057728B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498684A JPH0498684A (ja) | 1992-03-31 |
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ID=16674469
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-
1990
- 1990-08-15 JP JP2215561A patent/JP3057728B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2015183477A (ja) * | 2014-03-25 | 2015-10-22 | 大和ハウス工業株式会社 | 庇取付け構造および方法 |
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