JPH04149655A - メモリカード試験システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ セルフタイミングＲＡＭ及びその周辺回路を組込んだメ
モリカードのメモリカード試験システムに関し、 試験に要する端子数を削減して最適なＲＡＭの試験を行
えるようにすることを目的とし、入力信号レジスタと出
力信号レジスタを内蔵したセルフタイミングＲＡＭと、
メモリ起動信号を受けてセルフタイミングＲＡＭに与え
るタイミング信号を作成する制御用パイプライン回路と
、該制御用パイプライン回路の出力を受けて前記セルフ
タイミングＲＡ　Ｍに与えるクロックを発生するＲ　Ａ
　Ｍクロック発生回路と、ドレス／ストアデータを受け
てチェックビットを作成するためのチェックビット用パ
イプライン回路とを具備したメモリカードにおいて、前
記制御用パイプライン回路とチェックビット用パイプラ
イン回路内部に、テストモート時のみ、その内部のフリ
ップフロップの段数をスキップするセレクタを設け、通
常使用時にはより高速のクロックで回路を動作させ、メ
モリカードテスト時にはクロックを低速のものに切換え
ると共に、前記制御用パイプライン回路及びチェックビ
ット用パイプライン回路のフリップフロップ段数をスキ
ップしてパイプラインのクロックサイクルを遅らせるよ
うに構成する。

［産業上の利用分野コ 本発明はセルフタイミングＲＡ　Ｍ及びその周辺回路を
組込んたメモリカードのメモリカード試験システムに関
する。

近年、人力信号レジスタと８力信号レジスタをその前後
に設け、データ書込めと読出（７のタイミンクを自己内
で行うセルフタイミングＲＡＭ　（ＳＴ−ＲＡＭ）が用
いられるようになってきている。

このＳＴ−ＲＡＭは、入力信号レジスタに取込んだデー
タをラッチしてし、まえば、後はデータバスを変化させ
てもかまわないので、スルーブツトを向上させることが
でき、従来のメモリ回路部分に置き換える形で最近多く
用いられるようになってきている。このＳ　Ｔ−ＲＡ　
Ｍ回路はその周辺回路を組込んだメモリカード形式にな
っており、増設する場合にはそのメモリカードをマザー
ボート」−に装着すればよいようになっている。この種
のメモリカードは、その内部にメモリのテストがてきる
ようなイ・］属回路か付加されているのか普通である。

［従来の技術］ 第４図は従来回路の一例を示すブロック図である。図に
おいて、１はＳ　Ｔ−ＲＡ　Ｍで、その前後に人力信号
レジスタＲＥＩと出力信号レジスタＲＥ２を内蔵してい
る。このような構成にしておけば、人力信号レジスタＲ
ＥＩにラッチさせた後は人力信号は変化させてもよく、
また出力信号レジスタＲＥ２にラッチさせた後はＳＴ−
ＲＡＭ１は次の動作にかかることかできるので、データ
を保持しておく時間を短縮することができる。

２はＣＰＵ等から送られてくるメモリ起動信号を受ける
制御用パイプライン回路で、複数のフリップフロップ（
ＦＦ）か直列に接続されて構成されている。これらフリ
ップフロップは、クロックによりシフト制御される。そ
して、１個のフリッププロップを通過する毎に１τずつ
信号がデイレイするようになっている。この制御用パイ
プライン回路２はＳＴ−ＲＡＭＩに与えるタイミング信
号を作成する。

３は該制御用パイプライン回路２の所定の段からのフリ
ップフロップ出力（セットタイミングとリセットタイミ
ング）を受けて前記ＳＴ−ＲＡＭ１に与えるクロックを
発生するＲ　Ａ　Ｍクロック発生回路、４はその一方の
人力に該ＲＡＭクロック発’ｔ−回路′３の出力を、他
方の入力にメモリ試験機からのＲＡ〜１り０７りを受け
るセレクタである。

該セレクタ４は通瓦動作時にはＲＡ〜１クロック発生回
路３の出力を、メモリ試験時にはメモリ試験機からのＲ
Ａ　Ｍクロックをそれぞれセレクトシて、ＳＴ−ＲＡＭ
１に与えるようになっている。

５はアドレス／ストアデータを受けて、チェックビット
を付加するためのチェックビット用パイプライン回路で
ある。普通は１段のフリップフロップのデイレイてはチ
ェックビットを付加するのは困難なので、複数段のフリ
ップフロップを設け、各フリ・ノブフロップを通過する
毎に少しすつチェックビットを作成するようになってい
る。そして、該チェックビット用パイプライン回路５を
通過したデータには完全なチェックビットが付加されて
いる。

６はその一方の入力に該チェックビット用パイプライン
回路５の出力を、他方の入力にメモリ試駒撮からの外部
アドレス／ストアデータを受けるセＩ７・フタである。

該セレクタ６は通常動作時にはチアツクじット用パイプ
ライン回路５のＦ！１カを、メモリ試験時にはメモリ試
験機からの外部アトし・ス、′ストアデータをそれぞれ
セレクトして、ＳＴＲＡ　Ｍ　１に′ノえるようになっ
ている。７は制御用ペイブライ、・回路２の所定の段の
フリップ７０ノブ出力を受けてＳ　Ｔ　−ＲＡ　Ｍ　］
からの読出しタイミングを制御する読出［５タイミンク
制御回路で、その出力はＳ　Ｔ　−ＲＡ　Ｍ　１−の出
力に接続された出力側ペイブライシ回路８内のフリップ
７０ノブにＩｊえられる。８は出ツノ側パイプライン回
路で、ＳＴ−ＲＡＭ１の出力信号レジスタＲＥ２と接続
される。Ｓ　Ｔ　−、、、、、ＲＡ　Ｍ　１の出力はメ
モリ試験時のツユ・２チデータとｌ−て出力される。二
のように構成された回路の動ｆ′［を説明すれば、以ド
のとお１つである。

（通常動ｆ”Ｆ時） この時には、セしフタ４はＲ，Ａ　Ｍクロック発生回路
３の出力をセレクトし、セレクタ６はチＪツクビット用
パイプライン回路５の出力をセレクトしている。メモリ
カードに人力したアドレス／スＩ・アデータはチェソク
ヒ゛ツト用パイプライン５１こ入り、ストアデータにつ
いては、例えばＦＣＣ等のチエツクピッ［・か付加され
、人力信号レジスタＲＥＩにラッチされる。

一方、制御用バイブライシ回路２の所定の段の一７１ト
ップ７０１ブからはチー、ゾクビソト用ＪＳ＋イブうイ
シ回路５と同期をと一つだ七ン］・タイミンク信号かＲ
Ａｈ、１クロック発生回路３にｈえられる。このセット
タイミンク信号は入力信号レジスタＲＥ］のう５！チｆ
言号として働く。該ＲＡ　Ｍクロ・ツク発生回路′３か
らのラッチ信号は、セレクタ４を経て人力信号レジスタ
ＲＥＩに入り、Ｓ　Ｔ　−ＲＡ　Ｎｌ　１にベー、たア
ドレスとストアデータをランチする。

ＳＴ−ＲＡＭ〕内で１オヘ力信号レノスタＲＥ　１１：
ラッチされたアドレス及びストアデータから所定の番地
にデータを格納する内部動作を行う。

次に、所定の時間経過後、制御用バイブライレ回路２の
所定の段のフリ・ノブ−フロップからはりセノトタイミ
ニグ（エリがＲＡ　ｋｉミクロツク生回路３にＦｊｔら
れる。二のり七ノドタイミング信号は出力ｂ３号［、・
うスタＲＥ２のう・ノチ信号とし、で働く。

該ＲＡ　Ｍクロツタ定生回路゛３からのランチ信号は、
セ１．・フタ４を経て出力信号し・ンスタＲＥ２に入り
、ＳＴ−ＲＡＭ１内部から出力されるストアデータをラ
ッチする。出力信号し・７スタＲＥ２にう〉・チされた
データは読出しタイミンク制御回路７から出力される読
出しタイミング信号により出力段の一７リツプ７０ンブ
にラッチされ、フェッチデータとして出力される。

（テストモート時） 二の時には、図に示すメモリカードは、外部の試験機か
らその動作が制御される。即ち、この時にはセレクタ４
は外部からＲＡ　Ｐｖ１クロックをセレクトし、セレク
タ６は外部試験機からのアドレス／ストアデータをセレ
クトしている。メモリカドに入力したアドレス／ストア
データはセレクタ６から直に入力信号レジスタＲＥＩに
入る。一方、セレクタ４は外部ＲＡＭクロックをセレク
トしており、この列部クロックによりノ（力されたアド
レス・ストアデータは人力信号し、スタＲＥ１にう・ノ
チされる。Ｓ　Ｔ−ＲＡ　Ｍ　ｌ内では入力信号レンス
タＲ，Ｅ１にラッチされたアドレス及びストアブタから
所定の番地にデータを格納する内部動作を行う。

次に、所定時間経過後、外部ＲＡ　Ｍクロックか出力信
号レノフタＲＥ２に与えられる。このＲＡＭクロックは
出力（ム号しンスタＲＥ２のランチ信号として働く。二
の結Ｖ、出力信号レノフタＲＥ２には、Ｓ　Ｔ　−ＲＡ
　Ｍ　１内部から出力されるストアデータかラッチされ
る。出力信号レノフタＲＥ２にラッチされたデータはそ
のまま外部にメモリ試験用７エツチデータとし、で出力
され、外部試験機に入り解析される。

［発明か解決しようとする課題］ 前述したような従来の回路では、以下のような問題かあ
る。即ち、パイプラインのクロックサイクルとＳ　Ｔ　
−ＲＡ　Ｍｌの動作サイクルとが異なりており、外部試
験機からのクロ・ツクがパイプラインのクロックサイク
ルに追従できない場合が多いこのような場合には、第４
図に示したように、外部試験機から直接ＳＴ−ＲＡＭ１
を制御できるように、試験専用カード端ｆを設けてパイ
プラインをバイパスし、メモリカード端子から直接５Ｔ
−ＲＡ　Ｍ　１にアクセスできるようになっている。こ
のため、メモリ試験用の端子が増大してしまう。

例えば、アドレス／ストアデータのビット数は、ストア
データのビット数か６４ビツト、アドレスのビット数が
１６ビツトの場合、合計で８０ビツトになり、入力端子
が８０個も必要になる。このような端子の増大は、メモ
リカードの物理的制約から実現か困難である。

本発明はこのような課題に鑑みてなされたものであって
、試験に要する端子数を削減して最適なＳ　Ｔ　−ＲＡ
　Ｍの試験を行えるようにする二とかできるメモリカー
ド試験システムを提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第４図と同一
のものは、同一の符号を付して示す。図において、１は
ＳＴ−ＲＡＭ、１０は制御用パイプライン回路、３は該
制御用パイプライン回路１０の所定の段からのセット信
号及びリセット信号を受けてライトパルスとり一トパル
スを作るＲＡＭクロック発生回路、２０はアドレス／ス
トアデータを受けてデータについてチェックビットを付
加するためのチェックビット用パイプライン回路である
。９はクロックコとクロック２を受けていずれか１つを
回路に与えるクロックとしてセレクトするセレクタであ
る。クロック１は通常動作用の比較的高速なりロック、
クロック２は外部試験機による試験時の比較的低速のク
ロックである。

セレクタ９の出力クロックはメモリカードの各パイプラ
イン回路を構成するフリップフロップのシフトクロック
として与えられる。

［作用］ 前記制御用バイブライ〉回路１０とチェックビット用ペ
イブライン回路２０内部に、テストモート時のみ、その
内部のフリップフロップの段数をスキップするセレクタ
を設け、通常使用時にはより高速のクロックで回路を動
作させ、メモリカードテス［・時にはクロックを低速の
ものに切換えると共に、前記制御用パイプライン回路１
２及びチェックビット用パイプライン回路２０のフリッ
プフロップ段数をスキップして戸マイブラインのクロッ
クサイクルを遅らせるようにする。このような構成をと
るこちにより、ＳＴ−ＲＡＭの周辺回路として既に設け
られている回路をほぼそのまま用いて試験時のアドレス
、／ストアデータをＳ　Ｔ−ＲＡＭＩに人力することか
できるので、メモリカージ試験用の端子数を大幅に削減
して、最適なＳＴ−ＲＡＭの試験を行えるようにするこ
とかできる。

［実施例コ 以ド、図面を＃照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図、第４図と同一のものは、同の符号を付して示
す。制御用パイプライン回路１０は、第４図に示す制御
用パイプライン回路２にセレクタＳＥＬか複数直列に接
続された形で付加された点か異なっている。その内部の
接続状態について詳しく説明する。制御用パイプライン
回路１０の初段について考える。

最初のセレクタＳＥＬはフリップフロップ１０ｂとフリ
ップフロップ１０　ｃの間に直列に接続されている。そ
して、該セレクタＳＥＬの一方の入力には初段フリップ
フロップ１０ａの出力か接続され、他方の入力には次段
フリップフロップ１０ｂの出力が接続されている。そし
て、該セレクタＳＥＬの出力は３段目のフリップフロッ
プ１０ｃと接続されている。この構成は、チェックビッ
ト用パイプライン２０及び出力側パイプライン回路３０
についても同様である。つまり、図に示す実施例では、
フリップフロップの２段毎にセレクタを用いたバイパス
回路を設けている。このように構成された回路の動作を
説明すれば、以下のとおりである。

（通常動作時） この時には、セレクタ９は通常のクロック入力であるク
ロック１の方をセレクトしている。従って、回路のフリ
ップフロップには比較時高速のクロック１かシフトクロ
ックとし、て与えられる。また、メモリ試験用テストモ
ート信号は通常モートを示しており、この結果、各パイ
プライン回路ＩＶｌ、　　２Ｃ］、　　３ｎ内のセレク
タＳＥＬはその手前の斜線で示されているフリップ７０
ツブ側をセレクトする。この結県、図に示す回路は第４
図に、賀す回路の通常動作時と全く同様の動作を行う。

即ち、ストアデータはチェックビット用パイブライ−５
に入り、ストアデータについては、例えばＦＣＣ等のチ
エ・・ツクビットか付加され、入力信号Ｌ・７゛スタＲ
ＥＩに入る。−力、制御用パイプライン回路１（）の所
定の段のフリップフロップからはチェックビット用ペイ
ブライン回路２〔］と同期をと−）だセットタイミンク
信号がＲＡＭクロック発生回路３に与えられる。このセ
ットタイミング信号は人力信号レジスタＲＥＩのラッチ
信号として働く。該ＲＡＭクロック発生回路３からのラ
ッチ信号は、人力信号レジスタＲＥＩに入り、ＳＴＲＡ
Ｍｌにべったアドレスとストアデータをラッチする。Ｓ
Ｔ−ＲＡＭ１内で１は人力信号Ｌ−７スタＲ，Ｅ　１に
ラッチされたアトしス及びストアブタから所定の番地に
データを格納する内部動作をイ１つ。

次に、所定の時間経過後、制御用パイプライン回路１０
の所定の段のフリップフロップからはりセットタイミン
ク信号かＲＡ　Ｍクロック発生回路３に′ｊえられる。

このリセットタイミンク信号は出力信号レジスタＲＥ２
のラッチ信号として働く。

該ＲＡＭクロック発生回路３からのラッチ信号は、出力
信号レジスタＲＥ２に入り、５Ｔ−Ｒ，ｌ・１τ内部か
ら出力されるストアデータをラッチする。

出力信号レジスタＲＥ２にラッチされたデータは読出し
タイミング制御回路７から出力される読出Ｌ々イミ〕り
信号により出力側パイプライン回路３０の７リープフロ
ツブにラッチされ、フェッチデータ’、！：ｔ、で出力
される。

（テスト七−ト時） この時１こは、セしフタ９は；式験時のクロック入力で
あるクロック２の方をセレクトしている。従、−７で、
回路のフリップフロップには比較的低速のクロック２か
ンフトクロックとして与えられる。

また、メモリ試験用テストモート信号はテストモードを
示し、ており、この結果、各パイプライン回路１０２０
．３０内のセレクタＳＥＬはその手前の斜線で示されて
いるフリップフロップかバイパスし斜線で示すフリップ
フロップより６１段ＭｉＪの−２７す！ブフロップをセ
レクトする。この結果、フリップフロップは２個のうち
１個かバイパスされ削除されたのと同じことになる。

この時には、図に示すメモリカードは、外部の試験機か
らその動作が制御される。即ぢ、この時にはアドレス／
ストアデータ端子から試験用のアトし・又とストアデー
タがチェックビット用パイプライン回路２０に入り、２
τの遅れの後入力信号レジスタＲＥＩに入る。一方、制
御用パイプライン回路１０の方でもセレクタＳＥＬによ
りバイパスされたメモリ起動信号かその内部を通過（７
ており、所定の段から取出されたタイミンク信号はＲＡ
Ｍクロック発生回路３に与えられ、該ＲＡ　Ｍクロック
発生回路３は入力信号レジスタＲＥＩにラッチ信号を与
える。この結果、人力１．７号レジスタＲ，Ｅ１は、入
力アトレス／ストアデータをラッチする。Ｓ　Ｔ−ＲＡ
　Ｍ　ｌ内では入力信号レジスタＲＥ］にラッチされた
アドレス及びストアデータから所定の番地にデータを格
納する内部動作を行う。

次に、所定時間経過後、制御用パイプライン回路１０の
所定の段からリセットタイミンク信号かＲＡＭクロック
発生回路３に与えられ、該ＲＡ　Ｍクロック発生回路３
は出力信号レジスタＲＥ２にラッチ信号を与え、出力信
号レジスタＲＥ２には、ＲＡＭ１内部から出ノｊされる
ストアデータかラッチされる。出力信号レジスタＲＥ２
にラッチされたデータは読出しタイミング制御回路７か
らの読出しタイミング信号により出力側パイプライン回
路１３０内の７リノプフロノブにラッチされ、フ・チデ
ータとして出力される。外部試験機は二Ｃデータを取込
んで所定の解析動作を行う。二の−うに、本発明によれ
ばそれまでのメモリカード（設けられているアドレス／
ストアデータのハス４そのまま用いてメモリカード試験
を行えるので、試験用に外部端子を多く引き出す必要か
なくなら最適なＳ　Ｔ　−ＲＡ　Ｍの試験を行なうこと
がてきＺなお、図に示した実施例では、メモリ試験機が
λ生できるクロックのクロックサイクルがバイブライシ
のクロックサイクルの２倍の場合を示してあり、２段毎
にフリップフロップをバイパスして使用している。

第４図は本発明の動作を示すタイムチャートである。（
１）はライトモード時を、（１１）はリードモート時を
それぞれ示している。ライトモード時において、（ａ）
はタイミンク信号（制御用パイプライン回路１０から出
力される）、（ｂ）はアドレス、（Ｃ）はチップセレク
ト信号（Ｃ８（ｄ）はライトイネーブル（ＷＥ）、（ｅ
）はデータイシ（Ｄ　Ｉ　Ｎ）、（ｆ）はＳＴ−ＲＡＭ
である。最初のタイミング信号でＳＴ−ＲＡＭＩの人力
信号レジスタＲＥＩにデータかラッチされると、以後該
ＳＴ−ＲＡＭＩはアクティブ状態になる。次のタイミン
グ信号でＳｒ−ＲＡＭ１はノンアクティブ状態になる。

５Ｔ−ＲＡＭＩはこのアクティブ状態の時に内部動作を
行い所定番地にデータを書込む。

リードモード時において、＜ａ）はタイミング信号、（
ｂ）はアドレス、（Ｃ）はチップセレクト信号（Ｃ８）
、（ｄ）はライトイネーブル（ＷＥ）、（ｅ）はＳＴ−
ＲＡＭＩである。リードモード時には、ライトイネーブ
ルは常にオフである。

最初のタイミングでＳＴ−ＲＡＭ１はアクティブになり
、人力アドレスか内部に取込まれ、次のタイミングでそ
のアドレスに格納されているデータか読出され、データ
アウトされる。

［発明の効果］ 以上、詳細に説明したように、本発明によればＳＴ−Ｒ
ＡＭ及びその周辺回路を含むメモリカードを試験する場
合において、タイミング調整用のパイプライン回路を所
定の割へてバイパスさせて７す、ブフロソプの段数を削
減する回路を設け、通常使用時にはバイパスしないて用
い、メモリカード使用時にはバイパスさせて用いるよう
にして、通常使用時とメモリカードテスト時の両方に回
路を１−できるようにすることにより、試験に要する端
子数を削減して最適なＳＴ−ＲＡＭの試験を行えるよう
にすることかでき、実用上の効果が大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロンク図、 第３図は本発明の動作を示すタイムチャート、第４図は
従来回路の一例を示すブロック図である。 第１図において、 １はＳＴ−ＲＡＭ。 ３はＲＡＭクロック発生回路、 ９はセレクタ、 １０は制御用パイプライン回路、 ２０はチェックビット用パイプライン回路である。

Claims (1)

1. 【特許請求の範囲】 入力信号レジスタ（ＲＥ１）と出力信号レジスタ（ＲＥ
   ２）を内蔵したセルフタイミングＲＡＭ（１）と、 メモリ起動信号を受けてセルフタイミングＲＡＭ（１）
   に与えるタイミング信号を作成する制御用パイプライン
   回路（１０）と、 該制御用パイプライン回路（１０）の出力を受けて前記
   セルフタイミングＲＡＭ（１）に与えるクロックを発生
   するＲＡＭクロック発生回路（３）と、 アドレス／ストアデータを受けてチェックビットを作成
   するためのチェックビット用パイプライン回路（２０）
   とを具備したメモリカードにおいて、 前記制御用パイプライン回路（１０）とチェックビット
   用パイプライン回路（２０）内部に、テストモード時の
   み、その内部のフリップフロップの段数をスキップする
   セレクタを設け、 通常使用時にはより高速のクロックで回路を動作させ、
   メモリカードテスト時にはクロックを低速のものに切換
   えると共に、前記制御用パイプライン回路（１０）及び
   チェックビット用パイプライン回路（２０）のフリップ
   フロップ段数をスキップしてパイプラインのクロックサ
   イクルを遅らせるように構成したことを特徴とするメモ
   リカード試験システム。