JPH09320295A

JPH09320295A - 半導体記憶装置

Info

Publication number: JPH09320295A
Application number: JP8131900A
Authority: JP
Inventors: Katsuhiko Watarai; 勝彦渡会
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1996-05-27
Filing date: 1996-05-27
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】ＳＣＡＮ試験を可能としながら、クロック信号
に基づく読み出し動作の速度を低下させないクロックド
メモリを提供する。【解決手段】書き込み及び読み出し動作を行うための複
数の入力信号ＩＮが、それぞれクロック信号ＣＬＫに基
づいて動作するラッチ回路１２を介してメモリセル選択
回路４に入力される。入力信号ＩＮによりメモリセル選
択回路４で選択されるメモリセル６に対し、セル情報の
書き込み動作及び読み出し動作が行われる。複数のＳＣ
ＡＮ用フリッフフロップ回路２は、ＳＣＡＮ用クロック
信号ＳＣＫに基づいて、入力されたシリアル入力データ
ＳＩを順次転送する。複数のセレクタ１１は、ＳＣＡＮ
試験モードと通常モードとのいずれかを選択するための
モード切り換え信号ＳＭに基づいて、入力信号ＩＮと、
各ＳＣＡＮ用フリップフロップ回路２の出力信号のいず
れかを、各ラッチ回路１２に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＡＳＩＣ（特定
用途向半導体集積回路装置）に搭載される半導体記憶装
置に関するものである。

【０００２】近年、ＡＳＩＣに搭載される半導体記憶装
置は、その動作速度の高速化がますます要求されている
ため、クロックドメモリが採用されている。また、その
クロックドメモリを独立して動作試験を行う必要がある
が、チップの外部端子に試験専用の入出力端子を設けた
り、あるいは試験信号入力端子と通常動作時の入出力端
子とを共用することを避ける必要がある。そこで、この
ような動作試験は、試験用の入出力端子が少なくて済む
ＳＣＡＮ試験を採用する必要がある。

【０００３】

【従来の技術】入出力信号の経路に複数のＤフリップフ
ロップ回路が介在されるパイプライン方式のクロックド
メモリでは、入力段のＤフリップフロップ回路をＳＣＡ
Ｎ用Ｄフリップフロップ回路（以下ＳＣＡＮ用ＦＦ回路
とする）とすることにより、ＳＣＡＮ試験が可能とな
る。

【０００４】このようなクロックドメモリでは、通常の
読み出し動作時及びＳＣＡＮ試験時において、アドレス
を決定したクロック信号のサイクルから数サイクル後に
読み出しデータが出力される。

【０００５】入出力信号の経路に複数のラッチ回路が介
在されるクロックドメモリでは、アドレスを決定したサ
イクルで読み出しデータが出力される。このようなクロ
ックドメモリでＳＣＡＮ試験を可能とした従来例を図６
に示す。

【０００６】他の論理回路等と同一のチップ上に搭載さ
れたＲＡＭ１には、ＳＣＡＮ用ＦＦ回路２ａ〜２ｈが設
けられる。前記ＳＣＡＮ用ＦＦ回路２ａ〜２ｈは、外部
から入力されるモード切り換え信号ＳＭに基づいて、通
常モードとＳＣＡＮ試験モードとが設定される。

【０００７】ＳＣＡＮ試験のシフトモード時には、各Ｓ
ＣＡＮ用ＦＦ回路２ａ〜２ｈはシフトレジスタとして動
作し、外部から入力されるシリアル入力データＳＩがク
ロック信号ＣＫに基づいて、ＳＣＡＮ用ＦＦ回路２ａ〜
２ｈを順次転送される。

【０００８】前記クロックジェネレータ３は、外部から
入力されるＳＣＡＮ用クロック信号ＳＣＫ及びクロック
信号ＣＬＫに基づいて、前記クロック信号ＣＫと、メイ
ンクロック信号ＭＣＫを生成して出力する。

【０００９】前記ＳＣＡＮ用ＦＦ回路２ａは、ＳＣＡＮ
試験のシフトモード時にはクロック信号ＣＫに基づいて
転送されたシリアル入力データＳＩをラッチし、そのラ
ッチ信号ＱをＲＡＭ内部に制御信号ＷＥとして出力し、
通常モード時には入力データＤとして外部から入力され
る制御信号ＷＥをラッチして、ＲＡＭ内部に出力する。

【００１０】前記ＳＣＡＮ用ＦＦ回路２ｂは、ＳＣＡＮ
試験モード時にはクロック信号ＣＫに基づいて転送され
たシリアル入力データＳＩをラッチし、そのラッチ信号
ＱをＲＡＭ内部に制御信号ＲＥとして出力し、通常モー
ド時には入力データＤとして外部から入力される制御信
号ＲＥをラッチして、ＲＡＭ内部に出力する。

【００１１】前記ＳＣＡＮ用ＦＦ回路２ｃは、ＳＣＡＮ
試験モード時にはクロック信号ＣＫに基づいて転送され
たシリアル入力データＳＩをラッチし、そのラッチ信号
Ｑをアドレス信号ＡＤ１としてデコーダ４に出力し、通
常モード時には入力データＤとして外部から入力される
アドレス信号ＡＤ１をラッチして、デコーダ４に出力す
る。

【００１２】前記ＳＣＡＮ用ＦＦ回路２ｄは、ＳＣＡＮ
試験モード時にはクロック信号ＣＫに基づいて転送され
たシリアル入力データＳＩをラッチし、そのラッチ信号
Ｑをアドレス信号ＡＤ０としてデコーダ４に出力し、通
常モード時には入力データＤとして外部から入力される
アドレス信号ＡＤ０をラッチして、デコーダ４に出力す
る。

【００１３】前記ＳＣＡＮ用ＦＦ回路２ｅは、ＳＣＡＮ
試験モード時にはクロック信号ＣＫに基づいて転送され
たシリアル入力データＳＩをラッチし、そのラッチ信号
Ｑを書き込みデータＷＤ０としてライトアンプ５ａに出
力し、通常モード時には入力データＤとして外部から入
力される書き込みデータＷＤ０をラッチして、ライトア
ンプ５ａに出力する。

【００１４】前記ＳＣＡＮ用ＦＦ回路２ｆは、ＳＣＡＮ
試験モード時にはクロック信号ＣＫに基づいて転送され
たシリアル入力データＳＩをラッチし、そのラッチ信号
Ｑを書き込みデータＷＤ１としてライトアンプ５ｂに出
力し、通常モード時には入力データＤとして外部から入
力される書き込みデータＷＤ１をラッチして、ライトア
ンプ５ｂに出力する。

【００１５】前記デコーダ４は前記アドレス信号ＡＤ
０，ＡＤ１に基づいて、一本のワード線ＷＬを選択す
る。そして、前記制御信号ＷＥ，ＲＥで設定される読み
出し動作時には、選択されたワード線ＷＬに接続された
メモリセル６からビット線ＢＬ，バーＢＬにセル情報が
読みだされ、そのセル情報がセンスアンプ７ａ，７ｂで
増幅される。

【００１６】また、前記制御信号ＷＥ，ＲＥで設定され
る書き込み動作時には、前記ライトアンプ５ａ，５ｂか
ら出力される書き込みデータが、選択されたメモリセル
６に書き込まれる。

【００１７】前記センスアンプ７ａ，７ｂの出力信号は
ラッチ回路８ａ，８ｂでラッチされ、前記ＳＣＡＮ用Ｆ
Ｆ回路２ｇ，２ｈに出力されるとともに、読み出しデー
タＲＤ０，ＲＤ１として外部端子に出力される。

【００１８】前記ＳＣＡＮ用ＦＦ回路２ｇは、ＳＣＡＮ
試験のシフトモード時にはクロック信号ＣＫに基づいて
転送されたシリアル入力データＳＩをラッチする。前記
ＳＣＡＮ用ＦＦ回路２ｈは、ＳＣＡＮ試験のシフトモー
ド時にはクロック信号ＣＫに基づいて転送されたシリア
ル入力データＳＩをラッチする。

【００１９】前記ＳＣＡＮ用ＦＦ回路２ａ〜２ｈの具体
的構成を図７に示す。入力データＤは転送ゲート９ａに
入力され、シリアル入力データＳＩは転送ゲート９ｂに
入力される。

【００２０】前記転送ゲート９ａのＰチャネル側ゲート
と、前記転送ゲート９ｂのＮチャネル側ゲートには、前
記モード切り換え信号ＳＭが入力され、前記転送ゲート
９ａのＮチャネル側ゲートと、前記転送ゲート９ｂのＰ
チャネル側ゲートには、前記モード切り換え信号ＳＭが
インバータ回路１０ａで反転されて入力される。

【００２１】従って、ＳＣＡＮ試験モード時にモード切
り換え信号ＳＭがＨレベルとなると、転送ゲート９ｂが
導通するとともに、転送ゲート９ａが不導通となり、通
常モード時にモード切り換え信号ＳＭがＬレベルとなる
と、転送ゲート９ａが導通するとともに、転送ゲート９
ｂが不導通となる。

【００２２】前記転送ゲート９ａ，９ｂの出力信号は、
転送ゲート９ｃに入力される。前記転送ゲート９ｃのＰ
チャネル側ゲートには前記クロック信号ＣＫが入力さ
れ、Ｎチャネル側ゲートには前記クロック信号ＣＫを反
転させたクロック信号・バーＣＫが入力される。

【００２３】前記転送ゲート９ｃの出力信号は、インバ
ータ回路１０ｂを介して転送ゲート９ｅに入力されると
ともに、インバータ回路１０ｂの出力信号はインバータ
回路１０ｃを介して転送ゲート９ｄに入力される。そし
て、前記転送ゲート９ｄの出力信号は前記インバータ回
路１０ｂに入力される。

【００２４】前記転送ゲート９ｅ，９ｄのＰチャネル側
ゲートには前記クロック信号・バーＣＫが入力され、Ｎ
チャネル側ゲートには前記クロック信号ＣＫが入力され
る。前記転送ゲート９ｅの出力信号は、インバータ回路
１０ｄを介して出力信号Ｑとして出力され、インバータ
回路１０ｆを介してシリアル出力データＳＯとして出力
される。

【００２５】前記インバータ回路１０ｄの出力信号は、
インバータ回路１０ｅを介して転送ゲート９ｆに入力さ
れ、前記転送ゲート９ｆの出力信号は前記インバータ回
路１０ｄ，１０ｆに入力される。

【００２６】このように構成されたＳＣＡＮ用ＦＦ回路
では、ＳＣＡＮ試験モード時にはシリアル入力データＳ
Ｉが転送ゲート９ｂを介して入力される。そして、クロ
ック信号ＣＫがＬレベルとなり、クロック信号・バーＣ
ＫがＨレベルとなると、転送ゲート９ｃ，９ｆが導通す
るとともに、転送ゲート９ｄ，９ｅが不導通となって、
シリアル入力データＳＩがインバータ回路１０ｂに取り
込まれる。

【００２７】次いで、クロック信号ＣＫがＨレベルとな
り、クロック信号・バーＣＫがＬレベルとなると、転送
ゲート９ｄ，９ｅが導通するとともに、転送ゲート９
ｃ，９ｆが不導通となって、シリアル入力データＳＩが
インバータ回路１０ｂ，１０ｃでラッチされるととも
に、転送ゲート９ｅを介してインバータ回路１０ｄ，１
０ｆに入力され、そのインバータ回路１０ｄから出力信
号Ｑとして出力されるとともに、インバータ回路１０ｆ
からシリアル出力データＳＯとして出力される。

【００２８】次いで、クロック信号ＣＫがＬレベルとな
り、クロック信号・バーＣＫがＨレベルとなると、出力
信号Ｑ及びシリアル出力データＳＯがインバータ回路１
０ｄ，１０ｅによりラッチされ、インバータ回路１０ｂ
に新たなシリアル入力データＳＩが取り込まれる。

【００２９】通常モード時には、シリアル入力データＳ
Ｉに代わって入力データＤが入力され、クロック信号Ｃ
Ｋ，バーＣＫに基づく動作は同様である。従って、この
ＳＣＡＮ用ＦＦ回路はクロック信号ＣＫ，バーＣＫの１
サイクルで入力データＤ若しくはシリアル入力データＳ
Ｉを、出力信号Ｑ及びシリアル出力データＳＯとして出
力するマスタースレーブ方式として動作する。

【００３０】上記のように構成されたＲＡＭ１では、モ
ード切り換え信号ＳＭに基づいてＳＣＡＮ試験モードが
設定されると、クロック信号ＣＫに基づいてシリアル入
力データＳＩがＳＣＡＮ用ＦＦ回路２ａ〜２ｈを順次転
送される。

【００３１】そして、メインクロック信号ＭＣＫにより
ＳＣＡＮ用ＦＦ回路２ａ〜２ｈの出力信号Ｑに基づいて
書き込み動作が行われる。次いで、クロック信号ＣＫに
よりシリアル入力データＳＩが転送され、内部メインク
ロックＭＣＫにより読み出し動作が行われる。

【００３２】そして、その読み出しデータがシリアル出
力データＳＯとして出力され、そのシリアル出力データ
ＳＯと書き込みデータとが比較されて、各メモリセル６
の動作試験が行われる。

【００３３】モード切り換え信号ＳＭに基づいて、通常
モードが選択されると、外部から入力される各制御信号
及び各データがＳＣＡＮ用ＦＦ回路２ａ〜２ｆにラッチ
され、その出力信号ＱがＲＡＭ内部に入力されて読み出
し動作及び書き込み動作が行われる。

【００３４】その読み出し動作を図８に従って説明する
と、Ｌレベルの制御信号ＲＥとアドレス信号ＡＤ０，Ａ
Ｄ１が入力されている状態で、クロック信号ＣＫがＨレ
ベルに立ち上がると、ＳＣＡＮ用ＦＦ回路２ｂからＲＡ
Ｍ内部に出力信号Ｑが制御信号ＲＥとして出力されて、
読み出し動作が設定される。

【００３５】また、ＳＣＡＮ用ＦＦ回路２ｃ，２ｄから
出力信号Ｑがアドレス信号ＡＤ０，ＡＤ１としてデコー
ダ４に出力される。すると、アドレス信号ＡＤ０，ＡＤ
１に基づいてデコーダ４で特定のワード線ＷＬが選択さ
れ、選択されたワード線ＷＬがＨレベルに引き上げられ
る。

【００３６】ワード線ＷＬの選択と並行して、前記クロ
ック信号ＣＫに基づいてＲＡＭ内部で生成されるプリチ
ャージ信号ＰＲにより、多数対のビット線ＢＬ，バーＢ
Ｌが中間レベルにプリチャージされる。

【００３７】次いで、プリチャージ動作の終了後に選択
されたワード線ＷＬに接続されたメモリセル６からビッ
ト線ＢＬ，バーＢＬにセル情報が読みだされ、そのセル
情報がセンスアンプ７ａ，７ｂ、ラッチ回路８ａ，８ｂ
及びＳＣＡＮ用ＦＦ回路２ｇ，２ｈを介して読み出しデ
ータＲＤ０，ＲＤ１として出力される。

【００３８】書き込み動作時には、外部からＳＣＡＮ用
ＦＦ回路２ｅ，２ｆに入力される書き込みデータＷＤ
０，ＷＤ１が、クロック信号ＣＫの立ち上がりに基づい
て、ライトアンプ５ａ，５ｂに出力され、上記読み出し
動作時と同様にして選択されたメモリセル６に書き込ま
れる。

【００３９】このような動作により、通常動作時には他
の論理回路から入力されるアドレス信号及び各制御信号
に基づいて、書き込み動作及び読み出し動作が行われ、
書き込み動作時には書き込みデータが選択されたメモリ
セルに書き込まれ、読み出し動作時には選択されたメモ
リセルから読みだされたセル情報が読み出しデータとし
て出力される。

【００４０】そして、ＳＣＡＮ試験時には外部端子から
入力されるシリアル入力データＳＩに基づいて書き込み
及び読み出し動作が行われ、読み出しデータがシリアル
出力データＳＯとして外部端子に出力される。

【００４１】従って、書き込みデータと読み出しデータ
とを比較することにより、ＲＡＭ単体の動作試験が可能
となり、その動作試験をシリアル入力データＳＩの入力
と、シリアル出力データＳＯの出力とを行う二つの外部
端子のみを必要とするＳＣＡＮ試験で行うことが可能と
なる。

【００４２】

【発明が解決しようとする課題】上記のように構成され
たＲＡＭでは、ＳＣＡＮ試験を行うために入力段のラッ
チ回路としてＳＣＡＮ用ＦＦ回路２ａ〜２ｈを使用して
いる。このため、通常動作時にはクロック信号ＣＫの立
ち上がりに基づいて、アドレス信号ＡＤ０，ＡＤ１がデ
コーダ４に出力され、そのアドレス信号ＡＤ０，ＡＤ１
に基づいてデコーダ４で特定のワード線ＷＬが選択され
る。

【００４３】このような動作により、クロック信号ＣＫ
の立ち上がりから、その立ち上がりに基づいて取り込ま
れるアドレスに対応する読み出しデータが読みだされる
までの時間ｔ１が長くなる。

【００４４】従って、ＳＣＡＮ試験を可能とするＳＣＡ
Ｎ用ＦＦ回路２ａ〜２ｈを使用したために、通常動作時
の動作速度が低下するという問題点がある。この発明の
目的は、ＳＣＡＮ試験を可能としながら、クロック信号
に基づく読み出し動作の速度を低下させないクロックド
メモリを提供することにある。

【００４５】

【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、書き込み及び読み出し動作を
行うための複数の入力信号ＩＮが、それぞれクロック信
号ＣＬＫに基づいて動作するラッチ回路１２を介してメ
モリセル選択回路４に入力される。前記入力信号ＩＮに
より前記メモリセル選択回路４で選択されるメモリセル
６に対し、セル情報の書き込み動作及び読み出し動作が
行われる。複数のＳＣＡＮ用フリッフフロップ回路２
は、ＳＣＡＮ用クロック信号ＳＣＫに基づいて、入力さ
れたシリアル入力データＳＩを順次転送する。複数のセ
レクタ１１は、ＳＣＡＮ試験モードと通常モードとのい
ずれかを選択するためのモード切り換え信号ＳＭに基づ
いて、前記入力信号ＩＮと、前記各ＳＣＡＮ用フリップ
フロップ回路２の出力信号のいずれかを、前記各ラッチ
回路１２に出力する。

【００４６】請求項２では、前記メモリセル選択回路
は、アドレス信号が入力されるデコーダで構成され、前
記デコーダの前段と後段に前記ラッチ回路がそれぞれ接
続され、前記デコーダの前段と後段のラッチ回路は前記
クロック信号に基づいて互いに逆相で動作する。

【００４７】請求項３では、前記ＳＣＡＮ用フリップフ
ロップ回路は、第一の入力端子に入力される入力信号
と、第二の入力端子に入力される入力信号とを前記モー
ド切り換え信号に基づいて選択して入力可能とされ、前
記第一の入力端子が外部端子に接続され、前記第二の入
力端子に前記シリアル入力データが入力される。

【００４８】（作用）請求項１では、ＳＣＡＮ試験モー
ドでは、ＳＣＡＮ用フリップフロップ回路に転送された
シリアル入力データがセレクタを介してラッチ回路に入
力され、そのシリアル入力データに基づいて、メモリセ
ルに対する書き込み及び読み出し動作が行われる。通常
モードでは、書き込み及び読み出し動作を行うための複
数の入力信号がセレクタを介してラッチ回路に入力され
る。

【００４９】請求項２では、セレクタの出力信号は、デ
コーダの前段のラッチ回路と後段のラッチ回路は入力信
号の取り込み動作と、入力信号のラッチ動作とを交互に
行う。

【００５０】請求項３では、モード切り換え信号によ
り、外部端子から各ＳＣＡＮ用フリップフロップ回路に
入力信号が入力され、その入力信号が転送して、各ＳＣ
ＡＮ用フリップフロップ回路を転送される。

【００５１】

【発明の実施の形態】

（第一の実施の形態）図２は、この発明を具体化したＲ
ＡＭの第一の実施の形態を示す。この実施の形態は、前
記従来例と同様にＡＳＩＣに搭載されたＲＡＭ１１を示
し、前記従来例の構成にセレクタ１１ａ〜１１ｉと、ラ
ッチ回路１２ａ〜１２ｈを付加した構成である。前記従
来例と同一構成部分は同一符号を付して説明する。

【００５２】前記セレクタ１１ａには、外部から入力さ
れる制御信号ＷＥと、前記ＳＣＡＮ用ＦＦ回路２ａの出
力信号Ｑが入力されるとともに、前記モード切り換え信
号ＳＭが入力される。

【００５３】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ａ
は、前記ＳＣＡＮ用ＦＦ回路２ａの出力信号Ｑをラッチ
回路１２ａに出力し、通常モードが設定されると、外部
から入力される制御信号ＷＥをラッチ回路１２ａに出力
する。

【００５４】前記セレクタ１１ｂには、外部から入力さ
れる制御信号ＲＥと、前記ＳＣＡＮ用ＦＦ回路２ｂの出
力信号Ｑが入力されるとともに、前記モード切り換え信
号ＳＭが入力される。

【００５５】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ｂ
は前記ＳＣＡＮ用ＦＦ回路２ｂの出力信号Ｑをラッチ回
路１２ｂに出力し、通常モードが設定されると、外部か
ら入力される制御信号ＲＥをラッチ回路１２ｂに出力す
る。

【００５６】前記セレクタ１１ｃには、外部から入力さ
れるアドレス信号ＡＤ１と、前記ＳＣＡＮ用ＦＦ回路２
ｃの出力信号Ｑが入力されるとともに、前記モード切り
換え信号ＳＭが入力される。

【００５７】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ｃ
は前記ＳＣＡＮ用ＦＦ回路２ｃの出力信号Ｑをラッチ回
路１２ｃに出力し、通常モードが設定されると、外部か
ら入力されるアドレス信号ＡＤ１をラッチ回路１２ｃに
出力する。

【００５８】前記セレクタ１１ｄには、外部から入力さ
れるアドレス信号ＡＤ０と、前記ＳＣＡＮ用ＦＦ回路２
ｄの出力信号Ｑが入力されるとともに、前記モード切り
換え信号ＳＭが入力される。

【００５９】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ｄ
は前記ＳＣＡＮ用ＦＦ回路２ｄの出力信号Ｑをラッチ回
路１２ｄに出力し、通常モードが設定されると、外部か
ら入力されるアドレス信号ＡＤ０をラッチ回路１２ｄに
出力する。

【００６０】前記セレクタ１１ｅには、外部から入力さ
れるクロック信号ＣＬＫとテスト用クロック信号ＴＣＬ
Ｋが入力されるとともに、前記モード切り換え信号ＳＭ
が入力される。

【００６１】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ｅ
は前記テスト用クロック信号ＴＣＬＫを前記ラッチ回路
１２ａ〜１２ｆに出力し、通常モードが設定されると、
前記クロック信号ＣＬＫをラッチ回路１２ａ〜１２ｆに
出力する。

【００６２】前記セレクタ１１ｆには、外部から入力さ
れる書き込みデータＷＤ０と、前記ＳＣＡＮ用ＦＦ回路
２ｅの出力信号Ｑが入力されるとともに、前記モード切
り換え信号ＳＭが入力される。

【００６３】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ｆ
は前記ＳＣＡＮ用ＦＦ回路２ｅの出力信号Ｑをラッチ回
路１２ｇに出力し、通常モードが設定されると、外部か
ら入力される書き込みデータＷＤ０をラッチ回路１２ｇ
に出力する。

【００６４】前記セレクタ１１ｇには、外部から入力さ
れる書き込みデータＷＤ１と、前記ＳＣＡＮ用ＦＦ回路
２ｆの出力信号Ｑが入力されるとともに、前記モード切
り換え信号ＳＭが入力される。

【００６５】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ｇ
は前記ＳＣＡＮ用ＦＦ回路２ｆの出力信号Ｑをラッチ回
路１２ｈに出力し、通常モードが設定されると、外部か
ら入力される書き込みデータＷＤ１をラッチ回路１２ｈ
に出力する。

【００６６】前記セレクタ１１ｈには、前記ラッチ回路
８ｂの出力信号と、前記ＳＣＡＮ用ＦＦ回路２ｇの出力
信号Ｑが入力されるとともに、前記モード切り換え信号
ＳＭが入力される。

【００６７】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ｈ
は前記ＳＣＡＮ用ＦＦ回路２ｇの出力信号Ｑを読み出し
データＲＤ１として出力し、通常モードが設定される
と、ラッチ回路８ｂの出力信号を読み出しデータＲＤ１
として出力する。

【００６８】前記セレクタ１１ｉには、前記ラッチ回路
８ａの出力信号と、前記ＳＣＡＮ用ＦＦ回路２ｈの出力
信号Ｑが入力されるとともに、前記モード切り換え信号
ＳＭが入力される。

【００６９】そして、モード切り換え信号ＳＭによりＳ
ＣＡＮ試験モードが設定されると、前記セレクタ１１ｉ
は前記ＳＣＡＮ用ＦＦ回路２ｈの出力信号Ｑを読み出し
データＲＤ０として出力し、通常モードが設定される
と、ラッチ回路８ａの出力信号を読み出しデータＲＤ０
として出力する。

【００７０】前記ラッチ回路１２ａ〜１２ｄは、例えば
図７に示すＳＣＡＮ用ＦＦ回路の転送ゲート９ｅ，９ｆ
と、インバータ回路１０ｄ，１０ｅとからなる回路の出
力端子にさらにインバータ回路を付加した回路と同様に
構成される。

【００７１】そして、前記セレクタ１１ｅから出力され
る前記クロック信号ＣＬＫあるいはテスト用クロック信
号ＴＣＬＫの立ち上がりに基づいて、セレクタ１１ａ〜
１１ｄの出力信号をそれぞれラッチして出力するととも
に、その出力信号の入力を遮断し、前記クロック信号Ｃ
ＬＫあるいはテスト用クロック信号ＴＣＬＫの立ち下が
りに基づいて、入力信号と同相の出力信号を出力するよ
うに構成される。

【００７２】前記ラッチ回路１２ｅ，１２ｆは、前記ラ
ッチ回路１２ａ〜１２ｄと同様な回路により、前記クロ
ック信号ＣＬＫあるいはテスト用クロック信号ＴＣＬＫ
の立ち下がりに基づいて、デコーダ４の出力信号をそれ
ぞれラッチして出力するとともに、その出力信号の入力
を遮断し、前記クロック信号ＣＬＫあるいはテスト用ク
ロック信号ＴＣＬＫの立ち上がりに基づいて、デコーダ
４の出力信号と同相の出力信号を出力するように構成さ
れる。

【００７３】前記セレクタ１１ａ〜１１ｉは同一構成で
あり、その具体的構成を図３に示す。このセレクタ１１
は、図７に示すＳＣＡＮ用ＦＦ回路の入力段と同様に構
成され、モード切り換え信号ＳＭがＨレベルとなると、
転送ゲート１３ａが導通して、入力信号Ｄ２が出力され
る。

【００７４】また、モード切り換え信号ＳＭがＬレベル
となると、転送ゲート１３ｂが導通して、入力信号Ｄ１
が出力される。次に、上記のように構成されたＲＡＭの
動作を説明する。ＳＣＡＮ試験時には、外部から入力さ
れるシリアル入力データＳＩがＳＣＡＮ用クロック信号
ＳＣＫに基づいて、各ＳＣＡＮ用ＦＦ回路２ａ〜２ｈを
順次転送される。

【００７５】セレクタ１１ａ〜１１ｄ，１１ｆ，１１ｇ
は、各ＳＣＡＮ用ＦＦ回路２ａ〜２ｆの出力信号Ｑをラ
ッチ回路１２ａ〜１２ｄ，１２ｇ，１２ｈに出力し、セ
レクタ１１ｅはテスト用クロック信号ＴＣＬＫを各ラッ
チ回路１２ａ〜１２ｆに出力する。そして、各ラッチ回
路１２ａ〜１２ｈの出力信号に基づいて、書き込み及び
読み出し動作が行われ、各メモリセル６の動作試験が行
われる。

【００７６】通常動作時には、モード切り換え信号ＳＭ
により各セレクタ１１ａ〜１１ｄ，１１ｆ，１１ｇは、
外部からの制御信号ＷＥ，ＲＥと、アドレス信号ＡＤ
０，ＡＤ１及び書き込みデータＷＤ０，ＷＤ１を各ラッ
チ回路１２ａ〜１２ｄ，１２ｇ，１２ｈに出力し、セレ
クタ回路１１ｅはクロック信号ＣＬＫをラッチ回路１２
ａ〜１２ｆに出力する。そして、各ラッチ回路１２ａ〜
１２ｈの出力信号に基づいて、書き込み動作及び読み出
し動作が行われる。

【００７７】その読み出し動作を図４に従って説明する
と、制御信号ＲＥがＬレベルとなって読み出しモードが
設定されるとともにアドレス信号ＡＤ０，ＡＤ１が入力
された状態で、クロック信号ＣＬＫがＬレベルとなる
と、そのアドレス信号はセレクタ１１ｃ，１１ｄ及びラ
ッチ回路１２ｃ，１２ｄを介して、デコーダ４に入力信
号ＳＧ１として入力される。

【００７８】デコーダ４は、入力信号ＳＧ１をデコード
してラッチ回路１２ｅ，１２ｆに出力信号ＳＧ２として
出力する。次いで、クロック信号ＣＬＫがＨレベルに立
ち上がると、ラッチ回路１２ａ〜１２ｄでは入力信号を
ラッチするため、デコーダ４には入力信号ＳＧ１が引き
続いて入力され、ラッチ回路１２ｅ，１２ｆはデコーダ
４から出力される入力信号ＳＧ２を出力信号ＳＧ３とし
て出力する。

【００７９】そして、ラッチ回路１２ｅ，１２ｆの出力
信号ＳＧ３に基づいて特定のワード線ＷＬが選択され
る。同時に、クロック信号ＣＬＫの立ち上がりに基づい
てプリチャージ信号ＰＲが一定時間Ｈレベルとなって各
ビット線対ＢＬ，バーＢＬが同一レベルにプリチャージ
される。

【００８０】次いで、プリチャージ信号ＰＲがＬレベル
に復帰すると、選択されたワード線ＷＬに設定されたメ
モリセル６からビット線ＢＬ，バーＢＬにセル情報が読
みだされ、そのセル情報がセンスアンプ７ａ，７ｂで増
幅されて、ラッチ回路８ａ，８ｂを介して読み出しデー
タＲＤ０，ＲＤ１として出力される。

【００８１】従って、通常の読み出し動作時には、外部
から入力される制御信号及びアドレス信号ＡＤ０，ＡＤ
１はＳＣＡＮ用ＦＦ回路２ａ〜２ｄを介することなくラ
ッチ回路１２ａ〜１２ｄを介して直ちにデコーダ４に入
力される。

【００８２】そして、クロック信号ＣＬＫの立ち上がり
とデコーダ４の出力信号とに基づいて、ワード線ＷＬを
直ちに選択して、メモリセル６からセル情報を読み出す
ことができる。

【００８３】この結果、クロック信号ＣＬＫの立ち上が
りから読み出しデータＲＤ０，ＲＤ１が読みだされるま
での時間ｔ２が短縮される。また、上記のようなＲＡＭ
では、入力端子に接続された論理回路の出力信号を各Ｓ
ＣＡＮ用ＦＦ回路２ａ〜２ｆを利用してシリアル出力デ
ータＳＯとして出力することができるので、当該論理回
路のＳＣＡＮ試験を行うことができる。

【００８４】また、ＳＣＡＮ用ＦＦ回路２ｇ，２ｈから
セレクタ１１ｈ，１１ｉを介して他の論理回路にデータ
を出力することにより、他の論理回路のＳＣＡＮ試験を
行うことができる。

【００８５】上記のように構成されたＲＡＭでは、次に
示す作用効果を得ることができる。（イ）ＳＣＡＮ試験時には、ＳＣＡＮ用ＦＦ回路の動作
により、ＳＣＡＮ試験を可能として、動作試験に要する
外部端子数を削減することができる。（ロ）通常動作時には、セレクタの動作により、ＳＣＡ
Ｎ用ＦＦ回路を介することなく、制御信号及びアドレス
信号をラッチ回路に入力することができるので、クロッ
ク信号に基づくセル情報の読み出し速度を、ＳＣＡＮ用
ＦＦ回路を持たない入出力信号の経路に複数のラッチ回
路が介在されたクロックドメモリと同等とすることがで
きる。

【００８６】また、図５に示すように、前記第一の実施
の形態からセレクタ１１ｈ，１１ｉを除いた構成として
もよい。このような構成により、セル情報の読み出し速
度をさらに向上させることができる。

【００８７】

【発明の効果】以上詳述したように、この発明はＳＣＡ
Ｎ試験を可能としながら、クロック信号に基づく読み出
し動作の速度を低下させないクロックドメモリを提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施の形態を示すブロック図である。

【図３】セレクタを示す回路図である。

【図４】第一の実施の形態の動作を示すタイミング波
形図である。

【図５】第一の実施の形態の変形例を示すブロック図
である。

【図６】従来例を示すブロック図である。

【図７】ＳＣＡＮ用ＦＦ回路を示す回路図である。

【図８】従来例の動作を示すタイミング波形図であ
る。

【符号の説明】

２ＳＣＡＮ用フリップフロップ回路４メモリセル選択回路６メモリセル１１セレクタ１２ラッチ回路ＩＮ入力信号ＣＬＫクロック信号ＳＣＫＳＣＡＮ用クロック信号ＳＩシリアル入力データＳＭモード切り換え信号

Claims

【特許請求の範囲】

【請求項１】書き込み及び読み出し動作を行うための
複数の入力信号を、それぞれクロック信号に基づいて動
作するラッチ回路を介してメモリセル選択回路に入力
し、前記入力信号により前記メモリセル選択回路で選択
されるメモリセルに対し、セル情報の書き込み動作及び
読み出し動作を行う半導体記憶装置であって、ＳＣＡＮ用クロック信号に基づいて、入力されたシリア
ル入力データを順次転送する複数のＳＣＡＮ用フリップ
フロップ回路と、ＳＣＡＮ試験モードと通常モードとのいずれかを選択す
るためのモード切り換え信号に基づいて、前記入力信号
と、前記各ＳＣＡＮ用フリップフロップ回路の出力信号
のいずれかを、前記各ラッチ回路に出力する複数のセレ
クタとを備えたことを特徴とする半導体記憶装置。
【請求項２】前記メモリセル選択回路は、アドレス信
号が入力されるデコーダで構成し、前記デコーダの前段
と後段に前記ラッチ回路をそれぞれ接続し、前記デコー
ダの前段と後段のラッチ回路は前記クロック信号に基づ
いて互いに逆相で動作することを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】前記ＳＣＡＮ用フリップフロップ回路
は、第一の入力端子に入力される入力信号と、第二の入
力端子に入力される入力信号とを前記モード切り換え信
号に基づいて選択して入力可能とし、前記第一の入力端
子を外部端子に接続し、前記第二の入力端子に前記シリ
アル入力データを入力したことを特徴とする請求項２記
載の半導体記憶装置。