CN101023237B - 具有数据保持锁存器的存储器设备及其操作方法 - Google Patents

具有数据保持锁存器的存储器设备及其操作方法 Download PDF

Info

Publication number
CN101023237B
CN101023237B CN2005800189027A CN200580018902A CN101023237B CN 101023237 B CN101023237 B CN 101023237B CN 2005800189027 A CN2005800189027 A CN 2005800189027A CN 200580018902 A CN200580018902 A CN 200580018902A CN 101023237 B CN101023237 B CN 101023237B
Authority
CN
China
Prior art keywords
bit line
write
output
value
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2005800189027A
Other languages
English (en)
Other versions
CN101023237A (zh
Inventor
拉文德拉拉·拉玛拉朱
乔治·P.·霍克斯特拉
普拉山特·U.·肯卡莱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN101023237A publication Critical patent/CN101023237A/zh
Application granted granted Critical
Publication of CN101023237B publication Critical patent/CN101023237B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种存储器设备，包括多对互补位线(200，202)以及多个锁存器电路。多对互补位线中的每一对与一列存储器单元(31，37)相耦合。每个锁存器电路具有与数据线相耦合的输入，以及根据数据线的值来提供互补的锁存值的第一输出和第二输出。对于多个锁存器中的每个锁存器而言，第一输出与所述多对位线中的一对位线的第一位线相耦合，以便在存储器设备操作期间通过第一输出来连续地确定第一位线的值，并且第二输出与该对位线的第二位线相耦合，以便在存储器设备操作期间通过第二输出来连续地确定第二位线的值。

Description

具有数据保持锁存器的存储器设备及其操作方法
发明领域
本发明涉及集成电路，并且更具体地说涉及存储器设备。
背景技术
在多端口存储器设备中，存储器读操作和存储器写操作严重地受到执行这种操作所需的时间量的影响。在写操作期间，输入数据断言(assertion)时间可以取决于与存储器设备的属性有关的解码延迟而改变。例如，由于当断言时间不充足时将错误数据写入到存储器，因此与对输入数据的依赖性有关的不确定性会引起处理器故障。
因此，存在对用于提高存储器性能的存储器设计的需要。
发明内容
根据本发明的第一方面，提供一种存储器设备，包括：第一写位线；第二写位线，所述第二写位线是所述第一写位线的互补位线；一列存储器单元，该一列存储器单元与所述第一写位线和所述第二写位线相耦合；锁存器电路，该锁存器电路具有与数据线相耦合的输入以及用于根据所述数据线的值来提供锁存值的输出，该输出与所述第一写位线相耦合，以便在存储器设备操作期间通过该输出来连续地确定所述第一写位线的值；第一读位线，所述一列存储器单元耦合到所述第一读位线；第二读位线，所述第二读位线是所述第一读位线的互补位线，所述一列存储器单元耦合到所述第二读位线。
根据本发明的第二方面，提供一种存储器设备，包括：位线；一列存储器单元，该一列存储器单元与所述位线相耦合；锁存器电路，该锁存器电路具有与数据线相耦合的输入以及用于根据所述数据线的值来提供锁存值的锁存器输出，该锁存器输出与所述位线相耦合，以便在存储器设备操作期间通过该锁存器输出来连续地确定所述位线的值；读位线，所述一列存储器单元耦合到所述读位线；其中，所述位线是写位线；其中，所述锁存器包括一对交叉耦合的反相器；其中，所述锁存器输出耦合到所述一对交叉耦合的反相器中的第一反相器的输入，以及所述一对交叉耦合的反相器中的第二反相器的输出；其中，所述锁存器包括第三反相器，所述第三反相器的输出连接到所述锁存器的输出，并且所述第三反相器的输入连接到所述一对交叉耦合的反相器中的所述第一反相器的输入和所述一对交叉耦合的反相器中的所述第二反相器的输出。
根据本发明的第三方面，提供一种存储器设备，包括：位线；一列存储器单元，该一列存储器单元与所述位线相耦合；锁存器电路，该锁存器电路具有与数据线相耦合的输入以及用于根据所述数据线的值来提供锁存值的输出，该输出与所述位线相耦合，以便在存储器设备操作期间通过该输出来连续地确定所述位线的值；其中所述锁存器包括用于接收时钟信号的第二输入，其中所述锁存器的输出在由所述时钟信号的状态变化所确定的时间上根据所述数据线的值而改变值；字线，所述字线与所述一列存储器单元中的存储器单元相耦合，以便将写信号传送到该存储器单元；字线产生电路，该字线产生电路具有与字线相耦合的输出，以提供所述写信号，所述字线产生电路包括用于接收时钟信号的输入，其中，所述写信号在所述字线产生电路的输入上所接收到的时钟信号的状态变化所确定的时间上改变状态；其中，从公共时钟信号中产生由字线产生电路所接收到的时钟信号以及在锁存器的第二输入上所接收到的时钟信号.
根据本发明的第四方面，提供一种用于对存储器设备进行操作的方法，包括：对存储器设备进行操作，其中包括对一列存储器单元中的存储器单元执行经由读位线和互补读位线的多次读取以及经由写位线和互补写位线的多次写入，其中所述读位线和所述互补读位线耦合到所述一列存储器单元，所述写位线和所述互补写位线耦合到所述一列存储器单元；在所述操作步骤期间，分别利用第一锁存器输出和第二锁存器输出来对所述写位线和所述互补写位线的值进行连续控制。
根据本发明的第五方面，提供一种存储器设备，包括：多对互补位线，其中所述多对互补位线中的每一对与一列存储器单元相耦合；多个锁存器电路，每个锁存器电路具有与数据线相耦合的输入，以及用于根据数据线的值来提供互补的锁存值的第一输出和第二输出；其中，对于所述多个锁存器电路中的每个锁存器而言，第一输出与所述多对互补位线中的一对互补位线的第一位线相耦合，以便在存储器设备操作期间通过所述第一输出来连续地确定第一位线的值，并且第二输出与所述多对互补位线中的该对互补位线的第二位线相耦合，以便在存储器设备操作期间通过所述第二输出来连续地确定第二位线的值；其中，所述锁存器包括用于接收时钟信号的第二输入，其中所述锁存器的输出在由所述时钟信号的状态变化所确定的时间上根据所述数据线的值而改变值。
根据本发明的第六方面，提供一种存储器设备，包括：第一写位线；第二写位线，所述第二写位线是所述第一写位线的互补位线；一列存储器单元，该一列存储器单元与所述第一写位线和所述第二写位线相耦合；以及锁存器电路，该锁存器电路具有与数据线相耦合的输入、根据所述数据线的值提供第一锁存值的第一输出、根据所述数据线的值提供第二锁存值的第二输出，所述第一输出与所述第一写位线相耦合，以便当且仅当在存储器设备操作期间所述第一输出上的值发生变化时所述第一写位线的值发生变化，所述第二输出与所述第二写位线相耦合，以便当且仅当在存储器设备操作期间所述第二输出上的值发生变化时所述第二写位线的值发生变化；读位线，所述一列存储器单元与所述读位线耦合。
附图说明
通过举例对本发明进行说明，并且本发明并不局限于附图，在附图中相同的参考标记表示相似的元件，并且其中：
图1说明了根据本发明一个实施例的集成电路的方框图；
图2说明了根据本发明一个实施例的存储器；
图3说明了根据本发明一个实施例的列阵列电路；以及
图4说明了根据本发明一个实施例的用于表示各种信号的时序图。
本领域技术人员可以理解的是，为了简单和清楚起见，对附图中的元件进行了说明，并且这些元件不一定是按比例绘制的。例如，相对于其他元件而言，放大了附图中的一些元件的尺寸，以有助于提高对本发明实施例的理解。
具体实施方式
在一个实施例中，存储器设备包括位线、一列存储器单元、以及锁存器电路。该列的存储器单元与位线相耦合。锁存器电路具有与数据线相耦合的输入，以及用于根据数据线的值来提供锁存值的输出。该输出与位线相耦合，以便在存储器设备操作期间通过所述输出来连续地确定位线的值。
一个实施例涉及一种用于对存储器设备进行操作的方法。对一列存储器单元中的存储器单元执行多次读取和多次写入。与该列存储器单元相耦合的位线的值在存储器设备操作期间通过锁存器输出来进行连续地控制。在一个实施例中，锁存器输出的值可以在由时钟信号从第一状态至第二状态的状态变化所确定的时间上响应于锁存器输入的值而发生变化。在一个实施例中，可将值写入到该列存储器单元中的存储器单元中，其中该写入例如包括使位线的状态发生变化。在一个实施例中，可将值写入到该列存储器单元中的存储器单元中，其中该写入例如包括使写入线的状态从非写入状态变为写入状态。
在一个实施例中，存储器设备包括位线、一列存储器单元、以及锁存器电路。该列存储器单元与位线相耦合。锁存器电路具有与数据线相耦合的输入，以及用于根据数据线的值来提供锁存值的输出。该输出与位线相连。
在一个实施例中，存储器设备包括多对互补位线以及多个锁存器电路。多对互补位线的每一对与一列存储器单元相耦合。每个锁存器电路具有与数据线相耦合的输入，以及用于根据数据线的值来提供互补锁存值的第一输出和第二输出。对于多个锁存器电路的每个锁存器而言，第一输出与多对位线中的一对位线的第一位线相耦合，以便在存储器设备操作期间通过第一输出来连续地确定第一位线的值，并且第二输出与该对位线的第二位线相耦合，以便在存储器设备操作期间通过第二输出来连续地确定第二位线的值。
在一个实施例中，存储器设备包括位线、一列存储器单元、以及锁存器电路。该列存储器单元与位线相耦合。锁存器电路具有与数据线相耦合的输入，以及用于根据数据线的值来提供锁存值的输出。该输出与位线相耦合，以便当且仅当在存储器设备操作期间该输出上的值发生变化时位线的值才发生变化。
图1说明了根据本发明一个实施例的集成电路2。集成电路2包括核心3和总线接口单元(BIU)6。核心3包括时钟电路4、执行单元5、存储器控制单元7、以及存储器10。在一个实施例中，核心3例如可以是处理器核心，并且存储器10的特征在于例如多端口寄存器堆。
在一个实施例中，在集成电路2的正常操作期间，根据从执行单元5提供给存储器控制单元7的控制信号8对存储器10进行写访问或读访问。控制信号8可以用于启动存储器读操作或存储器写操作。执行单元5例如可以是中央处理单元(CPU)或者用于发出控制信号8以将数据存储到存储器10中或读取存储器10中的数据的数字信号处理单元。时钟电路4将下述时钟信号29(CLK 29)提供给存储器控制单元7、执行单元5、以及存储器10，其中所述时钟信号29在一个实施例中被用作计时机制以确定何时将数据写入到存储器10或读取存储器10的数据。存储器控制单元7接收来自执行单元5的时钟信号29和控制信号8，并且根据执行单元5是请求读操作还是请求写入操作，来断言写使能信号60(WR EN 60)或读使能信号14(READ EN14)。
在读操作期间，从存储器控制单元7将RD ADDRESS 15和READ EN 14提供给存储器10.存储器10接收READ EN 14，并且启用由RD ADDRESS 15指定的存储器地址位置。从存储器10读取由RD ADDRESS 15所指定的存储器地址位置中的数据，并通过数据线214将其作为DATA-OUT(数据输出)212提供给执行单元5。
在写操作期间，从存储器控制单元7将WR ADDRESS 75和WREN 60提供给存储器10。存储器10接收WR EN 60，并且启用由WRADDRESS 75指定的存储器10中的存储器地址位置以便用于写操作。通过数据线213将来自执行单元5的数据(DATA-IN(数据输入)211)提供给存储器10，并将其写入到由WR ADDRESS 75所指定的存储器10的存储器地址位置。在其他实施例中，集成电路2可以具有其他结构。
图2说明了根据本发明一个实施例的存储器10。存储器10包括读行解码器13、读字线驱动器38、写字线驱动线39、写位线锁存器76、列控制逻辑25、列阵列电路11、列阵列电路12、反相器70、写行解码器62、以及列电路77。读字线驱动器38包括读字线驱动器16、读字线驱动器19、以及读字线驱动器22。写字线驱动器39包括写字线驱动器58、写字线驱动器61、以及写字线驱动器64。列阵列电路11包括写位线锁存器28、位单元(存储器单元)31、位单元34、位单元37、以及列电路40。列阵列电路12包括写位线锁存器43、位单元46、位单元49、位单元52、以及列电路55。为了便于说明，可以将位单元46、位单元49、位单元52、位单元31、位单元34、以及位单元37称为位单元阵列69，并且可以将写字线驱动器39和写行解码器62称为字线产生电路。在所示的实施例中，位单元31位于和位单元46相同的行中。
在一个实施例中，在读操作期间，存储器10的读行解码器13接收来自存储器控制单元7(图1)的读使能信号14和读地址15，并且接收来自时钟电路4(图1)的时钟信号29。读行解码器13对读地址15进行解码，并且确定位单元阵列69中要启用用于进行读访问的那一行位单元。位单元阵列69包括一行或多行位单元，或者一列或多列位单元。读行解码器13将行使能信号18输出到读字线驱动器38中的、与所解码的行地址相对应的至少一个读字线驱动器38。读字线驱动器38中的与所解码的行地址相对应的这个读字线驱动器断言提供给所选的一行或多行位单元的读字线信号。在所说明的实施例中，读字线驱动器16、读字线驱动器19、或者读字线驱动器22分别断言读字线信号RWL0、RWL1、RWLN中的任何一个。所选行的位单元将读位线信号(RBL0和RBLB0)作为输入提供给列电路40，并且将读位线信号(RBL1和RBLB1)作为输入提供给列电路55。对于当位单元阵列69具有多行位单元时的情况而言，可以在将读位线信号RBL0和RBLB0以及读位线信号RBL1和RBLB1作为输入提供给列电路40和列电路55之前将其提供给附加的一行或多行位单元。同样地，对于当位单元阵列69具有多列位单元时的情况而言，将读字线信号RWL0、RWL1、以及RWLN提供给附加的一列或多列位单元。
列电路40和列电路55分别接收读位线信号RBL0和RBLB0以及读位线信号RBL1和RBLB1。列电路40使用读位线信号RBL0和RBLB0以产生输出数据(DATA-OUT 0和DATA-OUT B0)，开且列电路55使用读位线信号以产生输出数据(DATA-OUT 1和DATA-OUT B1)。此后，可以将输出数据提供给诸如图1所示的执行单元5这样的执行单元以便进行进一步处理。值得注意的是，存储器10的替换实施例可以包括单个列阵列电路11或多个列阵列电路，但是并不局限于图2中所描述的那些。
在一个实施例中，在写操作期间，写行解码器62接收写使能信号60、时钟信号29、以及写地址75.写行解码器62对写地址75进行解码，并且确定哪一行的位单元要启用用于进行写访问.写行解码器62将行使能信号68输出到写字线驱动器39中的、与所解码的行地址相对应的至少一个写字线驱动器39.写字线驱动器39中的与所解码的行地址相对应的这个写字线驱动器断言提供给所选的一行或多行位单元的写字线信号.在所说明的实施例中，写字线驱动器58、写字线驱动器61、以及写字线驱动器64通过用于使写字线驱动器39与位单元阵列69相耦合的写字线来分别断言写字线信号WWL0、WWL1、WWLN中的任何一个.在一个实施例中，在由时钟信号29的状态变化所确定的时间上，写字线信号可以例如从非写入状态变为写入状态.将例如从执行单元5(未示出)所提供的输入数据(DATA-IN 0和DATA-IN 1)传送到写位线锁存器76(写位线锁存器28和写位线锁存器43)。写位线锁存器76接收该输入数据以及通过反相器70而反相的反相时钟信号29(CLKB 30)。写位线锁存器76使用CLKB 30将输入数据作为写位线信号WBL0、WBL1以及该写位线信号的互补信号WBLB0、WBLB驱动到用于使写位线锁存器76与位单元阵列69相耦合的写位线上。此后，将该写位线信号写入到位单元阵列69中的所选行的位单元上。对于当位单元阵列69具有多行位单元时的情况而言，将写位线信号WBL0和WBLB0以及写位线信号WBL1和WBLB1提供给附加的一行或多行位单元。同样地，对于当位单元阵列69具有多列位单元时的情况而言，将写字线信号WWL0、WWL1、以及WWLN提供给附加的一列或多列位单元。在其他实施例中，存储器10可以具有其他结构。
图3说明了列阵列电路11的一个实施例。如所说明的，列阵列电路11包括写位线锁存器28、位单元31、位单元37、以及列电路40。写位线锁存器28通过写位线200和写位线202与位单元31和位单元37相耦合。在一个实施例中，写位线202是写位线200的互补位线。位单元31和位单元37通过读位线204和读位线206与列电路40相耦合。在替换实施例中，可以将附加的位单元添加到列阵列电路11上。图3未示出位单元34。
在写操作期间，列阵列电路11的写位线锁存器28接收来自反相器70(图2)的时钟条状信号(clockbar signal)30(CLKB 30)以及来自执行单元5(图1)的输入数据(DATA-IN 0)。或非(NOR)门107对DATA-IN 0和时钟条状信号30进行或非运算，并且将其输出提供给NMOS晶体管119。或非门103对时钟条状信号30和输入数据DATA-IN 0的反相信号进行或非运算，并且将其输出提供给NMOS晶体管116。
通常，DATA-IN 0和时钟条状信号30可以具有断言值或取消断言(deassertion)值的范围。在一个实施例中，当时钟条状信号30为高时，或非门107的输出以及或非门103的输出为低。其结果是，NMOS晶体管119和NMOS晶体管116断开，并且包括有耦合在反相器113两端的反相器110的锁存器180主动地保持先前被写入到锁存器180中的数据值(如果有的话)。
在一个实施例中，当时钟条状信号30为低并且DATA＝IN 0为高时，或非门107的输出为低，并且或非门103的输出为高。其结果是，NMOS晶体管119断开，NMOS晶体管116导通，节点114被拉低，并且反相器110的输出为高。反相器110的输出通过反相器113和反相器124进行反相。反相器113使反相器110的输出反相，并且将其输出提供给反相器127。被转换到写位线200上作为写位线信号WBL0的反相器127的输出为高。被转换到写位线202上作为写位线条状信号(bar signal)WBLB0的反相器124的输出为低。将写位线信号WBL0和写位线条状信号WBLB0都提供给位单元31。
在一个实施例中，当时钟条状信号30为低并且DATA-IN 0为低时，或非门107的输出为高，并且或非门103的输出为低。其结果是，NMOS晶体管119导通，并且NMOS晶体管116断开。因为NMOS晶体管119导通，因此节点115被拉低，并且反相器113的输出为高。被转换到写位线202上作为写位线条状信号WBLB0的反相器124的输出为高，并且被转换到写位线204上作为写位线条状信号WBL0的反相器127的输出为低。因此，在写位线锁存器28的输出上的写位线信号WBL0和写位线条状信号WBLB0的值，在由时钟条状信号30的状态变化所确定的时间上，根据输入数据线上的DATA-IN 0的值而改变值。同样地，写位线200和写位线202的写位线信号WBL0和写位线条状信号WBLB0的值，可以在由时钟信号的状态变化所确定的时间上响应于输入数据线上的值DATA-IN 0而发生变化。将写位线信号WBL0和写位线条状信号WBLB0提供给位单元31。
位单元31在NMOS晶体管133的电流端接收来自反相器127的输出的写位线信号WBL0，并且在NMOS晶体管136的电流端接收来自反相器124的输出的写位线条状信号WBLB0。当提供给NMOS晶体管133和NMOS晶体管136的控制端的写字线信号WWL0为高时，NMOS晶体管133和NMOS晶体管136导通。将节点122拉到已经被转换到写位线200上的那个值，并且将节点123拉到已经被转换到写位线202上的那个值。因此，当WWL0为高时，位单元31将作为输入提供的输入数据DATA-IN 0存储到列阵列电路11中。当WWL0为低时，NMOS晶体管133和NMOS晶体管136断开，并且利用反相器121和反相器130来存储从写位线200和写位线202写入的数据值。
在读操作期间，当读字线208上的读字线信号RWL0为高时，NMOS晶体管139和NMOS晶体管145导通。分别利用NMOS晶体管142和NMOS晶体管148将存储在节点122上的值的反相值以及存储在节点123上的值的反相值作为读位线条状信号RBLB0传送到读位线204以及作为读位线信号RBL0传送到读位线206。当作为输入提供给列电路40的预充电信号(PCH)为高时，PMOS晶体管151和PMOS晶体管154断开，并且将读位线204上的读位线信号RBLB0的值提供给反相器157，而且将读位线206上的读位线信号RBL0的值提供给反相器163。将反相器157的输出作为输出数据DATA-OUT0提供给执行单元(未显示)，并且提供给PMOS晶体管160的控制端。同样地，将反相器163的输出作为输出数据(DATA-OUT B0)提供给执行单元(未示出)，并且提供给PMOS晶体管166的控制端。根据读位线信号RBL0和读位线信号RBLB0的值，要么PMOS晶体管160要么PMOS晶体管166断开。在其他实施例中，写位线锁存器28、位单元31、位单元37、和/或列电路40可以具有其他结构。在所示的实施例中，DATA-IN 0信号是单端(single-ended)信号，但是在其他实施例中，它可以是诸如差分信号这样的其他形式的信号。
图4说明了根据本发明一个实施例的、表示用于实现对位单元31的读写的各种信号的时序图。如在一个实施例中所描述的，在读操作期间，当读使能信号14和时钟信号29为高时，读字线信号RWL0为高。可以在例如由于读行解码器13和读字线驱动器38所引起的延迟之后断言出读字线信号RWL0为高。一旦读字线信号RWL0为高，那么读位线信号RBL0为低并且读位线条状信号RBLB0为高，或者读位线信号RBL0为高并且读位线条状信号RBLB0为低。当读位线RBL0或读位线条状信号RBLB0为低时，DATA-OUT 0或DATA-OUT B0为高。当时钟信号29为低时，读字线信号RWL0为低，读位线信号RBL0和读位线条状信号RBLB0为高，并且DATA-OUT0和DATA-OUT B0为低。
如图4中所说明的，当DATA-IN 0和时钟信号29为高(时钟条状信号30为低)时，写位线信号WBL0为高，并且写位线条状信号WBLB0为低。在写操作期间，当写使能信号60和时钟信号29为高时，写字线信号WWL0为高。可以在例如由于写行解码器62和写字线驱动器39所引起的延迟之后断言出写字线信号WWL0为高。当时钟信号29为低时，写字线信号WWL0为低。
从图4的时序图可以得知，解码延迟与对时钟信号29的断言至对写字线信号WWL0的断言有关。锁存器延迟与对时钟信号29的断言至对写位线信号WBL0的断言有关。在一个实施例中，在写操作期间，写位线信号WBL0保持为高值，直到写字线信号WWL0为低为止。同样地，写位线条状信号WBLB0保持为低值，直到写字线信号WWL0为低为止。DATA-IN 0保持为高，直到时钟信号29为低为止。如所说明的，DATA-IN 0断言时间与和写字线信号WWL0有关的解码延迟无关。
在上述说明书中，已经参考特定实施例对本发明进行了描述。然而，本领域普通技术人员应该理解的是，在不脱离在所附权利要求书中所阐述的本发明的范围的情况下可做出各种修改和变化。因此，认为说明书和附图是说明性的而不是限制性的，并且所有这种修改都包括在本发明的范围之内。
已经就特定实施例而言对益处、其他优点、以及解决问题的方案进行了描述。然而，这些益处、优点、解决问题的方案、以及可能会引起出现任何益处、优点、或解决方案或者使其变得更加突出的任何元素都不应当被认为是任何权利要求或所有权利要求的关键性的、所必需的、或者必要的特征或元素。

Claims (10)

1.一种存储器设备，包括：
第一写位线；
第二写位线，所述第二写位线是所述第一写位线的互补位线；
一列存储器单元，该一列存储器单元与所述第一写位线和所述第二写位线相耦合；
锁存器电路，该锁存器电路具有与数据线相耦合的输入以及用于根据所述数据线的值来提供锁存值的输出，该输出与所述第一写位线相耦合，以便在存储器设备操作期间通过该输出来连续地确定所述第一写位线的值；
第一读位线，所述一列存储器单元耦合到所述第一读位线；
第二读位线，所述第二读位线是所述第一读位线的互补位线，所述一列存储器单元耦合到所述第二读位线。
2.一种存储器设备，包括：
位线；
一列存储器单元，该一列存储器单元与所述位线相耦合；
锁存器电路，该锁存器电路具有与数据线相耦合的输入以及用于根据所述数据线的值来提供锁存值的锁存器输出，该锁存器输出与所述位线相耦合，以便在存储器设备操作期间通过该锁存器输出来连续地确定所述位线的值；
读位线，所述一列存储器单元耦合到所述读位线；
其中，所述位线是写位线；
其中，所述锁存器包括一对交叉耦合的反相器；
其中，所述锁存器输出耦合到所述一对交叉耦合的反相器中的第一反相器的输入，以及所述一对交叉耦合的反相器中的第二反相器的输出；
其中，所述锁存器包括第三反相器，所述第三反相器的输出连接到所述锁存器的输出，并且所述第三反相器的输入连接到所述一对交叉耦合的反相器中的所述第一反相器的输入和所述一对交叉耦合的反相器中的所述第二反相器的输出。
3.一种存储器设备，包括：
位线；
一列存储器单元，该一列存储器单元与所述位线相耦合；
锁存器电路，该锁存器电路具有与数据线相耦合的输入以及用于根据所述数据线的值来提供锁存值的输出，该输出与所述位线相耦合，以便在存储器设备操作期间通过该输出来连续地确定所述位线的值；
其中所述锁存器包括用于接收时钟信号的第二输入，其中所述锁存器的输出在由所述时钟信号的状态变化所确定的时间上根据所述数据线的值而改变值；
字线，所述字线与所述一列存储器单元中的存储器单元相耦合，以便将写信号传送到该存储器单元；
字线产生电路，该字线产生电路具有与字线相耦合的输出，以提供所述写信号，所述字线产生电路包括用于接收时钟信号的输入，其中，所述写信号在所述字线产生电路的输入上所接收到的时钟信号的状态变化所确定的时间上改变状态；
其中，从公共时钟信号中产生由字线产生电路所接收到的时钟信号以及在锁存器的第二输入上所接收到的时钟信号。
4.根据权利要求3的存储器设备，其中，所述位线是写位线，所述存储器设备进一步包括：
读位线，所述一列存储器单元与该读位线相耦合。
5.一种用于对存储器设备进行操作的方法，包括：
对存储器设备进行操作，其中包括对一列存储器单元中的存储器单元执行经由读位线和互补读位线的多次读取以及经由写位线和互补写位线的多次写入，其中所述读位线和所述互补读位线耦合到所述一列存储器单元，所述写位线和所述互补写位线耦合到所述一列存储器单元；
在所述操作步骤期间，分别利用第一锁存器输出和第二锁存器输出来对所述写位线和所述互补写位线的值进行连续控制。
6.根据权利要求5的方法，进一步包括：
将值写入到所述一列存储器单元中的存储器单元中，其中该写入步骤包括改变所述写位线的状态和改变所述互补写位线的状态。
7.根据权利要求6的方法，其中：
该写入步骤还包括在时钟信号从第一状态至第二状态的状态变化所确定的时间上，使写入线的状态从非写入状态变为写入状态。
8.根据权利要求6的方法，其中，所述写入步骤包括：使所述写位线的状态从第一状态变为第二状态，其中该方法进一步包括：
在所述写入步骤之后将另一值写入到所述一列存储器单元中的存储器单元中，其中，写入另一值的步骤包括改变所述写位线的状态，其中在所述写入步骤中改变状态的步骤与写入另一值的步骤之间不执行对所述一列存储器单元中的存储器单元的其他写入；
其中，在从所述写入步骤中改变状态至所述写入另一值的步骤中改变状态的时间内，所述写位线保持在第二状态。
9.一种存储器设备，包括：
多对互补位线，其中所述多对互补位线中的每一对与一列存储器单元相耦合；
多个锁存器电路，每个锁存器电路具有与数据线相耦合的输入，以及用于根据数据线的值来提供互补的锁存值的第一输出和第二输出；
其中，对于所述多个锁存器电路中的每个锁存器而言，第一输出与所述多对互补位线中的一对互补位线的第一位线相耦合，以便在存储器设备操作期间通过所述第一输出来连续地确定第一位线的值，并且第二输出与所述多对互补位线中的该对互补位线的第二位线相耦合，以便在存储器设备操作期间通过所述第二输出来连续地确定第二位线的值；
其中，所述锁存器包括用于接收时钟信号的第二输入，其中所述锁存器的输出在由所述时钟信号的状态变化所确定的时间上根据所述数据线的值而改变值。
10.一种存储器设备，包括：
第一写位线；
第二写位线，所述第二写位线是所述第一写位线的互补位线；
一列存储器单元，该一列存储器单元与所述第一写位线和所述第二写位线相耦合；以及
锁存器电路，该锁存器电路具有与数据线相耦合的输入、根据所述数据线的值提供第一锁存值的第一输出、根据所述数据线的值提供第二锁存值的第二输出，所述第一输出与所述第一写位线相耦合，以便当且仅当在存储器设备操作期间所述第一输出上的值发生变化时所述第一写位线的值发生变化，所述第二输出与所述第二写位线相耦合，以便当且仅当在存储器设备操作期间所述第二输出上的值发生变化时所述第二写位线的值发生变化；
读位线，所述一列存储器单元与所述读位线耦合。
CN2005800189027A 2004-06-10 2005-05-05 具有数据保持锁存器的存储器设备及其操作方法 Active CN101023237B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/865,274 US7349266B2 (en) 2004-06-10 2004-06-10 Memory device with a data hold latch
US10/865,274 2004-06-10
PCT/US2005/015858 WO2006001910A2 (en) 2004-06-10 2005-05-05 Memory device with a data hold latch

Publications (2)

Publication Number Publication Date
CN101023237A CN101023237A (zh) 2007-08-22
CN101023237B true CN101023237B (zh) 2010-05-05

Family

ID=35505511

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800189027A Active CN101023237B (zh) 2004-06-10 2005-05-05 具有数据保持锁存器的存储器设备及其操作方法

Country Status (6)

Country Link
US (1) US7349266B2 (zh)
EP (1) EP1915502A4 (zh)
JP (1) JP2008503029A (zh)
KR (1) KR20070029193A (zh)
CN (1) CN101023237B (zh)
WO (1) WO2006001910A2 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI261167B (en) * 2004-12-29 2006-09-01 Via Networking Technologies In Method and related apparatus for realizing two-port synchronous memory device
US7623404B2 (en) * 2006-11-20 2009-11-24 Freescale Semiconductor, Inc. Memory device having concurrent write and read cycles and method thereof
US8189408B2 (en) * 2009-11-17 2012-05-29 Freescale Semiconductor, Inc. Memory device having shifting capability and method thereof
US8456945B2 (en) * 2010-04-23 2013-06-04 Advanced Micro Devices, Inc. 10T SRAM for graphics processing
WO2016031023A1 (ja) * 2014-08-28 2016-03-03 株式会社 東芝 半導体記憶装置
US9384825B2 (en) * 2014-09-26 2016-07-05 Qualcomm Incorporated Multi-port memory circuits
KR20180058478A (ko) * 2016-11-24 2018-06-01 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 리드 및 라이트 동작 방법
US20210098057A1 (en) * 2019-09-26 2021-04-01 Qualcomm Incorporated Sram low-power write driver
US20210327501A1 (en) * 2020-04-20 2021-10-21 Stmicroelectronics International N.V. Lower power memory write operation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936898A (en) * 1998-04-02 1999-08-10 Vanguard International Semiconductor Corporation Bit-line voltage limiting isolation circuit
US5966319A (en) * 1997-07-15 1999-10-12 Mitsubishi Denki Kabushiki Kaisha Static memory device allowing correct data reading
CN1233837A (zh) * 1998-04-30 1999-11-03 日本电气株式会社 字线控制电路
US6470467B2 (en) * 1999-01-12 2002-10-22 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device capable of performing operation test at high speed while reducing burden on tester

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2501344B2 (ja) * 1987-12-26 1996-05-29 株式会社東芝 デ―タ転送回路
US5185722A (en) * 1989-11-22 1993-02-09 Sharp Kabushiki Kaisha Semiconductor memory device having a memory test circuit
JPH0485789A (ja) * 1990-07-27 1992-03-18 Nec Corp メモリ装置
JPH04216392A (ja) * 1990-12-18 1992-08-06 Mitsubishi Electric Corp ブロックライト機能を備える半導体記憶装置
JPH06103781A (ja) * 1992-09-21 1994-04-15 Sharp Corp メモリセル回路
JP3317746B2 (ja) * 1993-06-18 2002-08-26 富士通株式会社 半導体記憶装置
JP3547466B2 (ja) * 1993-11-29 2004-07-28 株式会社東芝 メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法
US5515315A (en) * 1993-12-24 1996-05-07 Sony Corporation Dynamic random access memory
KR0165159B1 (ko) * 1994-07-28 1999-02-01 사또 후미오 반도체 기억 장치
US5612713A (en) * 1995-01-06 1997-03-18 Texas Instruments Incorporated Digital micro-mirror device with block data loading
US5677703A (en) * 1995-01-06 1997-10-14 Texas Instruments Incorporated Data loading circuit for digital micro-mirror device
JP2900854B2 (ja) * 1995-09-14 1999-06-02 日本電気株式会社 半導体記憶装置
EP1014270A4 (en) * 1996-10-24 2004-10-06 Mitsubishi Electric Corp MICROCOMPUTER WITH MEMORY AND PROCESSOR ON THE SAME CHIP
JP3615009B2 (ja) * 1997-02-12 2005-01-26 株式会社東芝 半導体記憶装置
KR100245276B1 (ko) * 1997-03-15 2000-02-15 윤종용 버스트 모드 성능을 갖는 랜덤 억세스 메모리 장치 및 그의 동작 방법
JP3592887B2 (ja) * 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
JP3756285B2 (ja) * 1997-05-09 2006-03-15 シャープ株式会社 Ｃｍｏｓ論理回路およびその駆動方法
JPH11224492A (ja) * 1997-11-06 1999-08-17 Toshiba Corp 半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ
JP3852729B2 (ja) * 1998-10-27 2006-12-06 富士通株式会社 半導体記憶装置
US6195301B1 (en) 1998-12-30 2001-02-27 Texas Instruments Incorporated Feedback driver for memory array bitline
US6324110B1 (en) * 1999-03-12 2001-11-27 Monolithic Systems Technology, Inc. High-speed read-write circuitry for semi-conductor memory
KR100319892B1 (ko) * 1999-06-30 2002-01-10 윤종용 데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 반도체 메모리 장치 예컨대, 동기식 디램 및 이 반도체 메모리 장치의 데이터 래칭 방법
JP3586591B2 (ja) * 1999-07-01 2004-11-10 シャープ株式会社 冗長機能を有する不揮発性半導体メモリ装置のための不良アドレスデータ記憶回路および不良アドレスデータ書き込み方法
US6262920B1 (en) * 1999-08-25 2001-07-17 Micron Technology, Inc. Program latch with charge sharing immunity
JP2001312888A (ja) * 2000-04-28 2001-11-09 Texas Instr Japan Ltd 半導体記憶装置
JP2003157682A (ja) * 2001-11-26 2003-05-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2003233986A (ja) 2002-02-07 2003-08-22 Sony Corp 半導体記憶装置
US6570799B1 (en) * 2002-03-14 2003-05-27 United Memories, Inc. Precharge and reference voltage technique for dynamic random access memories
US6674673B1 (en) * 2002-08-26 2004-01-06 International Business Machines Corporation Column redundancy system and method for a micro-cell embedded DRAM (e-DRAM) architecture
US6845059B1 (en) * 2003-06-26 2005-01-18 International Business Machines Corporation High performance gain cell architecture
JP2005056452A (ja) 2003-08-04 2005-03-03 Hitachi Ltd メモリ及び半導体装置
JP4309304B2 (ja) * 2004-04-23 2009-08-05 株式会社東芝 半導体記憶装置及びその制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5966319A (en) * 1997-07-15 1999-10-12 Mitsubishi Denki Kabushiki Kaisha Static memory device allowing correct data reading
US5936898A (en) * 1998-04-02 1999-08-10 Vanguard International Semiconductor Corporation Bit-line voltage limiting isolation circuit
CN1233837A (zh) * 1998-04-30 1999-11-03 日本电气株式会社 字线控制电路
US6470467B2 (en) * 1999-01-12 2002-10-22 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device capable of performing operation test at high speed while reducing burden on tester

Also Published As

Publication number Publication date
JP2008503029A (ja) 2008-01-31
EP1915502A4 (en) 2009-08-05
CN101023237A (zh) 2007-08-22
KR20070029193A (ko) 2007-03-13
US20050286327A1 (en) 2005-12-29
WO2006001910A3 (en) 2006-09-14
US7349266B2 (en) 2008-03-25
EP1915502A2 (en) 2008-04-30
WO2006001910A2 (en) 2006-01-05

Similar Documents

Publication Publication Date Title
CN101023237B (zh) 具有数据保持锁存器的存储器设备及其操作方法
JP5080059B2 (ja) Ｓｒａｍデバイスの同じサイクルにおける読出動作及び書込動作の実行
CN101529521B (zh) 具有改善的写入操作的二端口sram
US6636445B2 (en) Fast cycle ram having improved data write operation
US7492627B2 (en) Memory with increased write margin bitcells
US7518947B2 (en) Self-timed memory having common timing control circuit and method therefor
JP5179496B2 (ja) メモリ回路及びメモリの書き込み方法
US6862208B2 (en) Memory device with sense amplifier and self-timed latch
JPH10275476A (ja) 選択的プリチャージ回路及びランダムアクセスメモリ
US20100008171A1 (en) Read assist circuit of sram with low standby current
JP2007323801A (ja) Ｓｒａｍセル、ｓｒａｍアレイ、ｓｒａｍの制御方法
WO2006121531A1 (en) Dual-port static random access memory having improved cell stability and write margin
JP5114209B2 (ja) セル安定性を改善したｓｒａｍ及びその方法
TW201019343A (en) A memory device and method of operating such a memory device
US6175533B1 (en) Multi-port memory cell with preset
US6490206B2 (en) High-speed synchronous semiconductor memory having multi-stage pipeline structure and operating method
US20110013467A1 (en) System and Method for Reading Memory
KR0158933B1 (ko) 반도체 기억 장치
JP2956426B2 (ja) 半導体記憶装置
JP2009026376A (ja) 記憶回路
US7821845B2 (en) Write driver circuit of an unmuxed bit line scheme
JPH1145582A (ja) 半導体集積回路
CN107025930B (zh) 用于启用/停用sram中的突发模式读取的地址检测器
JP2004103057A (ja) 半導体記憶装置
CN114664338A (zh) 双端口存储器及其读取数据输出控制方法、装置和介质

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: NXP America Co Ltd

Address before: Texas in the United States

Patentee before: Fisical Semiconductor Inc.

CP01 Change in the name or title of a patent holder