JP2003233986A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003233986A JP2003233986A JP2002030593A JP2002030593A JP2003233986A JP 2003233986 A JP2003233986 A JP 2003233986A JP 2002030593 A JP2002030593 A JP 2002030593A JP 2002030593 A JP2002030593 A JP 2002030593A JP 2003233986 A JP2003233986 A JP 2003233986A
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- semiconductor memory
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
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- G11C2207/2245—Memory devices with an internal cache buffer
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- Multimedia (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 データ処理の高速化及び効率化を実現する半
導体記憶装置を提供する。 【解決手段】 メモリセルＭＣとメモリセルＭＣから読
み出されたデータを増幅するセンスアンプＳＡとを備え
た半導体記憶装置であって、センスアンプＳＡに対して
並列接続された第一から第三のラッチ回路ＬＣ１〜ＬＣ
３を備えたことを特徴とする半導体記憶装置を提供す
る。
導体記憶装置を提供する。 【解決手段】 メモリセルＭＣとメモリセルＭＣから読
み出されたデータを増幅するセンスアンプＳＡとを備え
た半導体記憶装置であって、センスアンプＳＡに対して
並列接続された第一から第三のラッチ回路ＬＣ１〜ＬＣ
３を備えたことを特徴とする半導体記憶装置を提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものである。
関するものである。
【０００２】
【従来の技術】図１１は、従来の同期型半導体記憶装置
（SDRAM）の全体構成を示すブロック図である。図１１
に示されるように、従来の同期型半導体記憶装置はクロ
ックバッファ１とコマンドデコーダ２、アドレスバッフ
ァ３、リフレッシュカウンタ４、コントロール信号ジェ
ネレータ５、モードレジスタ６、記憶部７、及びＤＱバ
ッファ８を備え、記憶部７はメモリセルアレイＣＡとカ
ラムデコーダＣＤ、ロウデコーダＲＤ、及びセンスアン
プＳＡを含む。
（SDRAM）の全体構成を示すブロック図である。図１１
に示されるように、従来の同期型半導体記憶装置はクロ
ックバッファ１とコマンドデコーダ２、アドレスバッフ
ァ３、リフレッシュカウンタ４、コントロール信号ジェ
ネレータ５、モードレジスタ６、記憶部７、及びＤＱバ
ッファ８を備え、記憶部７はメモリセルアレイＣＡとカ
ラムデコーダＣＤ、ロウデコーダＲＤ、及びセンスアン
プＳＡを含む。
【０００３】上記のような構成を有する同期型半導体記
憶装置は、外部から供給されるクロック信号とコマンド
及びアドレスに応じて動作するが、より具体的には上記
クロック信号に基づいて生成された内部クロック信号in
t.clkに同期して、ＤＱバッファ８を介したメモリセル
アレイＣＡに対するデータの読み書きが実行される。
憶装置は、外部から供給されるクロック信号とコマンド
及びアドレスに応じて動作するが、より具体的には上記
クロック信号に基づいて生成された内部クロック信号in
t.clkに同期して、ＤＱバッファ８を介したメモリセル
アレイＣＡに対するデータの読み書きが実行される。
【０００４】図１２は、図１１に示された同期型半導体
記憶装置の記憶部７に含まれるデータラッチ部１５の構
成を示すブロック図である。なお、図１２においては、
ビット線ＢＬ又は相補ビット線／ＢＬに接続されたメモ
リセルＭＣからなるメモリセルアレイＣＡと、センスア
ンプＳＡ、ビット線対の間にセンスアンプＳＡと並列接
続された読出し・書込みゲートＲＷＧ、及び読出し・書
込みゲートＲＷＧに接続された読み書き用バスからなる
入出力ポートＩＯＰも図示されている。
記憶装置の記憶部７に含まれるデータラッチ部１５の構
成を示すブロック図である。なお、図１２においては、
ビット線ＢＬ又は相補ビット線／ＢＬに接続されたメモ
リセルＭＣからなるメモリセルアレイＣＡと、センスア
ンプＳＡ、ビット線対の間にセンスアンプＳＡと並列接
続された読出し・書込みゲートＲＷＧ、及び読出し・書
込みゲートＲＷＧに接続された読み書き用バスからなる
入出力ポートＩＯＰも図示されている。
【０００５】図１２に示されるように、従来のデータラ
ッチ部１５はゲートＧを介してセンスアンプＳＡと直列
接続され、ラッチ回路ＬＣ及び読出しゲートＲＧを含
む。ここで、読出しゲートＲＧには出力ポートＯＰが接
続される。
ッチ部１５はゲートＧを介してセンスアンプＳＡと直列
接続され、ラッチ回路ＬＣ及び読出しゲートＲＧを含
む。ここで、読出しゲートＲＧには出力ポートＯＰが接
続される。
【０００６】上記のような構成を有する従来の同期型半
導体記憶装置では、センスアンプＳＡで増幅された読み
出しデータがゲートＧを介してラッチ回路ＬＣへ転送さ
れて記憶される。これより、メモリセルアレイＣＡから
別のデータを読み出した後においても、ラッチ回路ＬＣ
に記憶されているデータを独立的に読み出すこともでき
る。
導体記憶装置では、センスアンプＳＡで増幅された読み
出しデータがゲートＧを介してラッチ回路ＬＣへ転送さ
れて記憶される。これより、メモリセルアレイＣＡから
別のデータを読み出した後においても、ラッチ回路ＬＣ
に記憶されているデータを独立的に読み出すこともでき
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ように読み出しデータをラッチ回路ＬＣへ転送する場合
には、必ずセンスアンプＳＡにより該読み出しデータを
増幅しなければならないため、メモリセルアレイＣＡへ
のアクセスは中断され、センスアンプＳＡに読み出され
ていたデータは破壊されてしまう。このため、上記読み
出されていたデータを使用したい場合には、ラッチ回路
ＬＣへの転送動作が完了した後に再度該データをセンス
アンプＳＡへ読み出す必要があり、さらにこの間メモリ
セルアレイＣＡへの新たなアクセスは不可能とされるた
め、読み出しデータの出力効率が大幅に低下してしまう
という問題があった。
ように読み出しデータをラッチ回路ＬＣへ転送する場合
には、必ずセンスアンプＳＡにより該読み出しデータを
増幅しなければならないため、メモリセルアレイＣＡへ
のアクセスは中断され、センスアンプＳＡに読み出され
ていたデータは破壊されてしまう。このため、上記読み
出されていたデータを使用したい場合には、ラッチ回路
ＬＣへの転送動作が完了した後に再度該データをセンス
アンプＳＡへ読み出す必要があり、さらにこの間メモリ
セルアレイＣＡへの新たなアクセスは不可能とされるた
め、読み出しデータの出力効率が大幅に低下してしまう
という問題があった。
【０００８】換言すれば、メモリセルアレイＣＡからの
データ読み出し動作とラッチ回路ＬＣへのデータ転送動
作とは完全に独立していないため、該転送動作を優先す
ると効率的な該読み出し動作ができなくなり、逆に効率
的な該読み出し動作を優先すると該ラッチ回路ＬＣへの
転送ができなくなるという問題があった。
データ読み出し動作とラッチ回路ＬＣへのデータ転送動
作とは完全に独立していないため、該転送動作を優先す
ると効率的な該読み出し動作ができなくなり、逆に効率
的な該読み出し動作を優先すると該ラッチ回路ＬＣへの
転送ができなくなるという問題があった。
【０００９】本発明は上記のような問題を解消するため
になされたもので、データ処理の高速化及び効率化を実
現する半導体記憶装置を提供することを目的とする。
になされたもので、データ処理の高速化及び効率化を実
現する半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の目的は、メモリ
セルとメモリセルから読み出されたデータを増幅する増
幅手段とを備えた半導体記憶装置であって、増幅手段に
対して並列接続された複数の記憶手段を備えたことを特
徴とする半導体記憶装置を提供することにより達成され
る。
セルとメモリセルから読み出されたデータを増幅する増
幅手段とを備えた半導体記憶装置であって、増幅手段に
対して並列接続された複数の記憶手段を備えたことを特
徴とする半導体記憶装置を提供することにより達成され
る。
【００１１】このような手段によれば、増幅手段に対し
て複数の記憶手段が並列接続されるため、増幅手段によ
り増幅されたデータの転送先とされる記憶手段以外の記
憶手段へのアクセスが増幅手段の動作にかかわらず可能
となる。
て複数の記憶手段が並列接続されるため、増幅手段によ
り増幅されたデータの転送先とされる記憶手段以外の記
憶手段へのアクセスが増幅手段の動作にかかわらず可能
となる。
【００１２】ここで、複数の記憶手段の少なくとも二つ
に接続され、少なくとも二つの記憶手段と外部との間で
選択的にデータを入出力するデータ入出力手段をさらに
備えることにより、回路規模を低減したマルチポートの
半導体記憶装置を得ることができる。
に接続され、少なくとも二つの記憶手段と外部との間で
選択的にデータを入出力するデータ入出力手段をさらに
備えることにより、回路規模を低減したマルチポートの
半導体記憶装置を得ることができる。
【００１３】また、メモリセル及び増幅手段に接続され
たビット線と相補ビット線とをさらに備え、複数の記憶
手段の各々は、ビット線及び相補ビット線に接続された
ものとすれば、記憶手段に対するデータの読み書き速度
を向上させることができると共に、記憶手段に格納する
データの確実性を高めることができる。
たビット線と相補ビット線とをさらに備え、複数の記憶
手段の各々は、ビット線及び相補ビット線に接続された
ものとすれば、記憶手段に対するデータの読み書き速度
を向上させることができると共に、記憶手段に格納する
データの確実性を高めることができる。
【００１４】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。 [実施の形態１]図１は、本発明の実施の形態１に係る同
期型半導体記憶装置の全体構成を示すブロック図であ
る。図１に示されるように、本発明の実施の形態１に係
る同期型半導体記憶装置は、クロックバッファ１とコマ
ンドデコーダ２、アドレスバッファ３、リフレッシュカ
ウンタ４、モードレジスタ６、コントロール信号ジェネ
レータ９、記憶部１０、及び第一から第三の入出力ポー
トＩＯＰ１〜ＩＯＰ３を備え、記憶部１０はダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）からなるメモリ
セルアレイＣＡとカラムデコーダＣＤ、ロウデコーダＲ
Ｄ、センスアンプＳＡ、及び第一から第三のラッチ回路
ＬＣ１〜ＬＣ３を含む。
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。 [実施の形態１]図１は、本発明の実施の形態１に係る同
期型半導体記憶装置の全体構成を示すブロック図であ
る。図１に示されるように、本発明の実施の形態１に係
る同期型半導体記憶装置は、クロックバッファ１とコマ
ンドデコーダ２、アドレスバッファ３、リフレッシュカ
ウンタ４、モードレジスタ６、コントロール信号ジェネ
レータ９、記憶部１０、及び第一から第三の入出力ポー
トＩＯＰ１〜ＩＯＰ３を備え、記憶部１０はダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）からなるメモリ
セルアレイＣＡとカラムデコーダＣＤ、ロウデコーダＲ
Ｄ、センスアンプＳＡ、及び第一から第三のラッチ回路
ＬＣ１〜ＬＣ３を含む。
【００１５】ここで、クロックバッファ１は外部から供
給されるクロック信号に応じて内部クロック信号int.cl
kを生成し、コマンドデコーダ２とアドレスバッファ
３、リフレッシュカウンタ４、モードレジスタ６、コン
トロール信号ジェネレータ９、及び第一から第三の入出
力ポートＩＯＰ１〜ＩＯＰ３へ供給する。
給されるクロック信号に応じて内部クロック信号int.cl
kを生成し、コマンドデコーダ２とアドレスバッファ
３、リフレッシュカウンタ４、モードレジスタ６、コン
トロール信号ジェネレータ９、及び第一から第三の入出
力ポートＩＯＰ１〜ＩＯＰ３へ供給する。
【００１６】また、コマンドデコーダ２にはコマンドが
供給され、アドレスバッファ３にはアドレス（ロウアド
レス及びカラムアドレス）が供給される。また、リフレ
ッシュカウンタ４はリフレッシュ動作時に内部アドレス
を生成し、アドレスバッファ３へ供給する。モードレジ
スタ６はアドレスバッファ３に接続され、コントロール
信号ジェネレータ９はコマンドデコーダ２から供給され
たコマンドに応じて内部制御信号を生成する。記憶部１
０はアドレスバッファ３及びコントロール信号ジェネレ
ータ９に接続され、第一入出力ポートＩＯＰ１は第一ラ
ッチ回路ＬＣ１に接続され、第二入出力ポートＩＯＰ２
は第二ラッチ回路ＬＣ２に接続され、第三入出力ポート
ＩＯＰ３は第三ラッチ回路ＬＣ３に接続される。
供給され、アドレスバッファ３にはアドレス（ロウアド
レス及びカラムアドレス）が供給される。また、リフレ
ッシュカウンタ４はリフレッシュ動作時に内部アドレス
を生成し、アドレスバッファ３へ供給する。モードレジ
スタ６はアドレスバッファ３に接続され、コントロール
信号ジェネレータ９はコマンドデコーダ２から供給され
たコマンドに応じて内部制御信号を生成する。記憶部１
０はアドレスバッファ３及びコントロール信号ジェネレ
ータ９に接続され、第一入出力ポートＩＯＰ１は第一ラ
ッチ回路ＬＣ１に接続され、第二入出力ポートＩＯＰ２
は第二ラッチ回路ＬＣ２に接続され、第三入出力ポート
ＩＯＰ３は第三ラッチ回路ＬＣ３に接続される。
【００１７】上記のような構成を有する同期型半導体記
憶装置は、記憶部１０がコントロール信号ジェネレータ
９により生成された内部制御信号により制御され、アド
レスバッファ３へ供給されたアドレスにより指定された
メモリセルに対するアクセスが実行される。また、第一
から第三の入出力ポートＩＯＰ１〜ＩＯＰ３において
は、内部クロック信号int.clkに同期してデータＤＱ１
〜ＤＱ３が入出力される。
憶装置は、記憶部１０がコントロール信号ジェネレータ
９により生成された内部制御信号により制御され、アド
レスバッファ３へ供給されたアドレスにより指定された
メモリセルに対するアクセスが実行される。また、第一
から第三の入出力ポートＩＯＰ１〜ＩＯＰ３において
は、内部クロック信号int.clkに同期してデータＤＱ１
〜ＤＱ３が入出力される。
【００１８】図２は、図１に示された同期型半導体記憶
装置に含まれるデータラッチ部２５の構成を示すブロッ
ク図である。図２に示されるように、データラッチ部２
５はセンスアンプＳＡに並列接続され、第一から第三の
ラッチ回路ＬＣ１〜ＬＣ３を含む。ここで、第一から第
三のラッチ回路ＬＣ１〜ＬＣ３は、互いにセンスアンプ
ＳＡに対して並列接続される。すなわち、第一ラッチ回
路ＬＣ１はＮチャネルＭＯＳトランジスタからなるゲー
トＧ１を介してビット線ＢＬに接続され、第二ラッチ回
路ＬＣ２はＮチャネルＭＯＳトランジスタからなるゲー
トＧ２を介してビット線ＢＬに接続され、第三ラッチ回
路ＬＣ３はＮチャネルＭＯＳトランジスタからなるゲー
トＧ３を介してビット線ＢＬに接続される。
装置に含まれるデータラッチ部２５の構成を示すブロッ
ク図である。図２に示されるように、データラッチ部２
５はセンスアンプＳＡに並列接続され、第一から第三の
ラッチ回路ＬＣ１〜ＬＣ３を含む。ここで、第一から第
三のラッチ回路ＬＣ１〜ＬＣ３は、互いにセンスアンプ
ＳＡに対して並列接続される。すなわち、第一ラッチ回
路ＬＣ１はＮチャネルＭＯＳトランジスタからなるゲー
トＧ１を介してビット線ＢＬに接続され、第二ラッチ回
路ＬＣ２はＮチャネルＭＯＳトランジスタからなるゲー
トＧ２を介してビット線ＢＬに接続され、第三ラッチ回
路ＬＣ３はＮチャネルＭＯＳトランジスタからなるゲー
トＧ３を介してビット線ＢＬに接続される。
【００１９】また、第一ラッチ回路ＬＣ１に対して第一
読出し・書込みゲートＲＷＧ１が並列接続され、第二ラ
ッチ回路ＬＣ２に対して第二読出し・書込みゲートＲＷ
Ｇ２が並列接続され、第三ラッチ回路ＬＣ３に対して第
三読出し・書込みゲートＲＷＧ３が並列接続される。
読出し・書込みゲートＲＷＧ１が並列接続され、第二ラ
ッチ回路ＬＣ２に対して第二読出し・書込みゲートＲＷ
Ｇ２が並列接続され、第三ラッチ回路ＬＣ３に対して第
三読出し・書込みゲートＲＷＧ３が並列接続される。
【００２０】さらに、第一ラッチ回路ＬＣ１には第一読
出し・書込みゲートＲＷＧ１を介して第一入出力ポート
ＩＯＰ１が接続され、第二ラッチ回路ＬＣ２には第二読
出し・書込みゲートＲＷＧ２を介して第二入出力ポート
ＩＯＰ２が接続され、第三ラッチ回路ＬＣ３には第三読
出し・書込みゲートＲＷＧ３を介して第一入出力ポート
ＩＯＰ３が接続される。
出し・書込みゲートＲＷＧ１を介して第一入出力ポート
ＩＯＰ１が接続され、第二ラッチ回路ＬＣ２には第二読
出し・書込みゲートＲＷＧ２を介して第二入出力ポート
ＩＯＰ２が接続され、第三ラッチ回路ＬＣ３には第三読
出し・書込みゲートＲＷＧ３を介して第一入出力ポート
ＩＯＰ３が接続される。
【００２１】図３は、図２に示されたデータラッチ部２
５の構成要素を説明する回路図である。なお、図３にお
いては第一ラッチ回路ＬＣ１に対応した構成要素のみが
示されるが、データラッチ部２５は第二ラッチ回路ＬＣ
２及び第三ラッチ回路ＬＣ３に対応して、それぞれ同様
な構成要素を内蔵する。
５の構成要素を説明する回路図である。なお、図３にお
いては第一ラッチ回路ＬＣ１に対応した構成要素のみが
示されるが、データラッチ部２５は第二ラッチ回路ＬＣ
２及び第三ラッチ回路ＬＣ３に対応して、それぞれ同様
な構成要素を内蔵する。
【００２２】図３に示されるように、第一ラッチ回路Ｌ
Ｃ１は二つのインバータＩＮＶ１，ＩＮＶ２を含み、第
一読出し・書込みゲートＲＷＧ１はＮチャネルＭＯＳト
ランジスタＮＴ１〜ＮＴ６を含む。そして、Ｎチャネル
ＭＯＳトランジスタＮＴ３，ＮＴ５のゲートには信号Ｙ
Ｒ０が供給され、ＮチャネルＭＯＳトランジスタＮＴ
１，ＮＴ６のゲートには信号ＹＷ０が供給される。
Ｃ１は二つのインバータＩＮＶ１，ＩＮＶ２を含み、第
一読出し・書込みゲートＲＷＧ１はＮチャネルＭＯＳト
ランジスタＮＴ１〜ＮＴ６を含む。そして、Ｎチャネル
ＭＯＳトランジスタＮＴ３，ＮＴ５のゲートには信号Ｙ
Ｒ０が供給され、ＮチャネルＭＯＳトランジスタＮＴ
１，ＮＴ６のゲートには信号ＹＷ０が供給される。
【００２３】以下において、上記のような構成を有する
本実施の形態１に係る同期型半導体記憶装置の動作を説
明する。まず、コマンドデコーダへ供給されるコマンド
に応じて、メモリセルに記憶されたデータを第一及び第
二入出力ポートＩＯＰ１，ＩＯＰ２へ読み出す動作を、
図４を参照しつつ説明する。
本実施の形態１に係る同期型半導体記憶装置の動作を説
明する。まず、コマンドデコーダへ供給されるコマンド
に応じて、メモリセルに記憶されたデータを第一及び第
二入出力ポートＩＯＰ１，ＩＯＰ２へ読み出す動作を、
図４を参照しつつ説明する。
【００２４】図４（ｂ），（ｃ）に示されるように、時
刻Ｔ１においてコマンドACT0がコマンドデコーダ２へ、
ロウアドレスＲＡ０がアドレスバッファ３へそれぞれ供
給されると、図４（ｅ），（ｉ）に示されるようにワー
ド線ＷＬ０がハイレベル（Ｈ）に活性化され、メモリセ
ルに記憶されていたデータがビット線対ＢＬ，／ＢＬへ
読み出される。
刻Ｔ１においてコマンドACT0がコマンドデコーダ２へ、
ロウアドレスＲＡ０がアドレスバッファ３へそれぞれ供
給されると、図４（ｅ），（ｉ）に示されるようにワー
ド線ＷＬ０がハイレベル（Ｈ）に活性化され、メモリセ
ルに記憶されていたデータがビット線対ＢＬ，／ＢＬへ
読み出される。
【００２５】そして、図４（ｇ），（ｈ），（ｉ）に示
されるように、センスアンプ起動信号ＳＡＨ，ＳＡＬが
活性化されることにより、ビット線対ＢＬ，／ＢＬへ読
み出されたデータが増幅される。このとき、図４（ｊ）
に示されるように、転送信号ＳＴ１がハイレベル（Ｈ）
に活性化されることによってゲートＧ１がオープンさ
れ、図４（ｋ）に示されるように、センスアンプＳＡに
より増幅されたデータが第一ラッチ回路ＬＣ１へ転送さ
れる。さらには、上記転送信号ＳＴ１がロウレベル
（Ｌ）に非活性化されることによってゲートＧ１がクロ
ーズされ、ビット線対ＢＬ，／ＢＬと第一ラッチ回路Ｌ
Ｃ１が電気的に切り離される。
されるように、センスアンプ起動信号ＳＡＨ，ＳＡＬが
活性化されることにより、ビット線対ＢＬ，／ＢＬへ読
み出されたデータが増幅される。このとき、図４（ｊ）
に示されるように、転送信号ＳＴ１がハイレベル（Ｈ）
に活性化されることによってゲートＧ１がオープンさ
れ、図４（ｋ）に示されるように、センスアンプＳＡに
より増幅されたデータが第一ラッチ回路ＬＣ１へ転送さ
れる。さらには、上記転送信号ＳＴ１がロウレベル
（Ｌ）に非活性化されることによってゲートＧ１がクロ
ーズされ、ビット線対ＢＬ，／ＢＬと第一ラッチ回路Ｌ
Ｃ１が電気的に切り離される。
【００２６】このようにして、ビット線対ＢＬ，／ＢＬ
はスタンバイ状態に戻るが、図４に示された例ではさら
に時刻Ｔ７においてコマンドACT1がコマンドデコーダ２
へ、ロウアドレスＲＡ１がアドレスバッファ３へそれぞ
れ供給される。これにより、図４(ｆ)，（ｉ），(ｍ)に
示されるように、上記と同様な動作によってワード線Ｗ
Ｌ１に接続されたメモリセルに記憶されたデータが、増
幅された上でゲートＧ２を介して第二ラッチ回路ＬＣ２
へ転送される。そして、図４（ｌ）に示されるように、
転送信号ＳＴ２がロウレベル（Ｌ）に非活性化されるこ
とによってゲートＧ２がクローズされ、ビット線対Ｂ
Ｌ，／ＢＬと第二ラッチ回路ＬＣ２が電気的に切り離さ
れる。
はスタンバイ状態に戻るが、図４に示された例ではさら
に時刻Ｔ７においてコマンドACT1がコマンドデコーダ２
へ、ロウアドレスＲＡ１がアドレスバッファ３へそれぞ
れ供給される。これにより、図４(ｆ)，（ｉ），(ｍ)に
示されるように、上記と同様な動作によってワード線Ｗ
Ｌ１に接続されたメモリセルに記憶されたデータが、増
幅された上でゲートＧ２を介して第二ラッチ回路ＬＣ２
へ転送される。そして、図４（ｌ）に示されるように、
転送信号ＳＴ２がロウレベル（Ｌ）に非活性化されるこ
とによってゲートＧ２がクローズされ、ビット線対Ｂ
Ｌ，／ＢＬと第二ラッチ回路ＬＣ２が電気的に切り離さ
れる。
【００２７】ここで、上記のような第二ラッチ回路ＬＣ
２へのデータ転送を実行している期間においては、第一
ラッチ回路ＬＣ１へのデータ転送は完了しているので、
第一ラッチ回路ＬＣ１に格納されているデータを読み出
すことができる状態となっている。例えば、図４
（ａ），（ｄ）に示されるように時刻Ｔ９に読み出しコ
マンドＲＤ０がコマンドデコーダ２へ供給され、カラム
アドレスＣＡ０がアドレスバッファ３へ供給されると、
図４（ｎ）に示されるように信号ＹＲ０がハイレベルに
活性化され、図４（ｋ），（ｏ）に示されるように第一
ラッチ回路ＬＣ１に記憶されているデータＤ０が第一入
出力ポートＩＯＰ１を介して読み出される。このよう
に、データ転送が既に完了しているラッチ回路からのデ
ータ読み出しは、メモリセルアレイＣＡからデータを読
み出す動作に関係無く独立に実行することができる。
２へのデータ転送を実行している期間においては、第一
ラッチ回路ＬＣ１へのデータ転送は完了しているので、
第一ラッチ回路ＬＣ１に格納されているデータを読み出
すことができる状態となっている。例えば、図４
（ａ），（ｄ）に示されるように時刻Ｔ９に読み出しコ
マンドＲＤ０がコマンドデコーダ２へ供給され、カラム
アドレスＣＡ０がアドレスバッファ３へ供給されると、
図４（ｎ）に示されるように信号ＹＲ０がハイレベルに
活性化され、図４（ｋ），（ｏ）に示されるように第一
ラッチ回路ＬＣ１に記憶されているデータＤ０が第一入
出力ポートＩＯＰ１を介して読み出される。このよう
に、データ転送が既に完了しているラッチ回路からのデ
ータ読み出しは、メモリセルアレイＣＡからデータを読
み出す動作に関係無く独立に実行することができる。
【００２８】なお、図４（ｂ），（ｄ），（ｍ），
（ｐ），（ｑ）においては、第二ラッチ回路ＬＣ２への
データ転送が完了した後の時刻Ｔ１３において、読み出
しコマンドＲＤ１がコマンドデコーダ２へ、カラムアド
レスＣＡ１がアドレスバッファ３へそれぞれ供給される
ことにより、第二ラッチ回路ＬＣ２に記憶されているデ
ータＤ１が第二入出力ポートＩＯＰ２を介して読み出さ
れる動作が示されている。
（ｐ），（ｑ）においては、第二ラッチ回路ＬＣ２への
データ転送が完了した後の時刻Ｔ１３において、読み出
しコマンドＲＤ１がコマンドデコーダ２へ、カラムアド
レスＣＡ１がアドレスバッファ３へそれぞれ供給される
ことにより、第二ラッチ回路ＬＣ２に記憶されているデ
ータＤ１が第二入出力ポートＩＯＰ２を介して読み出さ
れる動作が示されている。
【００２９】次に、通常の書込み動作を図５を参照しつ
つ説明する。まず図５（ｂ），（ｃ）に示されるよう
に、時刻Ｔ１においてコマンドデコーダ２へコマンドＡ
ＣＴが供給され、アドレスバッファ３にロウアドレスＲ
Ａが供給されることにより記憶部１０が活性化される。
そして、図５（ｂ），（ｄ）に示されるように時刻Ｔ５
においてコマンドデコーダ２へ書き込みコマンドＷＴが
供給され、アドレスバッファ３にカラムアドレスＣＡが
供給されると、図５（ｊ）〜（ｍ）に示されるように信
号ＹＷ０がハイレベルに活性化され、入力データＤ０が
第一入出力ポートＩＯＰ１及び第一読出し・書込みゲー
トＲＷＧ１を介して第一ラッチ回路ＬＣ１に書き込まれ
る。
つ説明する。まず図５（ｂ），（ｃ）に示されるよう
に、時刻Ｔ１においてコマンドデコーダ２へコマンドＡ
ＣＴが供給され、アドレスバッファ３にロウアドレスＲ
Ａが供給されることにより記憶部１０が活性化される。
そして、図５（ｂ），（ｄ）に示されるように時刻Ｔ５
においてコマンドデコーダ２へ書き込みコマンドＷＴが
供給され、アドレスバッファ３にカラムアドレスＣＡが
供給されると、図５（ｊ）〜（ｍ）に示されるように信
号ＹＷ０がハイレベルに活性化され、入力データＤ０が
第一入出力ポートＩＯＰ１及び第一読出し・書込みゲー
トＲＷＧ１を介して第一ラッチ回路ＬＣ１に書き込まれ
る。
【００３０】そして、図５（ｂ）に示されるように時刻
Ｔ９においてコマンドデコーダ２へプリチャージコマン
ドＰＲＥが入力されると、図５（ｈ），（ｊ）に示され
るように第一ラッチ回路ＬＣ１に記憶された入力データ
Ｄ０がビット線対ＢＬ，／ＢＬに読み出されるため、こ
の入力データＤ０がメモリセルアレイＣＡを構成するメ
モリセルへ書き戻される。
Ｔ９においてコマンドデコーダ２へプリチャージコマン
ドＰＲＥが入力されると、図５（ｈ），（ｊ）に示され
るように第一ラッチ回路ＬＣ１に記憶された入力データ
Ｄ０がビット線対ＢＬ，／ＢＬに読み出されるため、こ
の入力データＤ０がメモリセルアレイＣＡを構成するメ
モリセルへ書き戻される。
【００３１】なお、上記において第一ラッチ回路ＬＣ１
へのデータ書き込みのみを実行する場合には、記憶部１
０を活性化する前に第一ラッチ回路ＬＣ１へ直接データ
を書き込んでも良いため、図６に示されるようにコマン
ドデコーダ２へコマンドＡＣＴを供給することなく、書
き込みコマンドＷＴを供給しても良い。そして、この場
合においても、図５に示された場合と同様な動作を実現
することができる。
へのデータ書き込みのみを実行する場合には、記憶部１
０を活性化する前に第一ラッチ回路ＬＣ１へ直接データ
を書き込んでも良いため、図６に示されるようにコマン
ドデコーダ２へコマンドＡＣＴを供給することなく、書
き込みコマンドＷＴを供給しても良い。そして、この場
合においても、図５に示された場合と同様な動作を実現
することができる。
【００３２】以上のように、本発明の実施の形態１に係
る同期型半導体記憶装置によれば、データを読み書きす
るデータラッチ部２５がセンスアンプＳＡと独立して設
けられ、第一から第三のラッチ回路ＬＣ１〜ＬＣ３がセ
ンスアンプＳＡに並列接続されて、該第一から第三のラ
ッチ回路ＬＣ１〜ＬＣ３に対応して第一から第三の入出
力ポートＩＯＰ１〜ＩＯＰ３がそれぞれ備えられるた
め、マルチポートの同期型半導体記憶装置を容易に得る
ことができる。
る同期型半導体記憶装置によれば、データを読み書きす
るデータラッチ部２５がセンスアンプＳＡと独立して設
けられ、第一から第三のラッチ回路ＬＣ１〜ＬＣ３がセ
ンスアンプＳＡに並列接続されて、該第一から第三のラ
ッチ回路ＬＣ１〜ＬＣ３に対応して第一から第三の入出
力ポートＩＯＰ１〜ＩＯＰ３がそれぞれ備えられるた
め、マルチポートの同期型半導体記憶装置を容易に得る
ことができる。
【００３３】そして、第一から第三のラッチ回路ＬＣ１
〜ＬＣ３へは、それぞれ第一から第三の入出力ポートＩ
ＯＰ１〜ＩＯＰ３を介して独立的にアクセスできるた
め、メモリセルアレイＣＡから読み出されたデータがい
ずれかのラッチ回路へ選択的に転送される場合に、転送
先の該ラッチ回路以外のラッチ回路へのアクセスは妨げ
られない。このことから、該データの転送が完了してい
るラッチ回路へは他のデータの転送時においてもアクセ
ス可能であるため、データの転送効率を高めることがで
きる。
〜ＬＣ３へは、それぞれ第一から第三の入出力ポートＩ
ＯＰ１〜ＩＯＰ３を介して独立的にアクセスできるた
め、メモリセルアレイＣＡから読み出されたデータがい
ずれかのラッチ回路へ選択的に転送される場合に、転送
先の該ラッチ回路以外のラッチ回路へのアクセスは妨げ
られない。このことから、該データの転送が完了してい
るラッチ回路へは他のデータの転送時においてもアクセ
ス可能であるため、データの転送効率を高めることがで
きる。
【００３４】また、データの転送効率を高めるため、従
来においては複数のバンクを設けて該複数のバンクへ相
互にアクセスする技術が考案されているが、このような
いわゆるバンク方式を採用した半導体記憶装置は制御系
の回路が複雑になり回路規模が増大するという問題があ
ったが、該バンクの代わりに上記のようにセンスアンプ
ＳＡに並列接続された複数のラッチ回路を設けることに
よって、簡易な構成により外部との間でデータの高速な
入出力を実現することができる。
来においては複数のバンクを設けて該複数のバンクへ相
互にアクセスする技術が考案されているが、このような
いわゆるバンク方式を採用した半導体記憶装置は制御系
の回路が複雑になり回路規模が増大するという問題があ
ったが、該バンクの代わりに上記のようにセンスアンプ
ＳＡに並列接続された複数のラッチ回路を設けることに
よって、簡易な構成により外部との間でデータの高速な
入出力を実現することができる。
【００３５】また、メモリセルアレイＣＡを活性化させ
る前に、メモリセルに書き込むデータをセンスアンプＳ
Ａに並列接続された第一から第三のラッチ回路ＬＣ１〜
ＬＣ３へ格納させることができるため、記憶部１０の用
途を広げることができる。
る前に、メモリセルに書き込むデータをセンスアンプＳ
Ａに並列接続された第一から第三のラッチ回路ＬＣ１〜
ＬＣ３へ格納させることができるため、記憶部１０の用
途を広げることができる。
【００３６】さらに、本実施の形態１に係る同期型半導
体記憶装置によれば、常に、入出力ポートが接続された
ラッチ回路を介してメモリセルアレイＣＡに対するデー
タの読み書きが実行され、複数のポートから同一条件下
でメモリセルへアクセスできることになるため、複雑な
機能の実現を図ることができる。[実施の形態２]図７
は、本発明の実施の形態２に係る同期型半導体記憶装置
の全体構成を示すブロック図である。図７に示されるよ
うに、本発明の実施の形態２に係る同期型半導体記憶装
置は、図１に示された実施の形態１に係る同期型半導体
記憶装置と同様な構成を有するが、第二入出力ポートＩ
ＯＰ２が第二ラッチ回路ＬＣ２及び第三ラッチ回路ＬＣ
３に接続されることによって、第二入出力ポートＩＯＰ
２が第二ラッチ回路ＬＣ２及び第三ラッチ回路ＬＣ３に
共有される点で相違するものである。
体記憶装置によれば、常に、入出力ポートが接続された
ラッチ回路を介してメモリセルアレイＣＡに対するデー
タの読み書きが実行され、複数のポートから同一条件下
でメモリセルへアクセスできることになるため、複雑な
機能の実現を図ることができる。[実施の形態２]図７
は、本発明の実施の形態２に係る同期型半導体記憶装置
の全体構成を示すブロック図である。図７に示されるよ
うに、本発明の実施の形態２に係る同期型半導体記憶装
置は、図１に示された実施の形態１に係る同期型半導体
記憶装置と同様な構成を有するが、第二入出力ポートＩ
ＯＰ２が第二ラッチ回路ＬＣ２及び第三ラッチ回路ＬＣ
３に接続されることによって、第二入出力ポートＩＯＰ
２が第二ラッチ回路ＬＣ２及び第三ラッチ回路ＬＣ３に
共有される点で相違するものである。
【００３７】なお、上記のようにポートを共有すること
から、記憶部２０及びコントロール信号ジェネレータ１
９は、それぞれ実施の形態１に係る記憶部１０及びコン
トロール信号ジェネレータ９と異なるものとされる。
から、記憶部２０及びコントロール信号ジェネレータ１
９は、それぞれ実施の形態１に係る記憶部１０及びコン
トロール信号ジェネレータ９と異なるものとされる。
【００３８】図８は、図７に示された同期型半導体記憶
装置に含まれるデータラッチ部３５の構成を示すブロッ
ク図である。図８に示されるように、本発明の実施の形
態２に係るデータラッチ部３５は、図２に示されたデー
タラッチ部２５と同様な構成を有するが、第二読出し・
書込みゲートＲＷＧ２はゲートＧ４を介して第二ラッチ
回路ＬＣ２に直列接続されると共に、ゲートＧ５を介し
て第三ラッチ回路ＬＣ３に直列接続される。
装置に含まれるデータラッチ部３５の構成を示すブロッ
ク図である。図８に示されるように、本発明の実施の形
態２に係るデータラッチ部３５は、図２に示されたデー
タラッチ部２５と同様な構成を有するが、第二読出し・
書込みゲートＲＷＧ２はゲートＧ４を介して第二ラッチ
回路ＬＣ２に直列接続されると共に、ゲートＧ５を介し
て第三ラッチ回路ＬＣ３に直列接続される。
【００３９】また、ゲートＧ４，Ｇ５はそれぞれＮチャ
ネルＭＯＳトランジスタにより構成され、ゲートＧ４を
構成するＮチャネルＭＯＳトランジスタのゲートにはデ
ータ選択信号ＤＳ１が、ゲートＧ５を構成するＮチャネ
ルＭＯＳトランジスタのゲートにはデータ選択信号ＤＳ
２が供給される。なお、上記データ選択信号ＤＳ１，Ｄ
Ｓ２はコントロール信号ジェネレータ１９により生成さ
れる。
ネルＭＯＳトランジスタにより構成され、ゲートＧ４を
構成するＮチャネルＭＯＳトランジスタのゲートにはデ
ータ選択信号ＤＳ１が、ゲートＧ５を構成するＮチャネ
ルＭＯＳトランジスタのゲートにはデータ選択信号ＤＳ
２が供給される。なお、上記データ選択信号ＤＳ１，Ｄ
Ｓ２はコントロール信号ジェネレータ１９により生成さ
れる。
【００４０】そして、上記のような構成を有する実施の
形態２に係る同期型半導体記憶装置においては、データ
選択信号ＤＳ１がハイレベルに活性化されることにより
ゲートＧ４がオープンされ、第二読出し・書込みゲート
ＲＷＧ２及び第二入出力ポートＩＯＰ２を介した第二ラ
ッチ回路ＬＣ２に対するデータの読み書きが選択的に実
行される。また同様に、データ選択信号ＤＳ２がハイレ
ベルに活性化される場合にはゲートＧ５がオープンさ
れ、第二読出し・書込みゲートＲＷＧ２及び第二入出力
ポートＩＯＰ２を介した第三ラッチ回路ＬＣ３に対する
データの読み書きが選択的に実行される。
形態２に係る同期型半導体記憶装置においては、データ
選択信号ＤＳ１がハイレベルに活性化されることにより
ゲートＧ４がオープンされ、第二読出し・書込みゲート
ＲＷＧ２及び第二入出力ポートＩＯＰ２を介した第二ラ
ッチ回路ＬＣ２に対するデータの読み書きが選択的に実
行される。また同様に、データ選択信号ＤＳ２がハイレ
ベルに活性化される場合にはゲートＧ５がオープンさ
れ、第二読出し・書込みゲートＲＷＧ２及び第二入出力
ポートＩＯＰ２を介した第三ラッチ回路ＬＣ３に対する
データの読み書きが選択的に実行される。
【００４１】以上より、本発明の実施の形態２に係る同
期型半導体記憶装置によれば、上記実施の形態１に係る
同期型半導体記憶装置と同様な構成を有すると共に、読
出し・書込みゲート及び入出力ポートが複数のラッチ回
路により共有されるため、回路規模を低減したマルチポ
ートの同期型半導体記憶装置を得ることができる。 [実施の形態３]図９は、本発明の実施の形態３に係るデ
ータラッチ部４５の構成を示すブロック図である。図９
に示されるように、実施の形態３に係るデータラッチ部
４５は図２に示された実施の形態１に係るデータラッチ
部２５と同様な構成を有するが、第一ラッチ回路ＬＣ１
及び第一読出し・書込みゲートＲＷＧ１がゲートＧ６を
介してセンスアンプＳＡに接続され、第二ラッチ回路Ｌ
Ｃ２及び第二読出し・書込みゲートＲＷＧ２がゲートＧ
７を介してセンスアンプＳＡに接続され、第三ラッチ回
路ＬＣ３及び第三読出し・書込みゲートＲＷＧ３がゲー
トＧ８を介してセンスアンプＳＡに接続される点で相違
するものである。
期型半導体記憶装置によれば、上記実施の形態１に係る
同期型半導体記憶装置と同様な構成を有すると共に、読
出し・書込みゲート及び入出力ポートが複数のラッチ回
路により共有されるため、回路規模を低減したマルチポ
ートの同期型半導体記憶装置を得ることができる。 [実施の形態３]図９は、本発明の実施の形態３に係るデ
ータラッチ部４５の構成を示すブロック図である。図９
に示されるように、実施の形態３に係るデータラッチ部
４５は図２に示された実施の形態１に係るデータラッチ
部２５と同様な構成を有するが、第一ラッチ回路ＬＣ１
及び第一読出し・書込みゲートＲＷＧ１がゲートＧ６を
介してセンスアンプＳＡに接続され、第二ラッチ回路Ｌ
Ｃ２及び第二読出し・書込みゲートＲＷＧ２がゲートＧ
７を介してセンスアンプＳＡに接続され、第三ラッチ回
路ＬＣ３及び第三読出し・書込みゲートＲＷＧ３がゲー
トＧ８を介してセンスアンプＳＡに接続される点で相違
するものである。
【００４２】ここで、ゲートＧ６〜Ｇ８はそれぞれＮチ
ャネルＭＯＳトランジスタにより構成され、ゲートＧ６
を構成するＮチャネルＭＯＳトランジスタのゲートには
転送信号ＳＴ１が供給され、ゲートＧ７を構成するＮチ
ャネルＭＯＳトランジスタのゲートには転送信号ＳＴ２
が供給され、ゲートＧ８を構成するＮチャネルＭＯＳト
ランジスタのゲートには転送信号ＳＴ３が供給される。
ャネルＭＯＳトランジスタにより構成され、ゲートＧ６
を構成するＮチャネルＭＯＳトランジスタのゲートには
転送信号ＳＴ１が供給され、ゲートＧ７を構成するＮチ
ャネルＭＯＳトランジスタのゲートには転送信号ＳＴ２
が供給され、ゲートＧ８を構成するＮチャネルＭＯＳト
ランジスタのゲートには転送信号ＳＴ３が供給される。
【００４３】上記のような本発明の実施の形態３に係る
同期型半導体記憶装置によれば、上記実施の形態１に係
る同期型半導体記憶装置と同様な効果を奏すると共に、
第一から第三のラッチ回路ＬＣ１〜ＬＣ３及び第一から
第三の読出し・書込みゲートがそれぞれビット線ＢＬの
みならず相補ビット線／ＢＬに接続されるため、第一か
ら第三のラッチ回路ＬＣ１〜ＬＣ３に対してより確実に
データを書き込むことができると共に、第一から第三の
ラッチ回路ＬＣ１〜ＬＣ３に対してより高速にデータを
読み書きすることができる。 [実施の形態４]図１０は、本発明の実施の形態４に係る
データラッチ部５５の構成を示すブロック図である。図
１０に示されるように、実施の形態４に係るデータラッ
チ部５５は図９に示された実施の形態３に係るデータラ
ッチ部４５と同様な構成を有するが、第一ラッチ回路Ｌ
Ｃ１及び第一読出し・書込みゲートＲＷＧ１がトランス
ミッションゲートＴＧ１，ＴＧ４を介してセンスアンプ
ＳＡに接続され、第二ラッチ回路ＬＣ２及び第二読出し
・書込みゲートＲＷＧ２がトランスミッションゲートＴ
Ｇ２，ＴＧ５を介してセンスアンプＳＡに接続され、第
三ラッチ回路ＬＣ３及び第三読出し・書込みゲートＲＷ
Ｇ３がトランスミッションゲートＴＧ３，ＴＧ６を介し
てセンスアンプＳＡに接続される点で相違するものであ
る。
同期型半導体記憶装置によれば、上記実施の形態１に係
る同期型半導体記憶装置と同様な効果を奏すると共に、
第一から第三のラッチ回路ＬＣ１〜ＬＣ３及び第一から
第三の読出し・書込みゲートがそれぞれビット線ＢＬの
みならず相補ビット線／ＢＬに接続されるため、第一か
ら第三のラッチ回路ＬＣ１〜ＬＣ３に対してより確実に
データを書き込むことができると共に、第一から第三の
ラッチ回路ＬＣ１〜ＬＣ３に対してより高速にデータを
読み書きすることができる。 [実施の形態４]図１０は、本発明の実施の形態４に係る
データラッチ部５５の構成を示すブロック図である。図
１０に示されるように、実施の形態４に係るデータラッ
チ部５５は図９に示された実施の形態３に係るデータラ
ッチ部４５と同様な構成を有するが、第一ラッチ回路Ｌ
Ｃ１及び第一読出し・書込みゲートＲＷＧ１がトランス
ミッションゲートＴＧ１，ＴＧ４を介してセンスアンプ
ＳＡに接続され、第二ラッチ回路ＬＣ２及び第二読出し
・書込みゲートＲＷＧ２がトランスミッションゲートＴ
Ｇ２，ＴＧ５を介してセンスアンプＳＡに接続され、第
三ラッチ回路ＬＣ３及び第三読出し・書込みゲートＲＷ
Ｇ３がトランスミッションゲートＴＧ３，ＴＧ６を介し
てセンスアンプＳＡに接続される点で相違するものであ
る。
【００４４】ここで、トランスミッションゲートＴＧ１
〜ＴＧ６はそれぞれ、並列接続されたＮチャネルＭＯＳ
トランジスタとＰチャネルＭＯＳトランジスタにより構
成される。そして、トランスミッションゲートＴＧ１，
ＴＧ４をそれぞれ構成する両トランジスタのゲートには
転送信号ＳＴ１が、トランスミッションゲートＴＧ２，
ＴＧ５をそれぞれ構成する両トランジスタのゲートには
転送信号ＳＴ２が、トランスミッションゲートＴＧ３，
ＴＧ６をそれぞれ構成する両トランジスタのゲートには
転送信号ＳＴ３が供給される。
〜ＴＧ６はそれぞれ、並列接続されたＮチャネルＭＯＳ
トランジスタとＰチャネルＭＯＳトランジスタにより構
成される。そして、トランスミッションゲートＴＧ１，
ＴＧ４をそれぞれ構成する両トランジスタのゲートには
転送信号ＳＴ１が、トランスミッションゲートＴＧ２，
ＴＧ５をそれぞれ構成する両トランジスタのゲートには
転送信号ＳＴ２が、トランスミッションゲートＴＧ３，
ＴＧ６をそれぞれ構成する両トランジスタのゲートには
転送信号ＳＴ３が供給される。
【００４５】以上のような本発明の実施の形態４に係る
同期型半導体記憶装置によれば、上記実施の形態３に係
る同期型半導体記憶装置と同様な効果を奏すると共に、
ゲートＧ１〜Ｇ３，Ｇ６〜Ｇ８がトランスミッションゲ
ートＴＧ１〜ＴＧ６により置換された構成とされるた
め、第一から第三のラッチ回路ＬＣ１〜ＬＣ３とセンス
アンプＳＡとの間におけるデータ転送速度をより高める
ことができる。
同期型半導体記憶装置によれば、上記実施の形態３に係
る同期型半導体記憶装置と同様な効果を奏すると共に、
ゲートＧ１〜Ｇ３，Ｇ６〜Ｇ８がトランスミッションゲ
ートＴＧ１〜ＴＧ６により置換された構成とされるた
め、第一から第三のラッチ回路ＬＣ１〜ＬＣ３とセンス
アンプＳＡとの間におけるデータ転送速度をより高める
ことができる。
【００４６】なお、上記実施の形態においては、本発明
を同期型半導体記憶装置に適用した場合について説明し
たが、本発明は同期型半導体記憶装置に限られるもので
はなく、広く半導体記憶装置に適用することができる。
を同期型半導体記憶装置に適用した場合について説明し
たが、本発明は同期型半導体記憶装置に限られるもので
はなく、広く半導体記憶装置に適用することができる。
【００４７】
【発明の効果】本発明に係る半導体記憶装置によれば、
増幅手段により増幅されたデータの転送先とされる記憶
手段以外の記憶手段へのアクセスが増幅手段の動作にか
かわらず可能となるため、簡易な構成によりデータ処理
の高速化及び効率化を図ることができる。
増幅手段により増幅されたデータの転送先とされる記憶
手段以外の記憶手段へのアクセスが増幅手段の動作にか
かわらず可能となるため、簡易な構成によりデータ処理
の高速化及び効率化を図ることができる。
【図1】本発明の実施の形態１に係る同期型半導体記憶
装置の全体構成を示すブロック図である。
装置の全体構成を示すブロック図である。
【図２】図１に示された同期型半導体記憶装置に含まれ
るデータラッチ部の構成を示すブロック図である。
るデータラッチ部の構成を示すブロック図である。
【図３】図２に示されたデータラッチ部の構成要素を示
す回路図である。
す回路図である。
【図４】図１に示された同期型半導体記憶装置のデータ
読み出し動作を示すタイミングチャートである。
読み出し動作を示すタイミングチャートである。
【図５】図１に示された同期型半導体記憶装置による通
常の書き込み動作を示すタイミングチャートである。
常の書き込み動作を示すタイミングチャートである。
【図６】図１に示された同期型半導体記憶装置により第
一ラッチ回路への書き込みのみを実行する場合の動作を
示すタイミングチャートである。
一ラッチ回路への書き込みのみを実行する場合の動作を
示すタイミングチャートである。
【図７】本発明の実施の形態２に係る同期型半導体記憶
装置の全体構成を示すブロック図である。
装置の全体構成を示すブロック図である。
【図８】図７に示された同期型半導体記憶装置に含まれ
るデータラッチ部の構成を示すブロック図である。
るデータラッチ部の構成を示すブロック図である。
【図９】本発明の実施の形態３に係るデータラッチ部の
構成を示すブロック図である。
構成を示すブロック図である。
【図１０】本発明の実施の形態４に係るデータラッチ部
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】従来の同期型半導体記憶装置の全体構成を示
すブロック図である。
すブロック図である。
【図１２】図１１に示された同期型半導体記憶装置に含
まれるデータラッチ部の構成を示すブロック図である。
まれるデータラッチ部の構成を示すブロック図である。
１ クロックバッファ、２ コマンドデコーダ、３ ア
ドレスバッファ、４ リフレッシュカウンタ、６ モー
ドレジスタ、７，１０，２０ 記憶部、８ ＤＱバッフ
ァ、９，１９ コントロール信号ジェネレータ、１５，
２５，３５，４５，５５ データラッチ部、ＭＣ メモ
リセル、ＣＡ メモリセルアレイ、ＣＤカラムデコー
ダ、ＲＤ ロウデコーダ、ＳＡ センスアンプ、ＬＣ
ラッチ回路、ＬＣ１ 第一ラッチ回路、ＬＣ２ 第二ラ
ッチ回路、ＬＣ３ 第三ラッチ回路、ＲＷＧ 読出し・
書込みゲート、ＲＧ 読出しゲート、ＲＷＧ１ 第一読
出し・書込みゲート、ＲＷＧ２ 第二読出し・書込みゲ
ート、ＲＷＧ３ 第三読出し・書込みゲート、ＩＯＰ
入出力ポート、ＯＰ 出力ポート、ＩＯＰ１ 第一入出
力ポート、ＩＯＰ２ 第二入出力ポート、ＩＯＰ３ 第
三入出力ポート、ＢＬビット線、／ＢＬ 相補ビット
線、Ｇ，Ｇ１〜Ｇ８ ゲート、ＩＮＶ１，ＩＮＶ２ イ
ンバータ、ＮＴ１〜ＮＴ６ ＮチャネルＭＯＳトランジ
スタ、ＴＧ１〜ＴＧ６ トランスミッションゲート。
ドレスバッファ、４ リフレッシュカウンタ、６ モー
ドレジスタ、７，１０，２０ 記憶部、８ ＤＱバッフ
ァ、９，１９ コントロール信号ジェネレータ、１５，
２５，３５，４５，５５ データラッチ部、ＭＣ メモ
リセル、ＣＡ メモリセルアレイ、ＣＤカラムデコー
ダ、ＲＤ ロウデコーダ、ＳＡ センスアンプ、ＬＣ
ラッチ回路、ＬＣ１ 第一ラッチ回路、ＬＣ２ 第二ラ
ッチ回路、ＬＣ３ 第三ラッチ回路、ＲＷＧ 読出し・
書込みゲート、ＲＧ 読出しゲート、ＲＷＧ１ 第一読
出し・書込みゲート、ＲＷＧ２ 第二読出し・書込みゲ
ート、ＲＷＧ３ 第三読出し・書込みゲート、ＩＯＰ
入出力ポート、ＯＰ 出力ポート、ＩＯＰ１ 第一入出
力ポート、ＩＯＰ２ 第二入出力ポート、ＩＯＰ３ 第
三入出力ポート、ＢＬビット線、／ＢＬ 相補ビット
線、Ｇ，Ｇ１〜Ｇ８ ゲート、ＩＮＶ１，ＩＮＶ２ イ
ンバータ、ＮＴ１〜ＮＴ６ ＮチャネルＭＯＳトランジ
スタ、ＴＧ１〜ＴＧ６ トランスミッションゲート。
Claims (6)
- 【請求項１】 メモリセルと前記メモリセルから読み出
されたデータを増幅する増幅手段とを備えた半導体記憶
装置であって、 前記増幅手段に対して並列接続された複数の記憶手段を
備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記複数の記憶手段の各々は、外部との
間でデータを入出力するデータ入出力手段を備えたこと
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記複数の記憶手段の少なくとも二つに
接続され、前記少なくとも二つの前記記憶手段と外部と
の間で選択的にデータを入出力するデータ入出力手段を
さらに備えたことを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項４】 前記メモリセル及び前記増幅手段に接続
されたビット線と相補ビット線とをさらに備え、 前記複数の記憶手段の各々は、前記ビット線及び前記相
補ビット線に接続されたことを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項５】 前記複数の記憶手段の各々と前記増幅手
段との間に接続され、所定のタイミングにおいてデータ
を転送する複数のデータ転送手段をさらに備えた請求項
１に記載の半導体記憶装置。 - 【請求項６】 前記複数のデータ転送手段は、Ｎチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
が並列接続されたトランスミッションゲートからなる請
求項５に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002030593A JP2003233986A (ja) | 2002-02-07 | 2002-02-07 | 半導体記憶装置 |
| US10/356,482 US6859400B2 (en) | 2002-02-07 | 2003-02-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002030593A JP2003233986A (ja) | 2002-02-07 | 2002-02-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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