JPS63311697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63311697A JPS63311697A JP62147048A JP14704887A JPS63311697A JP S63311697 A JPS63311697 A JP S63311697A JP 62147048 A JP62147048 A JP 62147048A JP 14704887 A JP14704887 A JP 14704887A JP S63311697 A JPS63311697 A JP S63311697A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 abstract description 13
- 230000006870 function Effects 0.000 abstract description 4
- 230000000295 complement effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000008485 antagonism Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、例えば、ランダム入
出力機能とシリアル入出力機能をあわせ持つ画像処理用
のデュアルポートメモリに利用して特に有効な半導体記
憶装置に関するものである。
出力機能とシリアル入出力機能をあわせ持つ画像処理用
のデュアルポートメモリに利用して特に有効な半導体記
憶装置に関するものである。
文字あるいは図形等をＣＲＴ （陰極線管）の画面上に
表示させるための画儂用フレームバッンアメモリとし℃
、例えば、日経マグロウヒル社発行の１９８６年５月２
４日付「日経エレクトロニクス」の２４５頁〜２６４頁
に記載されたデュアルポートメモリが公知である。
表示させるための画儂用フレームバッンアメモリとし℃
、例えば、日経マグロウヒル社発行の１９８６年５月２
４日付「日経エレクトロニクス」の２４５頁〜２６４頁
に記載されたデュアルポートメモリが公知である。
上記文献に記載されるデュアルポートメモリには、記憶
データを１ビツトまたは数ビツト単位で入出力するため
のランダムアクセスポートド記憶データをメモリアレイ
のワード線単位でシリアルに入出力するためのシリアル
アクセスポートが設げられる。また、デ為アルポートメ
モリのシリアルアクセスポートには記憶データを保持す
るデータレジスタが設げられ、記憶データの直並列変換
に必要なタイミング調整に用いられる。
データを１ビツトまたは数ビツト単位で入出力するため
のランダムアクセスポートド記憶データをメモリアレイ
のワード線単位でシリアルに入出力するためのシリアル
アクセスポートが設げられる。また、デ為アルポートメ
モリのシリアルアクセスポートには記憶データを保持す
るデータレジスタが設げられ、記憶データの直並列変換
に必要なタイミング調整に用いられる。
このようなデエアルボートメモリではシリアル入出力端
子からの連続続出を中断することなくメモリアレイから
シリアル入出力端子への読出を行なう必要がある。これ
をリアルタイムリードデータ転送と呼び、そのタイミン
グチャートの一例を第５図に示す。このときの内部デー
タ転送は■信号の立下りでメモリアレイからデータレジ
スタへ１ワ一ド線分のデータを読出し、次にデータレジ
スタに保持されたデータをシリアル入出力端子へ読出す
という２度の読出を行なう。このため、シリアル入出力
端子からの連続読出だけを行なう場合に比べて長い時間
を必要とし、これがシリアル連続読出の最少サイクル時
間を制限する原因となっている。
子からの連続続出を中断することなくメモリアレイから
シリアル入出力端子への読出を行なう必要がある。これ
をリアルタイムリードデータ転送と呼び、そのタイミン
グチャートの一例を第５図に示す。このときの内部デー
タ転送は■信号の立下りでメモリアレイからデータレジ
スタへ１ワ一ド線分のデータを読出し、次にデータレジ
スタに保持されたデータをシリアル入出力端子へ読出す
という２度の読出を行なう。このため、シリアル入出力
端子からの連続読出だけを行なう場合に比べて長い時間
を必要とし、これがシリアル連続読出の最少サイクル時
間を制限する原因となっている。
この発明の目的は、シリアル連続読出の高速化を図った
半導体記憶装置を提供することにある。
半導体記憶装置を提供することにある。
上記目的を達成するために、本発明の半導体記憶装置は
、 複数のデータ線と複数のワード線との交点に耐電される
複数のメモリセルからなるメモリアレイと、 それぞれのビットが上記複数のデータ線に対応して設け
られ、上記ワード線の選択動作によって、上記複数のデ
ータ線に選択的に結合される複数のメモリセルとの間で
パラレルにデータの入出力を行なう２組のデータレジス
タと、 該２組のデータレジスタに出力される読出データを選択
信号にしたがってシリアルに外部端子に出力し、または
該外部端子を介し℃シリアルに入力される書込データを
選択信号にしたがって上記複数のデータレジスタに順次
保持させる直並列変換回路と を備えることを特徴とするものである。
、 複数のデータ線と複数のワード線との交点に耐電される
複数のメモリセルからなるメモリアレイと、 それぞれのビットが上記複数のデータ線に対応して設け
られ、上記ワード線の選択動作によって、上記複数のデ
ータ線に選択的に結合される複数のメモリセルとの間で
パラレルにデータの入出力を行なう２組のデータレジス
タと、 該２組のデータレジスタに出力される読出データを選択
信号にしたがってシリアルに外部端子に出力し、または
該外部端子を介し℃シリアルに入力される書込データを
選択信号にしたがって上記複数のデータレジスタに順次
保持させる直並列変換回路と を備えることを特徴とするものである。
上記２組のデータレジスタは、上記半導体記憶装置の所
定の動作モードにおいて、上記メモリセルとの間でのパ
ラレルなデータの入出力と、上記外部端子との間でのシ
リアルなデータの入出力との拮抗を回避するために適宜
切換えて使用することができる。
定の動作モードにおいて、上記メモリセルとの間でのパ
ラレルなデータの入出力と、上記外部端子との間でのシ
リアルなデータの入出力との拮抗を回避するために適宜
切換えて使用することができる。
本発明によれば、第５図に示すデュアルポートメモリの
リアルタイムリードデータ転送サイクルにおいて、ＲＡ
Ｓ信号の立下りでメモリアレイからデータレジスタへの
読出を開始することができ、ＤＴ信号の立上りではデー
タレジスタの切換えと一一タレジスタからシリアル入出
力端子への読出を行なうだけでよ（なるため、デ為アル
ポートメモリのシリアル連続読出サイクルを短縮できる
ものである。
リアルタイムリードデータ転送サイクルにおいて、ＲＡ
Ｓ信号の立下りでメモリアレイからデータレジスタへの
読出を開始することができ、ＤＴ信号の立上りではデー
タレジスタの切換えと一一タレジスタからシリアル入出
力端子への読出を行なうだけでよ（なるため、デ為アル
ポートメモリのシリアル連続読出サイクルを短縮できる
ものである。
第１図には、この発明が適用されたデュアルポートメモ
リの一実施例のブロック図が、第２図にはそのデータレ
ジスタ部分の詳細が示されてい本第１図、第２図の各回
路ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。
リの一実施例のブロック図が、第２図にはそのデータレ
ジスタ部分の詳細が示されてい本第１図、第２図の各回
路ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。
この実施例のデ為アルポートメモリには、ダイナミック
型票を基本とするランダムアクセスポートと、ワード線
単位で記憶するデータのシリアル入出力を行なうシリア
ルアクセスポートが設けられる。これにより、デエアル
ボートメモリは、一連のシリアル入出力動作を行ないな
がら同時にランダムアクセスポートのアクセスを行なう
ことを可能にしている。
型票を基本とするランダムアクセスポートと、ワード線
単位で記憶するデータのシリアル入出力を行なうシリア
ルアクセスポートが設けられる。これにより、デエアル
ボートメモリは、一連のシリアル入出力動作を行ないな
がら同時にランダムアクセスポートのアクセスを行なう
ことを可能にしている。
デエアルボートメモリには、外部の装置から、通常のダ
イナミック型ＲＡＭで用いられるロウアドレスストロー
ブ信号ＲＡＳ 、カラムアドレス信号ＣＡＳおよびライ
トイネップル信号郁等の制御信号の他、出力制御および
ランダムアクセスポートとシリアルアクセスポートとの
間のデータ転送制御に用いられるデータ転送制御信号Ｄ
Ｔと、シリアルアクセスポートの入出力切換制御に用い
られるシリアル出力制御信号ＳＯＥおよびシリアル入出
力時において同期信号として用いられるシリアルクロッ
ク信号ＳＣが入力される。
イナミック型ＲＡＭで用いられるロウアドレスストロー
ブ信号ＲＡＳ 、カラムアドレス信号ＣＡＳおよびライ
トイネップル信号郁等の制御信号の他、出力制御および
ランダムアクセスポートとシリアルアクセスポートとの
間のデータ転送制御に用いられるデータ転送制御信号Ｄ
Ｔと、シリアルアクセスポートの入出力切換制御に用い
られるシリアル出力制御信号ＳＯＥおよびシリアル入出
力時において同期信号として用いられるシリアルクロッ
ク信号ＳＣが入力される。
この実施例のデ１アルポートメモリのシリアルアクセス
ポートは、第２図に示すように各メモリアレイのル＋１
対の相補データ線に対応して設けられるｎ −）−ｊ個
のデータレジスタ単位回路υＤＲ９からなるデータレジ
スタＩＭｕ２およびＤＲＡ５と、データセレクタＤＳＬ
４およびこれらに共通に設けられるポインタＰＮＴ６、
シリアルアクセスポート用カラムアドレスデコーダＳＣ
Ｄ ７およびシリアル入出力回路ＳＩＯ８によって構成
される。
ポートは、第２図に示すように各メモリアレイのル＋１
対の相補データ線に対応して設けられるｎ −）−ｊ個
のデータレジスタ単位回路υＤＲ９からなるデータレジ
スタＩＭｕ２およびＤＲＡ５と、データセレクタＤＳＬ
４およびこれらに共通に設けられるポインタＰＮＴ６、
シリアルアクセスポート用カラムアドレスデコーダＳＣ
Ｄ ７およびシリアル入出力回路ＳＩＯ８によって構成
される。
データレジスタＤＲａ ２およびＤ師５と、ル＋１個の
センスアンプ単位回路ＵＳＡ１０からなるセンスアンプ
ＳＡ１との間には、それぞれデータ転送用のスイッチＮ
ｉ０８ＦＥＴ が設けられ、それらのゲートに゛はデー
タ転送用のタイミング信号φｄｔαおよびψｄｔＪが供
給される。また、データレジスタＤＲａ ２およびＤＲ
ｊ ５とデータセレクタＤＳＬ ４との間にはそれぞれ
データレジスタ選択用のスイ、−ＭＯ８ＦＥＴが投げら
れ、それらのゲートにはデータレジスタ選択用のタイミ
ング信号ψｄｒｙαおよびψｄｒｚｈが供給される。
センスアンプ単位回路ＵＳＡ１０からなるセンスアンプ
ＳＡ１との間には、それぞれデータ転送用のスイッチＮ
ｉ０８ＦＥＴ が設けられ、それらのゲートに゛はデー
タ転送用のタイミング信号φｄｔαおよびψｄｔＪが供
給される。また、データレジスタＤＲａ ２およびＤＲ
ｊ ５とデータセレクタＤＳＬ ４との間にはそれぞれ
データレジスタ選択用のスイ、−ＭＯ８ＦＥＴが投げら
れ、それらのゲートにはデータレジスタ選択用のタイミ
ング信号ψｄｒｙαおよびψｄｒｚｈが供給される。
データレジスタＤＲＩ！ ２およびＤＦｔｊ ５の後者
のスイッチＭＯ８ＦＥＴは、さらにデータセレクタＤＳ
Ｌ ４のスイッチＭＯ８ＦＥＴに結合される。データセ
レクタＤＳＬ ４のスイッチＭＯ８ＦＥＴのゲートには
ポインタＰＮＴ ６かもデータ選択信号８０〜Ｓｎが供
給される。
のスイッチＭＯ８ＦＥＴは、さらにデータセレクタＤＳ
Ｌ ４のスイッチＭＯ８ＦＥＴに結合される。データセ
レクタＤＳＬ ４のスイッチＭＯ８ＦＥＴのゲートには
ポインタＰＮＴ ６かもデータ選択信号８０〜Ｓｎが供
給される。
シリアルアクセスポート用カラムアドレスデコーダＳＣ
Ｄ ７ ＫよってポインタＰＮＴ ６の指定されたビッ
トに書込まれた論理”１”の信号がタイミング信・号に
従つでポインタＰＮＴ ｄ内をループ状にシフトされる
ことによって、データセレクタＤＳＬ ａには屓次ハイ
レベルのデータ選択信号が供給され、データレジスタＤ
ＦＬａ２ （ＤＲＡ ５ ）の各ビットが次々にシリア
ル入出力用相補共通データ線ＣＤＳ％ＣＤＳ・に接続さ
れる。
Ｄ ７ ＫよってポインタＰＮＴ ６の指定されたビッ
トに書込まれた論理”１”の信号がタイミング信・号に
従つでポインタＰＮＴ ｄ内をループ状にシフトされる
ことによって、データセレクタＤＳＬ ａには屓次ハイ
レベルのデータ選択信号が供給され、データレジスタＤ
ＦＬａ２ （ＤＲＡ ５ ）の各ビットが次々にシリア
ル入出力用相補共通データ線ＣＤＳ％ＣＤＳ・に接続さ
れる。
以上のことから、デュアルポートメモリのシリアル読出
モードにおいて、メモリアレイＭ −ＡＲＹ５から出力
される続出データはタイミング信号ψｄｔαまたはψｄ
ｔｂのハイレベルによってデータレジスタＤＲｃＬ２ま
たはＤＲＪ ｉｓ Ｋ取込まれ、タイミング信号ψｄｒ
ｚａまたはψｄｒａｂのハイレベルによってデータレジ
スタＤＲａ２またはＤＲｂ５かも読出される。これらの
読出データは、ポインタＰＮＴ 、ｓから次々に送られ
るデータ選択信号に従って、シリアル入出力回路ＳＩＯ
８Ｋ送られる。
モードにおいて、メモリアレイＭ −ＡＲＹ５から出力
される続出データはタイミング信号ψｄｔαまたはψｄ
ｔｂのハイレベルによってデータレジスタＤＲｃＬ２ま
たはＤＲＪ ｉｓ Ｋ取込まれ、タイミング信号ψｄｒ
ｚａまたはψｄｒａｂのハイレベルによってデータレジ
スタＤＲａ２またはＤＲｂ５かも読出される。これらの
読出データは、ポインタＰＮＴ 、ｓから次々に送られ
るデータ選択信号に従って、シリアル入出力回路ＳＩＯ
８Ｋ送られる。
次に本実施例の動作を説明する。
ロウアドレスストローブ信号部Ｓの立下り時点でデータ
転送制御信号ＤＴがロウレベルでありライトイネーブル
信号部がハイレベルの場合、メモリアレイの続出データ
をデータレジスタＤＲ（１２（またはＤＦｔｂ ｓ ）
に転送し、いわゆるシリアル続出を行なうための読出デ
ータ転送モードとされ、直ちにタイミング信号ψｄｔα
（またはψｄｒｂ ）が形成され、データレジスタＤＲ
α２（またはＤＲｂ５ ） Ｋ対する読出データの転送
が行なわれる。転送制御信号ＤＴがロウレベルからハイ
レベルに戻された時点で、データレジスタＤＲα２（ま
たはＤＲＪ ｓ ）への読出データの転送が終了してい
るため、直ちにデータレジスタ選択信号ψｄｒｙα（ま
たはψｄｒａｂ ）が形成され、シリアルクロック信号
ＳＣＫ同期したシリアル出力動作を開始することができ
る。このため、シリアル入出力端子からの高速な連続デ
ータ続出を中断することなく、メモリセルからシリアル
ポートへのデータ転送を行なうことが可能となる。
転送制御信号ＤＴがロウレベルでありライトイネーブル
信号部がハイレベルの場合、メモリアレイの続出データ
をデータレジスタＤＲ（１２（またはＤＦｔｂ ｓ ）
に転送し、いわゆるシリアル続出を行なうための読出デ
ータ転送モードとされ、直ちにタイミング信号ψｄｔα
（またはψｄｒｂ ）が形成され、データレジスタＤＲ
α２（またはＤＲｂ５ ） Ｋ対する読出データの転送
が行なわれる。転送制御信号ＤＴがロウレベルからハイ
レベルに戻された時点で、データレジスタＤＲα２（ま
たはＤＲＪ ｓ ）への読出データの転送が終了してい
るため、直ちにデータレジスタ選択信号ψｄｒｙα（ま
たはψｄｒａｂ ）が形成され、シリアルクロック信号
ＳＣＫ同期したシリアル出力動作を開始することができ
る。このため、シリアル入出力端子からの高速な連続デ
ータ続出を中断することなく、メモリセルからシリアル
ポートへのデータ転送を行なうことが可能となる。
以上のように、この実施例のデ瓢アルポートメモリでは
、ＤＲ（！ ２およびＤＲ，６ｓという２組のデータレ
ジスタを設けることで、シリアル続出モードにおけるＤ
Ｔ倍信号立上り後の内部データ転送処理を簡素化したこ
とにより高速な連続続出を行なえるようにした。
、ＤＲ（！ ２およびＤＲ，６ｓという２組のデータレ
ジスタを設けることで、シリアル続出モードにおけるＤ
Ｔ倍信号立上り後の内部データ転送処理を簡素化したこ
とにより高速な連続続出を行なえるようにした。
第４図に、この発明が適用されたデエアルボートメモリ
の他の実施例のブ筒ツク図を示す。この実施例は、先の
実施例のＤＲＡ ｓとＤＳＬ ４との配置位置を交換し
、データの各ビットのＵＳＡｌｏおよび各ＬＩＤＲ９が
一列に並ぶようにしたものである。この実施例は、その
動作においては先の実施例と同様であるが、ＤＲＪ ２
およびＤＲＡ ５のＹ軸方向長を約半分にでき、半導体
記憶装置の集積度を上げるための実際の回路配置として
有効である。
の他の実施例のブ筒ツク図を示す。この実施例は、先の
実施例のＤＲＡ ｓとＤＳＬ ４との配置位置を交換し
、データの各ビットのＵＳＡｌｏおよび各ＬＩＤＲ９が
一列に並ぶようにしたものである。この実施例は、その
動作においては先の実施例と同様であるが、ＤＲＪ ２
およびＤＲＡ ５のＹ軸方向長を約半分にでき、半導体
記憶装置の集積度を上げるための実際の回路配置として
有効である。
以上、本発明を実施例に基づき具体的に説明したが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば第１図のデュアルポートメモリは複数の
メモリアレイにより構成されるものであってもよく、そ
のブロック構・成や制御信号の組合せ等は種々の実施形
態を採りうるものである。また、この実施例では、シリ
アルデータ読出の場合についてのみ記述したが、本発明
の要旨を用いて、シリアルデータ書込における連続読込
（リアルタイムライトデータ転送）も可能である。
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば第１図のデュアルポートメモリは複数の
メモリアレイにより構成されるものであってもよく、そ
のブロック構・成や制御信号の組合せ等は種々の実施形
態を採りうるものである。また、この実施例では、シリ
アルデータ読出の場合についてのみ記述したが、本発明
の要旨を用いて、シリアルデータ書込における連続読込
（リアルタイムライトデータ転送）も可能である。
本発明によって得られる効果を簡単に説明すれば、次の
とおりである。
とおりである。
すなわち、デ為アルポートメモリのデータレジスタを同
等な機能を持つ２組のデータレジスタで置換えることに
より、第５図に示すリアルタイム。
等な機能を持つ２組のデータレジスタで置換えることに
より、第５図に示すリアルタイム。
データ転送サイクルにおいて、第１のデータレジスタ（
または第２のデータレジスタ）Ｋ蓄積されたデータがシ
リアル入出力端子に読出されている場合にＲＡＳ信号の
立下りで第２のデータレジスタ（または第１のデータレ
ジスタ）ｖｃメモリアレイから１ワ一ド線分のデータの
読出を開始することができ、田゛信号の立上りではデー
タレジスタの切換とデータレジスタからシリアル入出力
端子への゛読出を行なうだけでよくなるため、デ為アル
ポートメモリのシリアル連続読出サイクルを短縮できる
。
または第２のデータレジスタ）Ｋ蓄積されたデータがシ
リアル入出力端子に読出されている場合にＲＡＳ信号の
立下りで第２のデータレジスタ（または第１のデータレ
ジスタ）ｖｃメモリアレイから１ワ一ド線分のデータの
読出を開始することができ、田゛信号の立上りではデー
タレジスタの切換とデータレジスタからシリアル入出力
端子への゛読出を行なうだけでよくなるため、デ為アル
ポートメモリのシリアル連続読出サイクルを短縮できる
。
第１図は本発明による半導体記憶装置の一実施“例を示
すブロック図、第２図は第１図のデータレジスタ部分の
詳細構成を示すブロック図、第５図はリアルタイムリー
ドデータ転送の一実施例を示すタイミングチャート、第
４図は本発明による半導体記憶装置の他の実施例を示す
ブロック図である。 １・・・センスアンプＳＡ ２．５−ｆ −１レジｘ ｆｉ ＤＲａ 、 ＤＦＬＡ
４・・・データセレクタＤＳＬ ５・・・メモリアレイＭ −ＡＲＹ ６・・・ポインタＰＮＴ ７・・・シリアルアクセスポート用カラムアドレスデコ
ーダ５ＯＤ ８・・・シリアル入出力回路５ＩＯ ９・・・データレジスタ単位回路ＵＤＲ１０・・・セン
スアンプ単位回路ＵＳＡ代理人弁理士 小 川 勝 男
・ め／に 拓５凶 ！
すブロック図、第２図は第１図のデータレジスタ部分の
詳細構成を示すブロック図、第５図はリアルタイムリー
ドデータ転送の一実施例を示すタイミングチャート、第
４図は本発明による半導体記憶装置の他の実施例を示す
ブロック図である。 １・・・センスアンプＳＡ ２．５−ｆ −１レジｘ ｆｉ ＤＲａ 、 ＤＦＬＡ
４・・・データセレクタＤＳＬ ５・・・メモリアレイＭ −ＡＲＹ ６・・・ポインタＰＮＴ ７・・・シリアルアクセスポート用カラムアドレスデコ
ーダ５ＯＤ ８・・・シリアル入出力回路５ＩＯ ９・・・データレジスタ単位回路ＵＤＲ１０・・・セン
スアンプ単位回路ＵＳＡ代理人弁理士 小 川 勝 男
・ め／に 拓５凶 ！
Claims (1)
- 【特許請求の範囲】 １、複数のデータ線と複数のワード線との交点に配置さ
れる複数のメモリセルからなるメモリアレイと、 それぞれのビットが上記複数のデータ線に対応して設け
られ、上記ワード線の選択動作によって、上記複数のデ
ータ線に選択的に結合される複数のメモリセルとの間で
パラレルにデータの入出力を行なう２組のデータレジス
タと、該２組のデータレジスタに出力される読出データ
を選択信号にしたがってシリアルに外部端子に出力し、
または該外部端子を介してシリアルに入力される書込デ
ータを選択信号にしたがって上記複数のデータレジスタ
に順次保持させる直並列変換回路とを備えることを特徴
とする半導体記憶装置。 ２、上記２組のデータレジスタは、上記半導体記憶装置
の所定の動作モードにおいて、上記メモリセルとの間で
のパラレルなデータの入出力と、上記外部端子との間で
のシリアルなデータの入出力との拮抗を回避するために
適宜切換えて使用される特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147048A JPS63311697A (ja) | 1987-06-15 | 1987-06-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147048A JPS63311697A (ja) | 1987-06-15 | 1987-06-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311697A true JPS63311697A (ja) | 1988-12-20 |
Family
ID=15421323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147048A Pending JPS63311697A (ja) | 1987-06-15 | 1987-06-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109654A (ja) * | 1989-09-22 | 1991-05-09 | Toshiba Corp | 画像メモリ |
| JP2003233986A (ja) * | 2002-02-07 | 2003-08-22 | Sony Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
| JPS61117789A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | 半導体メモリ |
| JPS63239678A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-06-15 JP JP62147048A patent/JPS63311697A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109654A (ja) * | 1989-09-22 | 1991-05-09 | Toshiba Corp | 画像メモリ |
| JP2003233986A (ja) * | 2002-02-07 | 2003-08-22 | Sony Corp | 半導体記憶装置 |
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