JPS6129486A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6129486A JPS6129486A JP15019384A JP15019384A JPS6129486A JP S6129486 A JPS6129486 A JP S6129486A JP 15019384 A JP15019384 A JP 15019384A JP 15019384 A JP15019384 A JP 15019384A JP S6129486 A JPS6129486 A JP S6129486A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、複数のメモリセルのなががら行デコーダお
よび列デコーダによって１つを選択し、データアクセス
を行なうようにした半導体記憶装置に関する。
よび列デコーダによって１つを選択し、データアクセス
を行なうようにした半導体記憶装置に関する。
［発明の技術的背景］
従来の半導体記憶装置（以下メモリと称する）は例えば
第３図の回路図に示すように構成されている。このメモ
リでは、行アドレスおよび列アドレス信号が供給される
と、行アドレス信号に基づき行デコーダ１１で１つの行
線１２が選択される。同様に列アドレス信号に基づき列
デコーダ１３で１つの列選択線１４が選択され、この選
択された列選択線１４の信号によって列選択用トランジ
スタ１５のうちの１つが駆動されて１つの列線１６が選
択される。
第３図の回路図に示すように構成されている。このメモ
リでは、行アドレスおよび列アドレス信号が供給される
と、行アドレス信号に基づき行デコーダ１１で１つの行
線１２が選択される。同様に列アドレス信号に基づき列
デコーダ１３で１つの列選択線１４が選択され、この選
択された列選択線１４の信号によって列選択用トランジ
スタ１５のうちの１つが駆動されて１つの列線１６が選
択される。
上記行線１２と列線１６との各交差位置には、メモリセ
ルアレイ１７内のメモリセル１８が設けられており、こ
のメモリセル１８からデータの読み出しが行われる。
ルアレイ１７内のメモリセル１８が設けられており、こ
のメモリセル１８からデータの読み出しが行われる。
［背景技術の問題点］
ところで、上記第３図のようなメモリを集積化する場合
、通常、行線１２はポリシリコン（多結晶シリコン）で
構成されている。さらに行線１２には多くのメモリセル
１８が接続されているので、行線１２には大きな抵抗成
分と容量成分とが生じている。
、通常、行線１２はポリシリコン（多結晶シリコン）で
構成されている。さらに行線１２には多くのメモリセル
１８が接続されているので、行線１２には大きな抵抗成
分と容量成分とが生じている。
従って、行デコーダ１１でこの行線１２を駆動する際の
負荷が重くなる。このため、行線アドレス信号が変化し
、１つの行線１２が選択され、この行線１２に接続され
ている複数のメモリセル１８から各列線１６にデータが
読み出されるまでの所要時間は、列アドレス信号が変化
し、１つの列線１６が選択されるまでの所要時間に比べ
て非常に長いものとなる。
負荷が重くなる。このため、行線アドレス信号が変化し
、１つの行線１２が選択され、この行線１２に接続され
ている複数のメモリセル１８から各列線１６にデータが
読み出されるまでの所要時間は、列アドレス信号が変化
し、１つの列線１６が選択されるまでの所要時間に比べ
て非常に長いものとなる。
ところで、メモリでは連続したアドレスのメモリセルか
らデータを読み出す必要がしばしばある。
らデータを読み出す必要がしばしばある。
例えば、ＣＰＵとともに用いられるメモリではＤＭＡ（
ダイレクトメモリアクセス）モードの際にこのようなこ
とが生じる。このモードではアドレスを順次インクリメ
ントしてデータの読み出しが行われる。
ダイレクトメモリアクセス）モードの際にこのようなこ
とが生じる。このモードではアドレスを順次インクリメ
ントしてデータの読み出しが行われる。
このように連続したアドレスのメモリセルからデータを
読み出す場合、従来のメモリでは常に１つの行線のみを
選択するようにしているので、上記連続したアドレスの
メモリセルが異なる行線に接続されたものであると、そ
の異なる行線を連続的に駆動しなればならない。しかし
ながら、前記のように行線１２の負荷が重いので、短時
間で異なる行線を順次駆動することができず、この結果
、データの読み出し時間が長くかかつてしまうという欠
点がある。
読み出す場合、従来のメモリでは常に１つの行線のみを
選択するようにしているので、上記連続したアドレスの
メモリセルが異なる行線に接続されたものであると、そ
の異なる行線を連続的に駆動しなればならない。しかし
ながら、前記のように行線１２の負荷が重いので、短時
間で異なる行線を順次駆動することができず、この結果
、データの読み出し時間が長くかかつてしまうという欠
点がある。
［発明の目的］
−この発明は上記のような事情を考慮してなされたもの
であり、その目的は連続したアドレスのメモリセルから
のデータ読み出しを短時間で行なうことができる半導体
記憶装置を提供することにある。
であり、その目的は連続したアドレスのメモリセルから
のデータ読み出しを短時間で行なうことができる半導体
記憶装置を提供することにある。
［発明の概要コ
上記目的を達成するためこの発明にあっては、列アドレ
ス信号のみの変化によるデータ読み出し速度を非常に速
くできるという性質を利用したものであり、アドレス信
号に対応した番地のメモリセルが接続された行線とその
前後の番地に対応したメモリセルそれぞれが接続された
行線とが異なる場合に、これらの行線を同時に選択し、
列線の切替選択のみで連続したアドレスのメモリセルを
順次選択するようにしている。
ス信号のみの変化によるデータ読み出し速度を非常に速
くできるという性質を利用したものであり、アドレス信
号に対応した番地のメモリセルが接続された行線とその
前後の番地に対応したメモリセルそれぞれが接続された
行線とが異なる場合に、これらの行線を同時に選択し、
列線の切替選択のみで連続したアドレスのメモリセルを
順次選択するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置の構成を示す回
路図である。図において、１１１はＡＤないしＡ４．が
行アドレス信号として供給される行デコーダである。こ
の行デコーダ１１１の両側には行線１１２． 、 １１
２２ 、 １１２３・・・が設けられており、この行デ
コーダ１１１の両側で対応する位置に設けられている各
一対の行線１１２、例えば行線１１２１と行線１１２２
とは行アドレスが互いに異なっている。１１３は上記ア
ドレス信号Ａ口ないしＡ４のうち下位のＡＤおよびＡ１
が列アドレス信号として供給される列デコーダである。
路図である。図において、１１１はＡＤないしＡ４．が
行アドレス信号として供給される行デコーダである。こ
の行デコーダ１１１の両側には行線１１２． 、 １１
２２ 、 １１２３・・・が設けられており、この行デ
コーダ１１１の両側で対応する位置に設けられている各
一対の行線１１２、例えば行線１１２１と行線１１２２
とは行アドレスが互いに異なっている。１１３は上記ア
ドレス信号Ａ口ないしＡ４のうち下位のＡＤおよびＡ１
が列アドレス信号として供給される列デコーダである。
この列デコーダ１１３の右側には列選択線１１４． 、
１１４１が設けられており、この列デコーダ１１４の
左側には列選択線１１４２． １１４３が設けられてい
る。上記各列選択線１１４の信号は、ソース、ドレイン
間が図示しないセンスアンプの入力端と各列線１１６と
の間に挿入されている列選択用トランジスタ １１５の
ゲートに供給されている。上記行線１１２と列線１１６
との各交差位置にはメモリセルアレイ １１７内のデー
タ読み出し専用のメモリセル１１８が設けられている。
１１４１が設けられており、この列デコーダ１１４の
左側には列選択線１１４２． １１４３が設けられてい
る。上記各列選択線１１４の信号は、ソース、ドレイン
間が図示しないセンスアンプの入力端と各列線１１６と
の間に挿入されている列選択用トランジスタ １１５の
ゲートに供給されている。上記行線１１２と列線１１６
との各交差位置にはメモリセルアレイ １１７内のデー
タ読み出し専用のメモリセル１１８が設けられている。
ここで上記メモリセル１１８工、１１８２．１１８３、
・・・は上記アドレス信号ＡｏないしＡ４に一対−に対
応した番地が付されており、各メモリセルの符号の末尾
に付されている小文字の数字はその番地に対応している
。
・・・は上記アドレス信号ＡｏないしＡ４に一対−に対
応した番地が付されており、各メモリセルの符号の末尾
に付されている小文字の数字はその番地に対応している
。
また、上記行デコーダ１１１は、入力されるアドレス信
号に対応した番地が付されている１つのメモリセル１１
８が接続された行線１１２を選択するとともに、この番
地の前後２つの番地のメモリセル１１８が接続された行
線１１２を同時に選択するように構成されている。例え
ば、６番地のメモリセル１１８５が接続されている行線
１１２３に対応したアドレス信号が供給されると、行デ
コーダ１１１はこの行線１１２３を選択すると同時に、
この番地の前後２つの番地すなわち５番地と７番地のメ
モリセル１１８５．１１８７が接続されている行線１１
２３．１１２４ （この場合、行線１１２３は予め選
択されているので行線１１２４のみ）を選択する。
号に対応した番地が付されている１つのメモリセル１１
８が接続された行線１１２を選択するとともに、この番
地の前後２つの番地のメモリセル１１８が接続された行
線１１２を同時に選択するように構成されている。例え
ば、６番地のメモリセル１１８５が接続されている行線
１１２３に対応したアドレス信号が供給されると、行デ
コーダ１１１はこの行線１１２３を選択すると同時に、
この番地の前後２つの番地すなわち５番地と７番地のメ
モリセル１１８５．１１８７が接続されている行線１１
２３．１１２４ （この場合、行線１１２３は予め選
択されているので行線１１２４のみ）を選択する。
このような構成において、いま例えば６番地のメモリセ
ル１１８６を選択するとき、行デコーダ１１１は入力ア
ドレス信号に応じてこのメモリセル１１８６が接続され
ている行線１１２３を選択する。
ル１１８６を選択するとき、行デコーダ１１１は入力ア
ドレス信号に応じてこのメモリセル１１８６が接続され
ている行線１１２３を選択する。
これと同時に、行デコーダ１１１は７番地のメモリセル
１１８７が接続されている行線１１２４を選択する。上
記行線１１２３が選択されると、この行線１１２ヨに接
続されている２個のメモリセル１１８５および１１８５
からデータが読み出され、列線１１６エおよび列線１１
６０に伝えられる。同様に、行線１１２４が選択される
と、この行線１１２４に接続されている２個のメモリセ
ル１１８７および１１８８からデータが読み出され、列
線１１６２および列線１１６３に伝えられる。このとき
、列デコーダ１１３は１つの列選択線１１４ｏのみを駆
動し、列選択用トランジスタ １１５ｏのみがオン状態
にされるので、列線１１６ｏが選択される。このため、
上記メモリセル１１８６のデータのみが図示しないセン
スアンプに供給される。
１１８７が接続されている行線１１２４を選択する。上
記行線１１２３が選択されると、この行線１１２ヨに接
続されている２個のメモリセル１１８５および１１８５
からデータが読み出され、列線１１６エおよび列線１１
６０に伝えられる。同様に、行線１１２４が選択される
と、この行線１１２４に接続されている２個のメモリセ
ル１１８７および１１８８からデータが読み出され、列
線１１６２および列線１１６３に伝えられる。このとき
、列デコーダ１１３は１つの列選択線１１４ｏのみを駆
動し、列選択用トランジスタ １１５ｏのみがオン状態
にされるので、列線１１６ｏが選択される。このため、
上記メモリセル１１８６のデータのみが図示しないセン
スアンプに供給される。
次にこの状態からアドレスが１番地だけインクリメント
される。アドレスが１番地だけインクリメントされると
により、行デコーダ１１１は７番地のメモリセル１１８
７が接続されている行線１１２４を選択すると同時に、
この番地の前後２つの番地すなわち６番地と８番地のメ
モリセル１１８５．１１８Ｂが接続されている行線１１
２３．１１２４ （この場合、行線１１２３および１
１２４は予め選択されているの）を選択し、列デコーダ
１１３は１つの列選択線１１４２のみを駆動する。とこ
ろで、いま選択すべき７＠地のメモリセル１１８７が接
続されている行線１１２４は６番地のメモリセル１１８
６を選択するどさに同時に選択されているので、６番地
のメモリセル１１８６選択時から継続して選択状態にさ
れている。このた゛め、この７番地のメモリセル１１８
７の記憶データは予め列線１１４２に伝えられており、
このデータ読み出し・は列デコーダ１１３の切替選択動
作のみで行なうことができる。すなわち１列選択線１１
４Ωの代わりに今度は列３パ択線１１４２が駆動され、
これによって列３択用トランジスク １１５２のみがオ
ン状態にされるので、列線１１６２が選択され、メモリ
セル１１８７のデータが図示しないセンスアンプに供給
される。そしてこの時のデータ読み出し速度は、前記の
ように列アドレス信号のみの変化によるデータ読み出し
速度が非常に速くできるため、従来よりも大幅に速くす
ることができる。以下同様にして、連続した番地のメモ
リヒルからデータを読み出す場合には、それぞれ速い速
度で読み出すことができる。
される。アドレスが１番地だけインクリメントされると
により、行デコーダ１１１は７番地のメモリセル１１８
７が接続されている行線１１２４を選択すると同時に、
この番地の前後２つの番地すなわち６番地と８番地のメ
モリセル１１８５．１１８Ｂが接続されている行線１１
２３．１１２４ （この場合、行線１１２３および１
１２４は予め選択されているの）を選択し、列デコーダ
１１３は１つの列選択線１１４２のみを駆動する。とこ
ろで、いま選択すべき７＠地のメモリセル１１８７が接
続されている行線１１２４は６番地のメモリセル１１８
６を選択するどさに同時に選択されているので、６番地
のメモリセル１１８６選択時から継続して選択状態にさ
れている。このた゛め、この７番地のメモリセル１１８
７の記憶データは予め列線１１４２に伝えられており、
このデータ読み出し・は列デコーダ１１３の切替選択動
作のみで行なうことができる。すなわち１列選択線１１
４Ωの代わりに今度は列３パ択線１１４２が駆動され、
これによって列３択用トランジスク １１５２のみがオ
ン状態にされるので、列線１１６２が選択され、メモリ
セル１１８７のデータが図示しないセンスアンプに供給
される。そしてこの時のデータ読み出し速度は、前記の
ように列アドレス信号のみの変化によるデータ読み出し
速度が非常に速くできるため、従来よりも大幅に速くす
ることができる。以下同様にして、連続した番地のメモ
リヒルからデータを読み出す場合には、それぞれ速い速
度で読み出すことができる。
またアドレスがデクリメントされる場合にも同様の理由
によって、連続した番地のメモリセルからデータを読み
出す場合にそれぞれ速い速度で読み出すことができる。
によって、連続した番地のメモリセルからデータを読み
出す場合にそれぞれ速い速度で読み出すことができる。
第２図は上記行デコーダ１１１のデコード機能をまとめ
て示す図である。この図において、例えばＡＯ＝ ”
１ ” 、Ａｔ 〜Ａ４−”Ｏ”のときにはメモリセル
１１８２が選択セルとなり、このときに２つの行線１１
２１および１１２２が同時に選択されることになる。こ
のカルノー図から、例えば行線１１２１を選択駆動する
際の論理式１１を求めると次の１式が得られる。
て示す図である。この図において、例えばＡＯ＝ ”
１ ” 、Ａｔ 〜Ａ４−”Ｏ”のときにはメモリセル
１１８２が選択セルとなり、このときに２つの行線１１
２１および１１２２が同時に選択されることになる。こ
のカルノー図から、例えば行線１１２１を選択駆動する
際の論理式１１を求めると次の１式が得られる。
１１＝Ａ２ ・Ａ３ ・Ａ４・（ＡＱ ＋Ａｔ ＞・・
・ １ さらに、行線１１２２を選択駆動する際の論理式■２は
次の２式のようになる。
・ １ さらに、行線１１２２を選択駆動する際の論理式■２は
次の２式のようになる。
Ｉ２ ＝Ａ）・−バＪ１ ・−＾Ｊ１ ・（ＡＤ ＋Ａ
！ ）＋Ｉ−て・Ａ２ ・ユ］・］Ｔ ・・・ ２ このように上記カルノー図を満足する上記第１式、第２
式などの論理回路を行デコーダ１１１内に組めば、選択
された番地およびその前後の番地のメモリセルが接続さ
れている行線を同時に選択することができる。
！ ）＋Ｉ−て・Ａ２ ・ユ］・］Ｔ ・・・ ２ このように上記カルノー図を満足する上記第１式、第２
式などの論理回路を行デコーダ１１１内に組めば、選択
された番地およびその前後の番地のメモリセルが接続さ
れている行線を同時に選択することができる。
なお、この発明は上記一実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例回路では説明を簡単化するために行アド
レス信号が４ビツトの場合について説明したが、これは
それ以上のビット数のものに拡張できることはもちろん
である。
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例回路では説明を簡単化するために行アド
レス信号が４ビツトの場合について説明したが、これは
それ以上のビット数のものに拡張できることはもちろん
である。
［発明の効果］
以上説明したようにこの発明によれば、アドレス信号に
対応した番地のメモリセルが接続された行線とその前後
の番地に対応したメモリセルそれぞれが接続された行線
とが異なる場合に、これらの行線を同時に選択し、列線
の切替選択のみで連続したアドレスのメモリセルを順次
選択するようにしたので、連続したアドレスのメモリセ
ルからのデータ読み出しを短時間で行なうことができる
半導体記憶装置を提供することができる。
対応した番地のメモリセルが接続された行線とその前後
の番地に対応したメモリセルそれぞれが接続された行線
とが異なる場合に、これらの行線を同時に選択し、列線
の切替選択のみで連続したアドレスのメモリセルを順次
選択するようにしたので、連続したアドレスのメモリセ
ルからのデータ読み出しを短時間で行なうことができる
半導体記憶装置を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る半導体記憶装置の構
成を示す回路図、第２図は上記装置における行デコーダ
の機能をまとめて示す図、第３図は従来の半導体記憶装
置の構成を示す回路図である。 １１１・・・行デコーダ、１１２・・・行線、１１３・
・・列デコーダ、１１４・・・列選択線、１１５・・・
列選択用トランジスタ、 １１６・・・列線、１１７・
・・メモリセルアレイ、１１８・・・メモリセル。 出願人代理人 弁理士 鈴江武彦 第１図 Ａ□−Ａ４ 第２図
成を示す回路図、第２図は上記装置における行デコーダ
の機能をまとめて示す図、第３図は従来の半導体記憶装
置の構成を示す回路図である。 １１１・・・行デコーダ、１１２・・・行線、１１３・
・・列デコーダ、１１４・・・列選択線、１１５・・・
列選択用トランジスタ、 １１６・・・列線、１１７・
・・メモリセルアレイ、１１８・・・メモリセル。 出願人代理人 弁理士 鈴江武彦 第１図 Ａ□−Ａ４ 第２図
Claims (3)
- （１）それぞれアドレス信号と一対一に対応して番地が
付された複数のメモリセルからなるメモリセルアレイと
、上記メモリセルアレイ内のメモリセルが行アドレス単
位で区分して接続される複数の行線と、アドレス信号が
供給され、このアドレス信号に対応した番地のメモリセ
ルが接続された行線とその前後の番地に対応したメモリ
セルそれぞれが接続された行線とが異なる場合に、これ
らの行線を同時に選択する行線選択手段と、行線により
選択されたメモリセルの記憶データに応じて電位が設定
される列線と、アドレス信号に基づいて上記列線を選択
する列線選択手段とを具備したことを特徴とする半導体
記憶装置。 - （２）前記行線が前記行線選択手段の両側に設けられて
おり、両側で対応する位置に設けられている一対の行線
の行アドレスが異なつている特許請求の範囲第１項に記
載半導体記憶装置。 - （３）前記メモリセルは、連続したアドレスが付されて
いるものが互いに異なる前記列線に接続されている特許
請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15019384A JPH0644394B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
| US06/754,262 US4677591A (en) | 1984-07-19 | 1985-07-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15019384A JPH0644394B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129486A true JPS6129486A (ja) | 1986-02-10 |
| JPH0644394B2 JPH0644394B2 (ja) | 1994-06-08 |
Family
ID=15491548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15019384A Expired - Lifetime JPH0644394B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4677591A (ja) |
| JP (1) | JPH0644394B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63279488A (ja) * | 1987-05-12 | 1988-11-16 | Hitachi Ltd | シリアルアクセスメモリ |
| JPH02282994A (ja) * | 1989-04-25 | 1990-11-20 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766675B2 (ja) * | 1987-07-14 | 1995-07-19 | 株式会社東芝 | プログラマブルｒｏｍ |
| JP3778579B2 (ja) * | 1993-11-16 | 2006-05-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4520465A (en) * | 1983-05-05 | 1985-05-28 | Motorola, Inc. | Method and apparatus for selectively precharging column lines of a memory |
-
1984
- 1984-07-19 JP JP15019384A patent/JPH0644394B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-12 US US06/754,262 patent/US4677591A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63279488A (ja) * | 1987-05-12 | 1988-11-16 | Hitachi Ltd | シリアルアクセスメモリ |
| JPH02282994A (ja) * | 1989-04-25 | 1990-11-20 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644394B2 (ja) | 1994-06-08 |
| US4677591A (en) | 1987-06-30 |
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