JPH04125893A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらにはそれにおけるカラムア
ドレス制御に関し、例えば×１タイプのダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭと略記する）に
適用して有効な技術に関する。

〔従来の技術〕

ＤＲＡＭにおいて、１本のワード線が選択されると、こ
れにつながる全てのメモリセルが選択され、そのデータ
はそれぞれのビット線に現われる通常のリードサイクル
では、これらのうち１本のみがカラムデコーダによって
選択されるが、１本のワード線につながる任意のメモリ
セルの内容か列デコーダのみの活性化によって読出し／
書込みが可能とされるので、高速動作が可能とされる。

これをページモードと称している。

これに対し、連続的に読出すアドレスの順序が常に一定
で高速性が要求される場合には、特定のアドレスで決め
られる４ビツトの範囲内ではアドレスの入力を必要とせ
ず高速動作を可能とするニブルモードが用いられる。こ
のモードにおいて、読出しあるいは書込みの動作は、４
ビツト中任意のアドレスから始めることができ、このア
ドレスに対しては、通常のサイクルと同様にロウ及びカ
ラムアドレスを入力する。他の３ビツトについての書込
み／読出しはカラムアドレスストローブ（ＣＡＳ＊：ネ
はロウアクティブを示す）信号をロウレベルにアサート
することで実行される。

更に上記ニブルモードにおいては、ページモードのアド
レス信号を不要として高速化したが、ベージモートのＣ
ＡＳ＊信号を不要として高速化したものにスタティック
カラムモードがある。このスタティックカラムモートを
備えたメモリではカラム選択にスタティック回路を採用
しているので、１度ロウアドレスが選択されると、その
ワード線に接続されるメモリセルの情報の読出し／書込
みは、スタティックメモリのように高速且つ簡単に行う
ことができる。

尚、上記各モードについて記載された文献の例としては
、昭和５９年１１月３０日に株式会社オーム社より発行
されたｒＬＳＩハンドブック」がある。

〔発明が解決しようとする課題〕

しかしながら上記ページモードやニブルモードではＣＡ
Ｓ　本信号の１サイクルで１動作なのでＣＡＳ本信号の
プリチャージ時間が無駄であり、高速性に問題がある。

又、スタティックカラムモードについては以下のような
問題点がある。

すなわちスタティックカラムモードにおいては、ＣＡＳ
中信号がロウレベルのままの状態でカラムアドレス変化
に呼応してデータが連続的に出力されるため、換言すれ
ば、カラムアドレスが変化しない限り、当該アドレス指
定に係るデータが出力され続けるため、アドレス信号変
化の遅れなどにより、誤ったアドレス即ち誤アドレスに
係るデータが他のモジュール例えばプロセッサなどに誤
って取込まれてしまうことがある。

本発明の目的は、アドレス信号変化の遅れなどにより、
誤アドレスに係るデータが他のモジュールに誤って取込
まれることがなく、しがち、通常のメモリ動作モードの
場合に比して１サイクルで取扱い得るデータ量を増大さ
せることができる半導体記憶装置を提供することにある
。すなわち、高速動作モードが可能な半導体記憶装置を
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面がら明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すわば下記の通りである。

すなわち、カラムアドレスストローブ信号波形の立下り
タイミングに同期してカラムアドレス指定を可能とする
とともに、当該カラムアドレスストローブ信号波形の立
上りタイミングに同期してカラムアドレス指定を可能と
する制御部を含んで半導体記憶装置を構成するものであ
る。また、上記制御部には、カラムアドレスストローブ
信号波形の立下りエツジ及び立上りエツジを検出する検
出回路を含めることができる。更に、カラムアドレスス
トローブ信号波形の立下りタイミングに同期するカラム
アドレス選択により読出されたデータと、当該カラムア
ドレスストローブ信号波形の立上りタイミングに同期す
るカラムアドレス選択により読出されたデータとを択一
的に外部送出させる選択手段をデータ入出力系に含める
ことができる。そしてまた上記選択手段に代えて上記両
データの出力系を個別的に設けることができる。

〔作　用〕

上記した手段によれば、制御部の制御により、カラムア
ドレスストローブ信号波形の立下りタイミングに同期し
たカラムアドレス指定と、当該信号波形の立上りタイミ
ングに同期したカラムアドレス指定とが可能とされ、こ
のことが、直前の指定アドレスに係るデータの誤取込み
を排除し、また１サイクルで取扱い得るデータ量を増大
させる。

〔実　施　例〕

第１図には本発明の一実施例であるＤ（ダイナミック）
ＲＡＭが示される。同図に示されるＤＲＡＭは、特に制
限されないが、１ビット単位でデータの入呂力を行うタ
イプ（×１タイプ）であり、公知の半導体集積回路製造
技術によってシリコン基板のような一つの半導体基板に
形成されている。

第１図において２４は複数個のダイナミック型メモリセ
ルをマトリクス配置したメモリセルアレイであり、メモ
リセルの選択端子はロウ方向毎にワード線に結合され、
メモリセルのデータ入力端子はカラム方向毎に相補デー
タ線に結合される。

そしてそれぞれの相補データ線は、これに１対１で結合
された複数個のカラム選択スイッチを含むＹ選択スイッ
チ回路２７を介して相補コモンデータ線に共通接続され
る。

本実施例Ｄ　ＲＡ　Ｍでは、特に制限されないが、アド
レスマルチプレクス方式が採用され、ロウ及びカラムア
ドレス入力信号を、それらのタイミングをずらすことに
より共通のアドレス端子から取込むようにしている。す
なわちＸアドレスラッチ及びＸデコーダ２２と、Ｙアド
レスランチ及びＸデコーダ２６の前段にはアドレスマル
チプレクサ２１が配置され、アドレスバッファ２０を介
して取込まれるアドレス信号が、アドレスマルチプレク
サ２１によりＸアドレスラッチ及びＸデコーダ２２と、
Ｙアドレスラッチ及びＸデコーダ２６とに振分けられる
。このようなアドレス入力を円滑に行うためＲＡＳ＊　
（傘印はロウアクティブを示す）及びＣＡＳ傘の２種類
のクロック信号を外部から与えるようにしている。−船
釣に、一つのメモリサイクル（ＲＡＳ本クロックの１周
期）中に読出しあるいは書込みの一方の動作のみを可能
とするため、ロウアドレスストローブ信号（ＲＡＳ市ク
コクロックする）の立下りタイミングでロウアドレスを
、カラムアドレスストローブ信号（ＣＡＳ率クコクロッ
クする）の立下りタイミングでカラムアドレスをそれぞ
れ内部回路に取込むようにしているが、本実施例では制
御部２５の制御により、ＣＡＳ＊クロックの立下りタイ
ミングのみならず、ＣＡＳ傘グログロック上りタイミン
グによってもカラムアドレスの内部取込みが可能とされ
る。すなわち第３図に示されるように、ＣＡＳ牢クロッ
クの立下りエツジ５１と立上りエツジ５２とが第１図の
制御部２５で検出され、その検出結果に基づいてカラム
アドレスの取込みが行われる。ＣＡＳ　＊クロックのエ
ツジ検出は、特に制限されないが、第２図に示されるよ
うな論理構成によって可能とされる。第２図において、
４個のＮチャンネルＭＯ５ＦＥＴＱＩ、Ｑ２．Ｑ３．Ｑ
４が直列接続され、ＭＯ３ＦＥＴＱＩのゲートにはＣＡ
Ｓ本クロックが直接入力され、ＭＯ５ＦＥＴＱ４にはイ
ンバータ４９を介してＣＡＳ申クロックが入力される。

ＭＯ８ＦＥＴＱ２のゲートには、インバータ４０〜４４
，２人力ナンドゲート４５゜及びインバータ４６を介し
てＣＡＳ率クコクロック力され、一方ＭＯＳＦＥＴＱ３
のゲートには。

インバータ４０〜４３，２人力ナンドゲート４７゜イン
バータ４８を介してＣＡＳ＊クロックが入力される。イ
ンバータ４０．４１の直列接続箇所と接地ラインとの間
にはコンデンサ５０が接続され、ＣＡＳ＊クロックに対
して所定の遅延時間が付与されるようになっている。ま
た２人力ナンドゲート４５，４７の他方の入力端子には
、ゲートポイント時間の終了を示す信号ＲＧが入力され
るようになっている。この信号ＲＧがハイレベルにアサ
ートされる期間、換言すれば、カラムアドレス信号入力
が許容される期間において、ナントゲート４５．４７が
活性化され、ＭＯ３ＦＥＴＱ２．Ｑ３の駆動が可能とさ
れる。ＭＯ５ＦＥＴＱＩ、Ｑ４のカソードは接地ライン
に接続され、ＭＯ５ＦＥＴＱ２．Ｑ３の直列接続箇所は
図示しない抵抗を介してプルアップされるとともに、イ
ンタリーブ制御信号ＩＣの出力端子としてインタリーブ
回路３３に接続される。

このようなエツジ検出回路３５によれば、ゲートポイン
ト時間の終了を示す信号ＲＧがハイレベルにアサートさ
れる期間において、ＣＡＳ＊クロックの状態が変化され
る毎にインタリーブ制御信号ＩＣの状態が変化され、こ
れにより、ＣＡＳ寧クコクロック下りエツジ及び立上り
エツジの検出が可能とされる。

また第１図において、カラムアドレスが取込まれるのと
同時にライトイネーブル信号ＷＥ＊の状態を判別するこ
とにより、当該サイクルが書込みサイクルか読出しサイ
クルかの判断が可能とされる。このような判断は制御部
２５によって行われる。つまりライトイネーブル信号Ｗ
Ｅ＊がロウレベルの場合は書込みサイクルとされ、これ
とは逆にハイレベルの場合には読出しサイクルとされる
。

ワードドライバ２３は、それの前段に配置されたＸアド
レスラッチ及びＸデコーダ２２のデコート出力に基づい
てワード線を選択レベルに駆動する。そしてＹアドレス
ラッチ及びＸデコーダ２６のデコート出力に基づいてＹ
選択スイッチ回路２７が駆動され、これにより特定され
るメモリセルからのデータ読出し若しくはデータ書込み
が可能とされる。

また、上記メモリセルアレイ２４にはセンスアンプ２９
が結合され、メモリセル情報がこのセンスアンプで増幅
されるようになっている。

Ｙ選択スイッチ２７によって選択されたデータはデータ
入出力回路３１を介して外部へ送出される。このデータ
入出力回路３１はラッチ回路３２とインタリーブ回路３
３を含む。本実施例は×１タイプとされるが、ＣＡＳ＊
クロックの立下りタイミングに同期して読出されたデー
タとＣＡＳ＊クロックの立上りタイミングに同期して読
出されたデータとが連続されるため、Ｙ選択スイッチ２
７によって選択されたデータをラッチ回路３２でラッチ
し、それをインタリーブ回路３３で振分けるようにして
いる。このデータの振分けのタイミングは、上記制御部
２５内のエツジ検出回路から出力されるインタリーブ制
御信号ＩＳによって制御される（第２図参照）。

ここで、×１タイプのＤＲＡＭのメモリセルアレイ２４
においては、第６図に示されるように選択されるべきメ
モリセルが結合されているワード線（例えば５３で示さ
れるもの）以外に他のワード＃！（これを５４で示す）
も同時に選択レベルに駆動される。ただしこのとき同時
に駆動されるワード線５４に関しては実質的にリフレッ
シュを行うだけでビット選択は行われないようになって
いる。そこで本実施例ではＣＡＳ本クワクロック下りタ
イミングに同期して選択ワード線５３上のビット５５を
選択し、ＣＡＳ　率クロックの立上りタイミングに同期
して上記他のワード線５４上のいずれかのビットを選択
可能とすることにより、１サイクルで選択できるビット
数を増加させている。

尚、４ビット単位でデータの入出力を可能とする素子（
×４タイプと称される）のＤ　ＲＡ　Ｍにおいては、第
７図に示されるようにメモリセルアレイ２４′における
４本の選択ワードＪｉ５７上のビット例えばｉ　／　０
１　、　ｉ　／　０２　、　ｉ　／　０３　、　ｉ　１
０４で示される４つのビットが同時選択されるようにな
っており、このような×４タイプのＤＲＡＭにおいても
、上記×１タイプのＤＲＡＭと同様のメモリアクセスが
可能とされる。例えば第８図に示されるように、選択ワ
ード線５７以外にこれとは異なる他のワード線（ただし
ワード線の数は等しい）５８を選択レベルに駆動するよ
うにし、ＣＡＳ率クロックの立下りタイミングに同期し
て上記ワード線５７上のビットを選択し、ＣＡＳ＊クロ
ックの立上りタイミングに同期して上記他のワード線５
８上のビットを選択可能とすればよい。

第４図にはＲＡＳ＊クロック、ＣＡＳ傘タロタロック１
〜Ｙ４に代表されるカラムアドレス信号Ａｉとの関係が
示される。

本実施例においては第１図の制御部２５に含まれる第２
図のエツジ検出回路３５によってＣＡＳ傘クコクロック
下りエツジ及び立上りエツジが検出され、その検出結果
に基づいてカラムアドレスの取込みが制御されるように
なっているため、第４図に示されるように、連続して入
力されるカラムアドレス信号ＹＬ、Ｙ２．Ｙ３．Ｙ４・
・のうちＹｌについてはＣＡＳ＊クロックが立下ること
によって有効とされ、Ｙ２についてはＣＡＳネクロック
が立上ることによって有効とされ、Ｙ３についてはＣＡ
Ｓ本クコクロックび立下る二とによって有効とされ、Ｙ
４についてはＣＡＳ＊クロックが再び立上ることによっ
て有効とされる７つまり、メモリの通常動作においてＣ
ＡＳＩクロンクの立下りエツジにのみ同期してカラムア
ドレス指定が可能とされるのに対して、ＣＡＳ＊クロッ
クの立下り及び立上りのそれぞれのタイミングでカラム
アドレス指定が可能とされ、それによって１サイクルで
取扱い得るデータ量が増大される。また、スタティック
カラムモードのように、ＣＡＳ本クコクロックウレベル
のままの状態でカラムアドレス変化に呼応してデータが
連続的に出力されるものではなく、ＣＡＳ＊クロックに
同期がとられているため、アドレス信号変化の遅れなど
により誤アドレスに係るデータが他のモジュール例えば
プロセッサなどに誤って取込まれてしまうなどの不都合
を生じない。

本実施例によれば以下の作用効果を得ることができる。

（１）第１図の制御部２５の制御により、ＣＡＳ率クコ
クロック下りタイミングに同期してカラムアドレス指定
が可能とされ、またＣ　Ａ　Ｓネクロックの立上りタイ
ミングに同期してカラムアドレス指定が可能とされるの
で、メモリの通常動作に比してメモリ１サイクルで取扱
い得るデータ量を増大させることができる。つまり高速
動作モードが可能である。

（２）ＣＡＳ傘クコクロック期してカラムアドレス指定
が行われるため、アドレス信号の変化の遅れなどにより
誤アドレスに係るデータが他のモジュールに誤って取込
まれてしまうというような、スタティックカラムモード
における不都合を排除することができ、扱い易いＤＲＡ
Ｍを得ることができる。

（３）第２図に示されるような比較的簡単な論理構成に
より、ＣＡＳ市クロックの立下りエツジ及び立上りエツ
ジを検出することができるので５本実施例ＤＲＡＭを容
易に得ることができる。

（４）選択手段としてのインタリーブ回路３３を設け、
ＣＡＳ率クコクロック下りエツジ及び立上りエツジに同
期してデータの振分けを行うようにしているので、ＣＡ
Ｓ傘クコクロック下りに係るデータとＣＡＳネクロック
の立上りに係るデータとで同一の外部端子を共用するこ
とができ、外部端子の増大を防ぐことができる。

（５）また、ＨＤＴＶ　（高品位テレビジョン）のフレ
ームメモリなどに本実施例Ｄ　ＲＡ　Ｍを適用した場合
には、２画面分の画像データを高速に取扱うことができ
、データ処理を施す場合等に有利となる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明は上記実施例に限定泗れず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば上記実施例ではインタリーブ回路３３を設け、Ｃ
ＡＳ傘クコクロック下り及び立上りのそれぞれに同期し
てデータの振分けを行うようにしたが、このインタリー
ブ回路３３を設ける代わりに外部端子を含むデータ入出
力系を２系統設け、ＣＡＳ申クロックの立下りタイミン
グ及び立上りタイミングのそれぞれに同期して取込まれ
たカラムアドレス毎に個別的にデータの入出力を可能と
してもよい。

更に上記実施例ではＣＡＳ＊クロックの立下りタイミン
グ及び立上りタイミングのそれぞれに同期してカラムア
ドレスを取込むようにしたが、ＣＡＳ申クロックの立下
りタイミング及び立上りタイミングに同期してアドレス
カウンタの動作を制御するようにしてもよい。例えば第
５図に示されるように、１回目のＣＡＳ＊クロックの立
下りタイミングで“１”をカウントさせ、当該クロック
の立上りタイミングでパ２”をカウントさせる。

同様に２回目のＣＡＳ宰クコクロック下りタイミングで
“３”をカウントさせ、当該クロックの立上りタイミン
グで１１４　ｕをカラン１へさせる。このようにアドレ
スカウンタの動作を制御してアドレス指定を行ってもよ
い。その他エツジ検出として第１図の制御部２５にＣＡ
　８本系とＣ、Ａ　Ｓ系（ＣＡＳ：ＣＡＳクロック信号
バイアクチＩブを示す）との２通りの回路を設け、ＣＡ
Ｓ＊クロックの立下りと立上りをそれぞれ検出させても
良い。又、選択ビットは第２図のエツジ検出回路３５等
を用いて、第１図のＹアドレスラッチ及びＹデコーダ２
６とＹ選択スイッチ回路２７を連続的に動作させて、選
択ワード線上のビットを連続的に選択する場合において
も、上記実施例と同様の効果を得ることができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、制御部の制御により、カラムアドレスストロ
ーブ信号波形の立下りタイミングに同期したカラムアド
レス指定と、当該信号波形の立上りタイミングに同期し
たカラムアドレス指定とが可能とされ、これによって直
前の指定アドレスに係るデータの誤取込みを排除するこ
とができ、また１サイクルで取扱い得るデータ量を増大
させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＤ　ＲＡ　Ｍの構成ブ
ロック図、 第２図は第１図に示されるＤＲＡＭの主要部の詳細な構
成を示す回路図、 第３図はＣＡＳ＊クロックのエツジ検出を示す波形図、 第４図はＣＡＳ＊クロンクとカラムアドレスとの関係を
示すタイミング図、 第５図はＣＡＳＩクロンクとアドレスカウンタとの関係
を示すタイミング図、 第６図は本実施例ＤＲＡＭ　（Ｘｉタイプ）における選
択ビット説明図、 第７図及び第８図は×４タイプのＤＲＡＭにおける選択
ビット説明図である。 ２０・・・アドレスバッファ、２１・・アドレスマルチ
プレクサ、２２・・・Ｘアドレスラッチ及びＸデコーダ
、２３・・・ワードドライバ、２４・・メモリセルアレ
イ、２５・・・制御部、２６・・・Ｙアドレスラッチ及
びＹデコーダ、２７・・Ｙ選択スイッチ回路、２９・・
・センスアンプ、３１・・・入出力回路、３２・・ラッ
チ回路、３３・・・インタリーブ回路、３５・・・エツ
ジ検出回路。 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １）ロウアドレスストローブ信号及びカラムアドレスス
   トローブ信号に基づくアドレス制御により情報の読出し
   ／書込みを可能とする半導体記憶装置において、カラム
   アドレスストローブ信号波形の立下りタイミングに同期
   してカラムアドレス指定を可能とするとともに、当該カ
   ラムアドレスストローブ信号波形の立上りタイミングに
   同期してカラムアドレス指定を可能とする制御部を含む
   ことを特徴とする半導体記憶装置。 ２）上記制御部には、カラムアドレスストローブ信号の
   波形の立下りエッジ及び立上りエッジを検出する検出回
   路を含む請求項１記載の半導体記憶装置。 ３）カラムアドレスストローブ信号波形の立下りタイミ
   ングに同期するカラムアドレス選択により読出されたデ
   ータと、当該カラムアドレスストローブ信号波形の立上
   りタイミングに同期するカラムアドレス選択により読出
   されたデータとを択一的に外部送出させる選択手段を含
   む請求項１又は２記載の半導体記憶装置。 ４）カラムアドレスストローブ信号波形の立下りタイミ
   ングに同期するカラムアドレス選択により読出されたデ
   ータと、当該カラムアドレスストローブ信号波形の立上
   りタイミングに同期するカラムアドレス選択により読出
   されたデータとの個別的な外部出力系を備えた請求項１
   又は２記載の半導体記憶装置。