JP2007328907A - 同期型バースト半導体メモリ装置 - Google Patents

Abstract

【課題】同期型バースト半導体メモリの性能を向上させる。
【解決手段】外部クロック信号に同期され、動作する半導体メモリ装置３００において、データビットを貯蔵する複数のメモリセルを持つメモリセルアレイ３２６と、外部アドレスに応じて読出／書込動作のための一連の第１内部アドレスを発生する第１内部アドレス発生器３１０と、外部アドレスに応じて読出／書込動作のための一連の第２内部アドレスを発生する第２内部アドレス発生器３１２と、これらの出力中、一つを選択するアドレス選択器３１６と、外部から印加される読出及び書込命令情報に応じて第１及び第２内部アドレス発生器３１０，３１２とアドレス選択器３１６の動作を制御する制御器３０４と、外部から印加される読出及び書込命令情報に応じてアドレス選択器３１６の出力をデコーディングし、メモリセル３２６を選択するアドレスデコーダー３１８とを含む。
【選択図】図３

Description

本発明は半導体メモリ装置に関するものであり、詳しくはパイプラインドマルチービット先取り構造（ｐｉｐｅｌｉｎｅｄ ｍｕｌｔｉ−ｂｉｔ ｐｒｅｆｅｔｃｈ ａｒｃｈｉｔｅｃｔｕｒｅ）を持つ同期型バーストメモリ装置に関するものである。

図１は外部から印加されるクロック信号と同期的に動作する従来の同期型バーストパイプラインドＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置を示すブロック図である。ＳＲＡＭ装置１００には、ＳＲＡＭコアが同期型周辺回路と共に集積される。ＳＲＡＭ装置１００は書込データがアドレス及び制御入力が入力された後、少なくとも一つのクロックサイクル後でメモリセルに書込される書込動作モード（いわゆる、”ｌａｔｅ ｗｒｉｔｅ ｍｏｄｅ”）を持つ。

従来のメモリ装置１００は外部クロック信号ＣＫ（あるいはＣＫ＃）の上昇及び下降エッジに応答してデータをアクセスすることだけでなく、クロック信号の上昇（あるいは下降）エッジに応じてアクセスすることができる。言い換えれば、装置１００はシングルデータレート（ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ、以後”ＳＤＲ”と称する）及びダブルデータレート（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ、以後”ＤＤＲ”と称する）動作モード中、いずれかの動作モードで動作できる。ＳＤＲ動作モードは使用者がクロック信号ＣＫの上昇エッジごとに単一データワード（ｓｉｎｇｌｅ ｄａｔａ ｗｏｒｄ）を読出あるいは書込させ、ＤＤＲモードはクロック信号ＣＫの毎クロックエッジに同期され、読出あるいは書込動作をできるようにする。

ＳＲＡＭ装置１００はクロックバッファー（ａ ｃｌｏｃｋ ｂｕｆｆｅｒ）１０２，アドレスレジスター（ａｎ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ）１０４，バーストアドレスシケンスカウンター（ａ ｂｕｒｓｔ ａｄｄｒｅｓｓｓｅｑｕｅｎｃｅ ｃｏｕｎｔｅｒ）１０６，書込アドレスレジスター（ａ ｗｒｉｔｅ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ）１０８，２＊１マルチプレッサー（ｍｕｌｔｉｐｌｅｘｅｒｓ）１１０，１２４ａ、１２４ｂ、１２４ｃ、１３６及び１３８、アドレスデコーダー（ａｎ ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ）１１２，ＳＤＲ／ＤＤＲ出力制御ロジック１１４，アドレス比較器（ａｎ ａｄｄｒｅｓｓ ｃｏｍｐａｒａｔｏｒ）１１６，ロジックゲート１１８及び１５０，データ入力レジスター１２０及び１２２，書込レジスター１２６，書込ドライバー１２８，メモリセルアレイ１３０，感知増幅回路１３２，出力レジスター１３４，出力バッファー１４０，データレートレジスター（ａ ｄａｔａ ｒａｔｅ ｒｅｇｉｓｔｅｒ）１４２，読出／書込インエーブルレジスター（ｒｅａｄ／ｗｒｉｔｅ ｅｎａｂｌｅ ｒｅｇｉｓｔｅｒ）１４４，出力インエーブルレジスター１４８，そして、エコクロックバッファー（ｅｃｈｏ ｃｌｏｃｋ ｂｕｆｆｅｒｓ）１５２及び１５４を具備している。

ＳＲＡＭ装置１００には、ＳＤＲあるいはＤＤＲモード示すデータレート信号ＳＤ／ＤＤ＃そして、リニアーあるいはインターリブドバーストタイプ（ｌｉｎｅａｒ ｏｒ ｉｎｔｅｒｌｅａｖｅｄ ｂｕｒｓｔ ｔｙｐｅ）を示すバーストタイプ信号ＬＢＯ＃が外部から印加される。ＳＤＲモードでは、書込データがクロック信号ＣＫの上昇エッジでラッチされる。ＤＤＲモードでは、書込データがクロック信号ＣＫの上昇及び下降エッジでラッチされる。読出データはＳＤＲモードの間にクロック信号ＣＫの上昇エッジで駆動され、ＤＤＲモードの間にクロック信号ＣＫの上昇及び下降エッジで駆動される。アドレス信号ＳＡ０’及びＳＡ１’はバーストタイプ信号ＬＢＯ＃により定められた順番に入力される。

図２は図１に図示された従来技術のＳＲＡＭ装置１００のタイミング図である。説明のための目的で、従来技術のＳＲＡＭ装置１００が、１，２そして、４のバースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈｓ）を支援し、メモリ装置が２段遅延特徴（ｔｗｏ ｓｔａｇｅ ｄｅｌａｙ ｆｅａｔｕｒｅ）を持つと仮定しよう。図２に図示されたように、バースト長さ４のＤＤＲバースト書込動作（以後、”ＤＷ４動作”と称する）を示す命令（ＤＷ４）が外部クロック信号ＣＫのサイクルＣ１で外部から発生される時、最初のバーストアドレス（ｉｎｉｔｉａｌｂｕｒｓｔ ａｄｄｒｅｓｓ）から外部アドレスＡ０＿ｂが外部クロック信号ＣＫの上昇エッジで提供される。ＳＲＡＭ装置１００がレートライトタイプ（ｌａｔｅ ｗｒｉｔｅ ｔｙｐｅ）であるので、クロック信号ＣＫの次のサイクルＣ２すなわち、ある外部アドレス入力なしのバースト書込連続サイクル（ａ ｂｕｒｓｔ ｗｒｉｔｅ ｃｏｎｔｉｎｕｅ ｃｙｃｌｅ）では、一双の書込データＷ０ｂ及びＷ０ａがクロック信号ＣＫの上昇エッジ及び下降エッジで各々順次的に入力される。

又、バースト長さ２を持つＤＤＲバースト書込動作（以後、”ＤＷ２動作”と称する）を示す命令ＤＷ２が発生するクロック信号ＣＫのサイクルＣ３の間には、命令ＤＷ４に応じる二つの連続的な書込データＷ０ｄ及びＷ０ｃがクロック信号の上昇及び下降エッジに各々同期され、入力される。書込データＷ０ｄ、Ｗ０ｃ、Ｗ０ａそしてＷ０ｂの入力の順序は外部アドレスＡ０＿ｂ及び選択されたバーストモード（すなわち、インターリブドあるいはリニアーバーストモード）により決定される。

ＳＲＡＭ装置１００の二段遅延書込特徴により、書込データＷ０ｂ及びＷ０ａのための内部アドレスＷＡ０＿ａｂはサイクルＣ３から発生され、その結果、データＷ０ｂ及びＷ０ａはアドレスＷ０＿ａｂをデコーディングして選択されたメモリセルに書込される。書込データＷ０ｂ及びＷ０ａのためのバースト書込アドレスの参照記号ＷＡ０＿ａｂは直列入力されたデータＷ０ｂ及びＷ０ａ全てが選択されたメモリセルに並列に書込されることを示す。

サイクルＣ４では、一双の書込データＷ１ａ及びＷ１ｂがサイクルＣ３から発生された命令ＤＷ２に応答してクロック信号ＣＫの上昇及び下降エッジで入力される。しかし、バースト長さ４のＤＤＲバースト読出動作（以後、”ＤＲ４動作”と称する）を示す命令ＤＲ４がサイクルＣ４から与えられる時、ＤＲ４動作のためのバーストアドレスＲＡ２＿ｃｄは最初バーストアドレスとしてＤＷ２動作のためのアドレスＡ１＿ａを使用する代わりにＤＲ４動作のための外部アドレスＡ２＿ｃを利用して内部的に発生される。サイクルＣ４では、書込データ（Ｗ０ｄ、Ｗ０ｃ、Ｗ１ａ及びＷ１ｂ）がラッチされ、ＤＲ４動作が完了される時までにメモリセルに書込されないだろう。

バースト書込連続命令を持つサイクルＣ２と同じように、バースト読出連続命令（ｂｕｒｓｔ ｒｅａｄ ｃｏｎｔｉｎｕｅ ｃｏｍｍａｎｄ）が与えられるサイクルＣ５では、外部アドレスが入力されない。このサイクルＣ５では、連続的な内部バーストアドレスＲＡ＿２が外部アドレスＡ２＿ｃにより発生され、ＤＲ４動作のためのバーストアドレスＲＡ２＿ｃｄに応じる一番目読出データＲ２ｃがデータバースに駆動される。読出データＲ２ｃ及びＲ２ｄあるいはＲ２ａ及びＲ２ｂのためのバーストアドレスの参照記号ＲＡ２＿ｃｄあるいはＲＡ２＿ａｂはデータＲ２ｃ及びＲ２ｄあるいはＲ２ａ及びＲ２ｂ全てが選択されたメモリセルから並列に読出されることを意味する。

サイクルＣ６では、バースト長さ１のＳＤＲバースト読出動作（以後、”ＳＲ１動作”と称する）を示す命令ＳＲ１が外部アドレスＡ３＿ｄと共に与えられる。このシングル読出サイクルＣ６では、追加的な内部アドレスの発生なしに、外部アドレスＡ３＿ｄ自体が内部アドレスＲＡ３＿ｄになり、ＤＲ４動作に応じる読出データＲ２ｄ及びＲ２ａがデータバースに示される。図２に図示されたように、従来技術のＳＲＡＭ装置１００は書込サイクルで読出サイクルに遷移する場合には”ノーオパレーション（ｎｏ ｏｐｅｒａｔｉｏｎ）（ＮＯＰ）”サイクルが不必要しても読出サイクルで書込サイクルに遷移する場合には外部アドレス入力がない単一のＮＯＰサイクルを必要とする。従って、クロック信号ＣＫのサイクルＣ７では、ＮＯＰサイクルが次のサイクルＣ８で遂行される書込動作のために追加される。ＮＯＰサイクルＣ７では、ＤＲ４動作に応じる最終読出データＲ２ｂが内部アドレスを発生することなく、データバースに駆動され、ＤＲ４動作が完了される。前で言及されたバースト書込動作と共に、読出データＲ２ｃ、Ｒ２ｄ、Ｒ２ａ及びＲ２ｂの出力順序も外部アドレスＡ２＿ｃ及び選択されたバーストモードにより決定される。

バースト長さ１のＤＤＲ書込動作を示す命令ＤＷ１が外部アドレスＡ２＿ａと共に与えられるクロック信号ＣＫのサイクルＣ８では、サイクルＣ４でラッチされた書込データＷ０ｄ及びＷ０ｃが内部アドレスＷＡ０＿ｄｃをデコーディングして選択されたメモリセルに書込される。

前から説明されたように、ＤＷ４動作のためにラッチされたデータＷ０ｄ及びＷ０ｃはＤＲ４及びＳＲ１動作が完了された後、書込サイクルＣ８でメモリセルに書込される。しかし、ＳＲ１動作の後の一番目書込サイクルＣ８で内部アドレスＷＡ０＿ｄｃにより貯蔵されたメモリセルにラッチされたデータＷ０ｄ及びＷ０ｃを書込するにおいて、従来のメモリ装置１００のシングルバーストアドレスシケンスカウンター１０６が読出及び書込動作全てのために使用されるので、バーストアドレスシケンスカウンター１０６を内部アドレスＷＡ０＿ｄｃで早く設定することが困る。その結果、アドレスデコーディング速度の損失が生じる場合がある。

従って、本発明の一般的な目的は向上された性能を持つ同期型バースト半導体メモリ装置を提供することである。

本発明の他の目的はシングルバーストアドレス発生器を使用するによるアドレスデコーディングタイミング損卒を減少させることができる同期型バースト半導体メモリ装置を提供することである。

本発明の一つの特徴によると、外部クロック（あるいは、システムクロック）信号に同期され、動作するＳＲＡＭ、ＤＲＡＭ、フラッシＥＥＰＲＯＭ、ＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等のような半導体メモリ装置が提供される。同期型メモリの重要な利点はシステムクロックエッジがシステムによりメモリに提供されなければならない唯一のタイミングストロブ（ｔｉｍｉｎｇｓｔｒｏｂｅ）ということである。これはＰＣボードあるいはモジュル周辺に伝達されなければならないタイミングストロブの数を減少させることができるようにする。又、本発明の同期型メモリ装置は、外部クロック信号の上昇及び下降エッジに応答してデータをアクセスし、これはメモリ装置のデータレートを二倍に増加させる。
又、本発明のメモリ装置はバースト読出及び書込モードで動作する。このようなバーストモードアクセスはメモリ装置の内部バースが外部バースより広いという利点を持つ。これは一連のバーストモードアドレスからの全てのデータが最初アドレスの入力により、メモリ装置からそれの出力に先取りされる。本発明の同期型メモリ装置には二つの内部アドレス発生器が提供されるが、それら中、一つはバースト読出動作だけのためであり、他の一つはバースト書込動作だけのためである。バースト読出アドレス発生器は外部アドレスに応じて一連のバースト読出アドレスを内部的に発生する。バースト書込アドレス発生器あるいは外部アドレスに応じて一連のバースト書込アドレスを内部的に発生する。又、本発明の半導体メモリ装置は外部から印加される読出及び書込命令情報に応じて内部アドレス発生器の動作を制御する制御器を具備する。

本発明の他の特徴によると、外部クロック信号の上昇及び下降エッジに応じてアクセスができるし、バースト読出及び書込モードで動作可能な同期型半導体メモリ装置はデータビットを貯蔵する複数のメモリセルを含むメモりセルアレイ、外部アドレスを一時的に維持する第１アドレスレジスター、第１アドレスレジスターの出力を受け入れ、バースト読出動作のための一連の第１内部アドレスを発生する第１内部アドレス発生器、外部アドレスをを一時的に維持する第２アドレスレジスター、そして、第２アドレスレジスターの出力を受け入れ、バースト書込動作のための一連の第２内部アドレスを発生する第２内部アドレス発生器を具備する。
この特徴による半導体メモリ装置は第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器、少なくとも外部書込インエーブル信号に応答して第１及び第２アドレスレジスター、第１及び第２内部アドレス発生器、そして、アドレス選択器の一つの動作を制御する制御器及び、アドレス選択器の出力をデコーディングし、メモリセルを選択するアドレスデコーダーをより具備する。メモリ装置はその上、第１書込データを一時的に維持する第１データインレジスター、第２書込データを一時的に維持する第２データインレジスター、第１及び第２書込データはシリアルに入力され、第２内部アドレス発生器の出力に応じて第１及び第２書込データを整列する書込データ整列器、整列されたデータをメモリセルに書込する書込ドライバーを含む。メモリ装置はその上、メモリセルに貯蔵された第１読出データ及び第２読出データを並列に感知し、増幅する感知増幅回路と、第１内部アドレス発生器の出力に応答して第１及び第２読出データを整列し、第１及び第２読出データをシリアルに出力する読出データ整列器を含む。

次に装置の動作について説明する。
このような装置により、同期型メモリ装置には別の内部読出動作及び書込専用アドレス発生器が備えているので、バースト書込動作が読出動作により中止されても、中止された書込動作のためには内部アドレス発生器の再設定が不必要である。それで、メモリ装置はより短い内部アドレスデコーディング時間を持ち、結果的にディバイス性能が向上されることができる。

本発明による半導体メモリ装置の一番重要な特徴はバースト読出及び書込動作のためには別々の内部アドレス発生器を使用することである。このような別のバースト読出及び書込アドレス発生器はディバイス性能を向上するように内部アドレスデコーディング時間を短縮させる。

ここでは、説明の便宜上、ＳＲＡＭ環境と関連して本発明の実施例を説明する。しかし、ここに開示される実施例はＤＲＡＭ、フラッシＥＥＰＲＯＭ、ＦＲＡＭ、等のような別の半導体メモリでも発明の概念を実現するために使用されることができるに注意しなければならない。又、本発明の半導体メモリ装置はコアサイクル時間（ｃｏｒｅ ｃｙｃｌｅ ｔｉｍｅ）を減少させるためのオートトラッキングビットラインスキム（ａｕｔｏーｔｒａｃｋｉｎｇ ｂｉｔ ｌｉｎｅｓｃｈｍｅ）、電流減少のための短縮メーンデータライン（ｓｈｏｒｔｅｎｅｄ ｍａｉｎ ｄａｔａ ｌｉｎｅ）、デュアルーレイルリセットダイナミック回路（ｄｕａｌーｒａｉｌ ｒｅｓｅｔ ｄｙｎａｍｉｃ ｃｉｒｃｕｉｔ）を通じて高速伝達特性を持つノイズ免疫回路（ｎｏｉｓｅ ｉｍｍｕｎｅ ｃｉｒｃｕｉｔ）、２ービット先取り動作、そして、プロセッサー（あるいはＣＰＵ）データ有効時間（ｄａｔａーｖａｌｉｄａｔｉｏｎ ｔｉｍｅ）を補償するために出力データと同期されるストロブクロックと共に具現されることができる。従って、本出願の明細書及び図面は制限的な意味より図示的なことと認められなければならない。

次は、添付された図面を参照して本発明の好ましい実施例に対して説明する。

図３は本発明による同期型パイプラインドバーストＳＲＡＭ装置の好ましい実施例を示すブロック図であり、図４は図３のメモリ装置の読出及び書込アドレス経路上の回路を示す詳細回路図である。図面において、本発明の技術要旨を優しく把握することができるようによく知られていた回路はブロック図形態で図示されている。又、説明の便宜上、本発明のＳＲＡＭ装置が最大バースト長さ４を支援し、２段支援特徴（すなわち、２サイクルの書込レイタンシ）を持つと仮定しよう。

まず、図３を参照すると、同期型パイプラインドバーストＳＲＡＭ装置３００は外部から印加される他のクロック信号Ｋ及びＫと同期され動作する。クロックバッファー３０２は外部クロック信号Ｋ及びＫに同期され、内部クロック信号ＣＬＫを発生する。ＳＲＡＭ装置３００はたとえ、図示されていないが、四つのマットから構成されたメモリセルアレイ３２６を含む。各マットは三つのブロックで構成され、九つの入／出力を持つ。各ブロックは三つの入／出力を持つ。又、各ブロックは八つのサブーブロックで構成され、各サーブブロックは６４Ｋｂの容量を持つ。アドレス信号Ａ０ーＡ１６はアドレスバッファー３０６を通じて第１及び第２アドレスレジスター（３０８及び３１２）に供給される。レジスター３０８及び３１２はアドレス信号Ａ０ーＡ１６を各々一時的に維持する。その上、パイプラインド書込サイクルを向上させ、読出ー書込転換時間（ｒｅａｄーｔｏ−ｗｒｉｔｅ ｔｕｒｎａｒｏｕｎｄ ｔｉｍｅ）を減少されるために、第１及び第２データインレジスター３２０ａ及び３２０ｂが提供され、これら各々は３６−ビットバス（３６−ｂｉｔ ｗｉｄｅ ｂｕｓ）を持つ。

ＳＲＡＭ装置３００はアドレス及び制御入力が提供された後、一つあるいはそれより多くのクロックサイクルの後にそれのメモリセルに書込される”レートライト（ｌａｔｅ ｗｒｉｔｅ）”動作モードを持つ。このモードは書込動作が読出動作の次に起こす時、正常的に生じる遊休サイクル（ｉｄｌｅ ｃｙｃｌｅｓ）の数を最小化させる。共に、メモリ装置３００はバースト読出及び書込モードで動作する。

又、メモリ装置３００は正常的なＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）及びＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）動作モードを持つ。すなわち、メモリ装置３００は外部クロック信号ＫあるいはＫの上昇及び下降エッジに応答してデータをアクセスすることができるし（ＤＤＲモード）、それだけでなく、クロック信号ＫあるいはＫの上昇あるいは下降エッジに応答してアクセスすることができる（ＳＤＲモード）。

又、ＳＲＡＭ装置３００が書込動作を遂行する間に読出命令が発生されると、メモリ装置３００は読出動作と衝突しないで、メモリセルに最後ワードを書込することができないので、それのレジスターに書込動作のためのアドレス及びデータを一時的に貯蔵する。余りの書込データは次の書込サイクルが生じる時までにレジスターでそのままにある。読出サイクル後の一番目書込サイクルでは、以前書込サイクルのラッチされたデータがメモリセルに書込される。これは”ポスティドライト（ｐｏｓｔｅｄ ｗｒｉｔｅ）”機能と呼ばれる。

ＳＲＡＭ装置３００では、全ての同期入力がクロック信号ＫあるいはＫにより制御されるレジスターを通過する。同期入力はクロック信号の上昇エッジでラッチされる。同期入力は全てのアドレスＡ０ーＡ１６、全てのデータ入力ＤＱ０ーＤＱ３５、同期ロード信号（ｓｙｎｃｈｒｏｎｏｕｓ ｌｏａｄ ｓｉｇｎａｌ）Ｂ１、読出／書込（Ｒ／Ｗ）インエーブル信号Ｂ２、そして、ＳＤＲ及びＤＤＲ動作モード中、一つを選ぶためのデータレート信号Ｂ３を含む。

図３に図示されたように、制御ロジック３０４は内部クロック信号ＣＬＫに同期され、同期ロード信号Ｂ１、読出／書込インエーブル信号Ｂ２、そして、データレート信号Ｂ３を受け入れる。同期ロード信号Ｂ１はバスサイクルシケンスが定義される時、ロー状態になる。そのようなバスサイクルシケンスの定義にはアドレス、データ伝達方向（ｄａｔａ ｔｒａｎｓｆｅｒ ｄｉｒｅｃｒｉｏｎ）及びデータ長さ（ｄａｔａ ｌｅｎｇｔｈ）が含まれる。読出／書込選択信号Ｂ２はアクセスタイプ（読出あるいは書込）を示す。読出動作は信号Ｂ２がハイ状態である時、遂行されることができる反面、書込動作は信号Ｂ２がロー状態である時、遂行されることができる。又、信号Ｂ２は信号Ｂ１がハイ状態である時、バーストサイクルが遂行されるかの可否を示す。

ＳＲＡＭ装置３００には出力インエーブル信号（未図示される）と同じような幾つの比同期制御入力とバーストタイプ信号ＬＢＯが外部から印加される。信号ＬＢＯはインターリブドバーストあるいはリニアバーストの選択をできるようにする。

ＳＤＲ書込動作の間には、データがクロック信号Ｋの上昇エッジでラッチされ、ＤＤＲ書込動作の間には、データがクロック信号Ｋの上昇及び下降エッジでラッチされる。読出データはＳＤＲモードでクロック信号Ｋの上昇エッジで駆動され、ＤＤＲモードでクロック信号の上昇及び下降エッジで駆動される。

内部アドレスは信号Ｂ２がハイ状態である時、入力されるが、ＮＯＰ（ｎｏｏｐｅｒａｔｉｏｎ）は信号Ｂ２がロー状態である時、遂行される。データレート信号Ｂ３は同期ロード信号Ｂ１がロー状態である間にクロック信号ＣＬＫあるいはＫの上昇エッジで制御ロジック３０４によりサンプリングされる。この時、ＳＲＡＭ装置３００はＳＤＲ読出あるいは書込動作を遂行する。万一、信号Ｂ３がロー状態でサンプリングされると、クロック信号ＣＬＫあるいはＫの毎クロックエッジでＤＤＲ読出あるいは書込動作が遂行される。

そして、制御ロジック３０４はレジスターインエーブル信号Ｅ１ないしＥ４のような内部制御信号、書込動作のデータレート（ＤＤＲ書込あるいはＳＤＲ書込）を示す書込レート信号ＷＤ、読出動作のデータレートを示すための読出レート信号ＲＤ、書込インエーブル信号ＷＥＮ、そして、内部的に生成される連続バーストアドレス（ｓｕｂｓｅｑｕｅｎｔ ｂｕｒｓｔ ａｄｄｒｅｓｓｅｓ）を活性化させるためのバースト連続信号ＢＣＮを発生する。

同時に、第１アドレスレジスター３０８の出力ＲＡ０ーＲＡ１６中、二つのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）アドレス信号ＲＡ１及びＲＡ０はバースト読出アドレス発生器として使用される第１内部アドレス発生器３１０にロードされる。アドレスレジスター３０８の他の出力信号ＲＡ２ーＲＡ１６は２＊１マルチプレッサーのようなアドレス選択器３１６に直接に提供される。同じように、第２アドレスレジスター３１２の２ビット出力信号ＷＡ１及びＷＡ０はバースト書込アドレス発生器として使用される。第２内部アドレス発生器３１４にロードされる。レジスター３１２の他の出力信号ＷＡ２ーＷＡ１６はアドレス選択器３１６に提供される。内部アドレス発生器３１０及び３１４全ての内部クロック信号ＣＬＫに同期され、動作し、バースト連続信号ＢＣＮ、書込インエーブル信号ＷＥＮ及びバーストタイプ信号ＬＢＯを供給してもらう。第１内部アドレス発生器３１０はバースト読出アドレス信号ＲＡ０’及びＲＡ１’を発生する。第２内部アドレス発生器３１４はバースト書込アドレス信号ＷＡ０’及びＷＡ１’を発生する。アドレス信号ＲＡ０’、ＲＡ１’、ＷＡ０’、ＷＡ１’はＤＤＲ動作で各クロックエッジから信号ＬＢＯにより表記される順番に出るが、ＳＤＲ動作では各上昇エッジだけで出る。バースト読出アドレス信号ＲＡ１’は第１アドレスレジスター３０８からのアドレス信号ＲＡ２ーＲＡ１６と共にアドレス選択器３１６の入力Ａに供給される。バースト書込アドレス信号ＷＡ１’は第２アドレスレジスター３１２からのアドレス信号ＷＡ２ーＷＡ１６と共にアドレス選択器３１６の他の入力Ｂに供給される。

図４を参照すると、第１アドレスレジスター３０８はアドレスバッファー３０６に連結されたスイッチ回路４０２及び、このスイッチ回路４０２に連結されたラッチ回路４０４で構成される。スイッチ回路４０２はロジック回路３０４（図３に図示される）からの制御信号Ｅ１に応答して開閉される。第１内部アドレス発生器３１０はラッチ回路４０４に連結されたカウンター４０６と２＊１マルチプレッサー４０８で構成される。カウンター４０６は内部クロック信号ＣＬＫに同期され、動作し、制御ロジック３０４からのバーストタイプ信号ＬＢＯにより制御される。カウンター４０６は内部クロック信号ＣＬＫに同期され、バースト読出アドレス信号ＲＡ０’及びＲＡ１’を発生する。アドレス信号ＲＡ０’及びＲＡ１’の発生順序は制御ロジック３０４からのバーストタイプ信号ＬＢＯにより決定される。マルチプレッサー４０８は二つの入力Ａ及びＢを持ち、それら中、一つの入力はカウンター４０６の出力を受け入れ、他の入力はラッチ回路４０４の出力を受け入れる。マルチプレッサー４０６は制御ロジック３０４からのバースト連続信号ＢＣＮに応じて二つの入力中、一つを選択的に出力する。マルチプレッサー４０８の出力はアドレス選択器３１６の入力Ａに提供される。

第２アドレス発生器３１２は二つのスイッチ回路４１０及び４１４，そして、二つのラッチ回路４１２及び４１６を含む。スイッチ回路４１０はアドレスバッファー３０６とラッチ回路４１２の間に連結される。スイッチ回路４１２はラッチ回路４１２及び４１６の間に連結される。スイッチ回路４０２は制御信号の反転信号Ｅ２により制御される。スイッチ回路４０２，４１０そして、４１４はＭＯＳトランジスターあるいはＣＭＯＳ電送ゲート回路で具現されることができる。ラッチ回路の数は書込レイタンシ（ｗｒｉｔｅ ｌａｔｅｎｃｙ）により決定される。

第２内部アドレス発生器３１４はラッチ回路４１６に連結されたカウンター４１８及び２＊１マルチプレッサー４２０で構成される。カウンター４１８は内部クロック信号ＣＬＫに同期され、バースト読出アドレス信号ＷＡ０’及びＷＡ１’を発生する。アドレス信号ＷＡ０’及びＷＡ１’の発生順序は制御ロジック３０４からのバーストタイプ信号ＬＢＯにより決定される。マルチプレッサー４２０は二つの入力Ａ及びＢを持ち、それら中、一つはカウンター４１８の出力を受け入れ、他の一つはラッチ回路４１６の出力を受け入れる。マルチプレッサー４０６は制御ロジック３０４からのバースト連続信号ＢＣＮに応じて二つの入力中、一つを選択する。マルチプレッサー４０８の出力はアドレス選択器３１６の入力Ｂに提供される。デコーダー３１８はアドレス選択器３１５の出力を提供してもらう。ここで、本発明の他の変形で第１及び第２内部アドレス発生器３１０及び３１４が読出及び書込アドレス発生器として各々具現されるのができることに注意しなければならない。

前で説明されたように、同期型パイプラインドバーストＳＲＡＭ装置３００は別の内部読出ー及び書込ー専用アドレス発生器３１０及び３１４を持ち、それで、読出サイクル後にポスティドライトサイクルの間にラッチされたアドレスに内部アドレス発生器を設定する必要がない。それで、ＳＲＡＭ装置３００の内部アドレスデコーディング時間が従来技術のメモリ装置と比較して減少されることができる。

再び、図３を参照すると、アドレス選択器３１６は書込インエーブル信号ＷＥＮに応答してバースト読出アドレス信号ＲＡ１’ーＲＡ１６及びバースト書込アドレス信号ＷＡ１’ーＷＡ１６中、一つを選択する。バースト読出アドレス信号ＲＡ１’ーＲＡ１６は書込インエーブル信号ＷＥＮがハイ状態である時、選択され、バースト書込アドレス信号ＷＡ１’ーＷＡ１６は信号ＷＥＮがロー状態である時、選択される。アドレス選択器３１６の出力はデコーダー３１８に提供される。デコーダー３１８はアドレス選択器３１６からの１６−ビットアドレスＡ１’ーＡ１６をデコーディングしてメモリセルアレイ３２６のロー及びカラムを選択する。

データインレジスター３２０ａ及び３２０ｂは各々直列に入力された二つの連続的な３６−ビットデータをを維持する。レジスター３２０ａ及び３２０ｂの出力は書込データ整列器（ｗｒｉｔｅ ｄａｔａ ｓｏｒｔｅｒ）３２２に同時に供給される。

書込データ整列器３２２は第２内部アドレス発生器３１４からのアドレス信号ＷＡ０’によりデータインレジスター３２０ａ及び３２０ｂの二つの３６−ビット出力の電送経路をスイッチする。例えば、アドレス信号ＷＡ０’がハイ状態である時、レジスター３２０ａ及び３２０ｂの出力は各々高い順序の３６−ビットデータと低い順序の３６ービットデータにそして、それと反対に整列される。信号ＷＡ０’がロー状態である時、レジスター３２０ａ及び３２０ｂの出力は反対にスイッチされる。整列された７２−ビット書込ドライバー３２４に提供される。

書込ドライバー３２４は制御ロジック３０４からの書込レート信号ＷＤに応答してメモリセルアレイに７２あるいは３６ビットのデータを書込する。信号ＷＤがロー状態である時（すなわち、ＤＤＲ書込モード）、７２−ビットデータはメモリセルアレイ３２６に書込される。信号ＷＤがハイ状態である時（すなわち、ＳＤＲ書込モード）、３６−ビットデータがメモリセルアレイ３２６に書込される。

感知増幅回路３２８は制御ロジック３０４からの読出レート信号ＲＤに応答してメモリセルアレイ３２６からの７２−あるいは３６−ビットデータを感知増幅する。感知増幅回路３２８は信号ＲＤがロー状態である時（すなわち、ＤＤＲ読出モード）デコーダー３１８により選択されたメモリセルから７２−ビットデータを感知し、感知増幅回路３２８は信号ＲＤがハイ状態である時（すなわち、ＳＤＲ読出モード）３６−ビットデータを感知する。感知増幅回路３２８の出力データは読出データ整列器（ｒｅａｄ ｄａｔａｓｏｒｔｅｒ）３３０に提供される。

ＤＤＲモードの間、読出データ整列器３３０は７２−ビット出力データを二つの３６−ビットデータに分け、第１内部アドレス発生器３１０からのアドレス信号ＲＡ０’により高い順序のデータと低い順序のデータに二つの３６−ビットデータを整列し、そして、それと反対の順番に整列する。整列されたデータはデータ出力バッファー３３２を通じて出力パッド３３４に直列に出力される。

アドレス比較器３３６は書込動作が終結されなく（ｐｅｎｄｉｎｇ）読出動作が要求される時だけに活性化される。比較器３３６は第１アドレスレジスター３０８の出力アドレスを第２アドレスレジスター３２１の出力アドレスと比較する。アドレスが互いに同一であると、比較器３３６はアクティブハイレベルの比較信号ＥＱＡを発生し、そうでないと、非活性状態のローレベルの比較信号を発生する。信号ＥＱＡがハイになる時、データインレジスター３２０ａ及び３２０ｂに維持されるデータはメモリセルアレイ３２６をバイパス（ｂｙｐａｓｓ）して読出データ整列器３３０に直接送られる。従って、たとえアドレスが以前サイクルで書込されても読出動作がアドレスで早速遂行される。この読出サイクルの間に、メモリセルアレイ３２６は比較器３３６によりバイパスされ、データはその代わりに最近書込されたデータを貯蔵するデータインレジスター３２０ａまたは、３２０ｂから読出される。

エコクロックバッファー３３８はクロック信号ＣＬＫあるいはＫ）同期され、出力データストロブ信号として他のエコクロック信号ＫＱ及びＫＱを発生する。出力データＤＱ０ーＤＱ３５はエコクロック信号ＫＱ及びＫＱに正確に同期される。エコクロック信号ＫＱ及びＫＱはある制御信号により非活性化されなく、いつもクロック信号ＣＬＫあるいはＫの周波数と一致する。

図５は図３に図示されたＳＲＡＭ装置３００のタイミング図である。説明の便宜のために、本発明のＤＤＲ ＳＲＡＭ装置３００がバースト長さ１，２そして４を支援し、メモリ装置が２段遅延特性を持つと仮定しよう。

図５を参照すると、外部クロックＫのサイクルＣ１で、バースト長さ２を持つＤＤＲバースト書込動作（外部制御信号Ｂ１，Ｂ２，そしてＢ３すべてがロー状態である）を示す命令ＤＷ２が外部アドレスＡ０＿ａが最初バーストアドレスに入力される間に発生され、ＤＷ２命令に応じる書込データＷ０ａ及びＷ０ｂはＳＲＡＭ装置３００がレートライトタイプであるから、クロック信号ＫのサイクルＣ２で順次的に入力される。

次に、バースト長さ４を持つＤＤＲバースト書込動作を示す命令ＤＷ４が外部アドレスＡ１＿ｂが提供される間に与えられると、ＤＷ４命令に相応する書込データがクロック信号ＫのサイクルＣ３及びＣ４で順次的に入力される。

ＤＷ４命令の連続命令が発生されるクロック信号ＫのサイクルＣ３の間に、データＷ０ａ及びＷ０ｂをメモリセルに書込するための内部アドレスＷＡ０＿ａｂが二段遅延書込特徴により発生される。書込データＷ０ａ及びＷ０ｂのためのバースト書込アドレスの参照記号ＷＡ０＿ａｂは直列入力されたデータＷ０ａ及びＷ０ｂ全てが選択されたメモリセルに並列に同時に書込されることを示す。

サイクルＣ４で、バースト長さ４を持つＤＤＲバースト読出動作（外部制御信号Ｂ１及びＢ２はロー状態であり、外部制御信号Ｂ２はハイ状態である）を示す命令ＤＲ４が最初バーストアドレスとして提供され、ＳＲＡＭ装置３００のポスティドライト特徴（ｐｏｓｔｅｄ ｗｒｉｔｅ ｆｅａｔｕｒｅ）により、ＤＲ４動作のためのバーストアドレスＲＡ２＿ｃｄは外部アドレスＡ２＿ｃを利用して内部的に発生される。ポスティドライト特徴によると、書込データＷ１ｂ、Ｗ１ａ、Ｗ１ｄそしてＷ１ｃはＤＲ４動作が完了される時までラッチされる。

バースト読出連続命令を持つサイクルＣ５で、次の内部バーストアドレスＲＡ２＿ａｂが生成され、ＤＲ４動作のためのバーストアドレスＲＡ２＿ｃｄに相応する第１読出データＲ２ｃはクロック信号Ｋの下降エッジでデータバスに駆動される。

サイクルＣ６で、バースト長さ１を持つＳＤＲバースト読出動作（外部制御信号Ｂ１はロー状態であり、外部制御信号Ｂ２及びＢ３はハイ状態である）を示す命令ＳＲ１が外部アドレスＡ３＿ｄにより与えられると、内部アドレスＡ３＿ｄは追加的な内部アドレスの発生ないにアドレスＲＡ３＿ｄになり、ＤＲ４動作に相応する読出データＲ２ｄ及びＲ２ａはデータバース上に示す。読出データＲ２ｃ及びＲ２ｄあるいはＲ２ａ及びＲ２ｂのためのバーストアドレスの参照記号ＲＡ２＿ｃｄあるいはＲＡ２＿ａｂはデータＲ２ｃ及びＲ２ｄあるいはＲ２ａ及びＲ２ｂ全てが選択されたメモリセルから並列に読出されることを現れる。

図５に図示されたように、ＳＲＡＭ装置３００は書込サイクルで読出サイクルに遷移する場合”ノーオパーレーション（ｎｏ ｏｐｅｒａｔｉｏｎ）ＮＯＰ”サイクルが不必要としても読出サイクルで書込サイクルに遷移する場合、外部アドレス入力がない単一のＮＯＰサイクル（外部制御信号Ｂ１及びＢ３はハイ状態であり、外部制御信号Ｂ２はロー状態である）を必要とする。従って、クロック信号ＣＫのサイクルＣ７では、ＮＯＰサイクルが次のサイクルＣ８で遂行される書込動作のために追加される。ＮＯＰサイクルＣ７の間には、ＤＲ４動作に相応する最終読出データＲ２ｂが内部アドレスを発生しないで、データバスに駆動され、ＤＲ４動作が完了される。読出データＲ２ｃ、Ｒ２ｄ、Ｒ２ａ，Ｒ２ｂの出力順序は外部アドレスＡ２＿ｃ及び選択されたバーストモードにより決定される。

バースト長さ１を持つＤＤＲ書込動作（外部制御信号Ｂ１及びＢ２はロー状態であり、外部制御信号Ｂ３はハイ状態である）を示す命令ＤＷ１が外部アドレスＡ４＿ａと共に与えられるクロック信号ＣＫのサイクルＣ８では、サイクルＣ４でラッチされた書込データＷ０ｂ及びＷ０ａが内部アドレスＷＡ１＿ａｂのデコーディングにより選択されたメモリセルに書込される。

［発明の効果］
前記したように、別の内部バースト読出及び書込アドレス発生器が同期型バースト半導体メモリ装置に提供されるので、メモリ装置はポスティドライトモードで内部アドレスデコーディング時間を短縮させることができるし、結果的にディバイス性能が向上されることができる。

従来技術による同期型半導体メモリ装置を示すブロック図である。 図１の従来技術のメモリ装置のタイミング図である。 本発明による同期型半導体メモリ装置の好ましい実施例を示すブロック図である。 図３のメモリ装置の読出及び書込アドレス経路上の回路の詳細回路図である。 図３のメモリ装置のタイミング図である。

符号の説明

１００，３００：ＳＲＡＭ装置
１０２，３０２：クロックバッファー
１０４，３０８，３１２：アドレスレジスター
１０６：カウンター
１００，１２４ａ，１２４ｂ，１２４，１３６，１３８：マルチプレッサー
１１２：アドレスデコーダー
１１４：ＳＤＲ／ＤＤＲ出力制御ロジック
１１６，３３６：アドレス比較器
１１８，１５０：ロジックゲート
１２０，１２２：データ入力レジスター
１２６：書込レジスター
１２８，３２４：書込ドライバー
１３０，３２６：メモリセルアレイ
１３２，３２８：感知増幅回路
１３４：出力レジスター
１４０：出力バッファー
１４２：データレートレジスター
１４４：書込／読出インエーブルレジスター
１４８：出力インエーブルレジスター
１５２，１５４，３３８：エコクロックバッファー
３０４：制御ロジック
３０６：アドレスバッファー
３１０，３１２：内部アドレス発生器
３１６：アドレス選択器
３１８：デコーダー
３２０：データインレジスター
３２２：書込データ整列器
３３０：読出データ整列器
３３２：データ出力バッファー
３３４：出力パッド

Claims (17)

1. 外部クロック信号に同期され、動作する半導体メモリ装置において、
   データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
   外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器と、
   前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器と、
   前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
   外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
   アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。
2. 前記メモリ装置は前記外部クロック信号の上昇及び下降エッジで前記データビットをアクセスすることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記メモリ装置はスタテックランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）装置であることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記メモリ装置はダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）装置であることを特徴とする請求項１に記載の半導体メモリ装置。
5. 外部クロック信号の上昇及び下降エッジに応じてアクセスができるし、バースト読出及び書込モードで動作可能な同期型半導体メモリ装置において、
   データビットを貯蔵する複数のメモリセルを持つメモりセルアレイと、
   外部アドレスを一時的に維持する第１アドレスレジスターと、
   前記第１アドレスレジスターの出力を受け入れ、バースト読出動作のための一連の第１内部アドレスを発生する第１内部アドレス発生器と、
   前記外部アドレスを一時的に維持する第２アドレスレジスターと、
   前記第２アドレスレジスターの出力を受け入れ、バースト書込動作のための一連の第２内部アドレスを発生する第２内部アドレス発生器と、
   前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
   少なくとも外部書込インエーブル信号に応答して前記第１及び第２アドレスレジスター、前記第１及び第２内部アドレス発生器、そして、前記アドレス選択器の一つの動作を制御する制御器及び、
   前記アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー含むことを特徴とする同期型半導体メモリ装置。
6. 第１書込データを一時的に維持する第１データインレジスターと、
   第２書込データを一時的に維持する第２データインレジスターと、
   前記第１及び第２書込データはシリアルに入力され、
   前記第２内部アドレス発生器の出力に応じて第１及び第２書込データを整列する書込データ整列器及び、
   前記整列されたデータを前記メモリセルに書込する書込ドライバーを付加的に含むことを特徴とする請求項５に記載の同期型半導体メモリ装置。
7. 前記メモリセルに貯蔵された第１読出データ及び第２読出データを並列に感知し、増幅する感知増幅回路及び、
   前記第１内部アドレス発生器の出力に応答して前記第１及び第２読出データを整列し、前記第１及び第２読出データをシリアルに出力する読出データ整列器を付加的に含むことを特徴とする請求項５に記載の同期型半導体メモリ装置。
8. 前記メモリ装置はスタテックランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）装置であることを特徴とする請求項５に記載の半導体メモリ装置。
9. 前記メモリ装置はダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）装置であることを特徴とする請求項５に記載の半導体メモリ装置。
10. 前記第１内部アドレス発生器は、
    内部クロック信号に同期して動作するとともに、前記第１アドレスレジスターの出力を入力とする第１カウンターと、
    前記第１アドレスレジスターの出力と前記第１カウンターの出力のうちの一つを選択する第１マルチプレクサとを有し、
    前記第２内部アドレス発生器は、
    内部クロック信号に同期して動作するとともに、前記第２アドレスレジスターの出力を入力とする第２カウンターと、
    前記第２アドレスレジスターの出力と前記第２カウンターの出力のうちの一つを選択する第２マルチプレクサとを有することを特徴とする請求項１に記載の半導体メモリ装置。
11. 前記カウンターが書込インエーブル信号に応じて動作することを特徴とする請求項１０に記載の半導体メモリ装置。
12. 前記マルチプレッサーが内部的に生成される連続バーストアドレスを活性化させるためのバースト連続信号に応じて動作することを特徴とする請求項１０に記載の半導体メモリ装置。
13. 前記第１内部アドレス発生器は、
    内部クロック信号に同期して動作するとともに、前記第１アドレスレジスターの出力を入力とする第１カウンターと、
    前記第１アドレスレジスターの出力と前記第１カウンターの出力のうちの一つを選択する第１マルチプレクサとを有し、
    前記第２内部アドレス発生器は、
    内部クロック信号に同期して動作するとともに、前記第２アドレスレジスターの出力を入力とする第２カウンターと、
    前記第２アドレスレジスターの出力と前記第２カウンターの出力のうちの一つを選択する第２マルチプレクサとを有することを特徴とする請求項５に記載の半導体メモリ装置。
14. 前記カウンターが書込インエーブル信号に応じて動作することを特徴とする請求項１３に記載の半導体メモリ装置。
15. 前記マルチプレッサーが内部的に生成される連続バーストアドレスを活性化させるためのバースト連続信号に応じて動作することを特徴とする請求項１３に記載の半導体メモリ装置。
16. 外部クロック信号に同期され、動作する半導体メモリ装置において、
    データビットを貯蔵する複数のメモリセルを持つメモリセルアレイ、
    外部アドレスに応じて読出／書込動作のための一連の第１内部アドレスを発生する第１内部アドレス発生器と、
    前記外部アドレスに応じて読出／書込動作のための一連の第２内部アドレスを発生する第２内部アドレス発生器と、
    前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
    外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
    アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むとともに、
    前記外部アドレスを一時的に維持するレジスタであって、維持した外部アドレスを前記第１内部アドレス発生器に出力する第１アドレスレジスターと、
    前記外部アドレスを一時的に維持するレジスタであって、維持した外部アドレスを前記第２内部アドレス発生器に出力する第２アドレスレジスターと、
    前記第１アドレスレジスターの出力と前記第２アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する比較器と、
    書込データを一時的に維持するデータインレジスターと、をさらに含み、
    前記制御器は、
    書込動作が終結されない間に読出動作が要求されたと、前記比較器が判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする半導体メモリ装置。
17. 外部クロック信号の上昇及び下降エッジに応じてアクセスができるし、バースト読出及び書込モードで動作可能な同期型半導体メモリ装置において、
    データビットを貯蔵する複数のメモリセルを持つメモりセルアレイと、
    外部アドレスを一時的に維持する第１アドレスレジスターと、
    前記第１アドレスレジスターの出力を受け入れ、バースト読出動作のための一連の第１内部アドレスを発生する第１内部アドレス発生器と、
    前記外部アドレスを一時的に維持する第２アドレスレジスターと、
    前記第２アドレスレジスターの出力を受け入れ、バースト書込動作のための一連の第２内部アドレスを発生する第２内部アドレス発生器と、
    前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
    少なくとも外部書込インエーブル信号に応答して前記第１及び第２アドレスレジスター、前記第１及び第２内部アドレス発生器、そして、前記アドレス選択器の一つの動作を制御する制御器及び、
    前記アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー含むとともに、
    前記第１アドレスレジスターの出力と前記第２アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する比較器と、
    書込データを一時的に維持するデータインレジスターと、をさらに含み、
    前記制御器は、
    書込動作が終結されない間に読出動作が要求されたと、前記比較器が判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする同期型半導体メモリ装置。

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