KR100936792B1 - 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법 - Google Patents

반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법 Download PDF

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Abstract

본 발명의 실시예는 반도체 메모리 장치에서 글로벌(GIO) 버스를 불필요하게 충방전시킴으로써 증가되는 소모전력을 감소시키고, 또한 글로벌 버스 근처의 신호 라인에 야기되는 커플링을 제거하기 위한 회로 및 방법을 제안한다. 본 발명의 실시예에 따르면, 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로는, 글로벌 버스와, 상기 글로벌 버스에 접속되며, 라이트를 위한 미리 결정된 제1 버스트길이의 데이터 또는 상기 제1 버스트길이의 절반인 제2 버스트길이의 데이터를 상기 글로벌 버스상에 선택적으로 로딩하는 데이터 블럭과, 상기 글로벌 버스에 접속되며, 상기 글로벌 버스상에 로딩된 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 라이트하는 메모리 뱅크를 포함한다.
Figure R1020080067199
라이트, 버스트길이, BL4/BC4, GIO, 로딩

Description

반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및 방법 {CIRCUIT AND METHOD FOR CONTROLLING LOAD OF WRITE DATA IN A SEMICONDUCTOR MEMORY DEVICE}
본 발명의 실시예는 반도체 메모리 장치의 라이트 동작에 관한 것으로, 특히 라이트될 데이터의 로딩을 제어하는 회로 및 방법에 관한 것이다.
통상적으로 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 데이터를 처리하는 코어 영역과 외부의 다른 반도체 장치와 데이터를 주고 받는 데이터 입출력 영역으로 나눌 수 있다. 상기 데이터 입출력 영역에는 외부에서 전달되는 데이터를 버퍼링하여 코어 영역으로 전달하기 위한 데이터 블럭이 구비된다.
예컨대, 외부에서 전달되는 데이터를 코어 영역으로 전달하기 위한 종래기술에 따른 데이터 블럭을 포함한 라이트 동작을 위한 회로의 블록다이아그램이 도 1에 도시되어 있다. 이 회로는 JEDEC(Joint Electrion Device Engineering Council) 스펙에 따른 DDR3(Dual Data Rate 3) SDRAM(Synchronous Dynamic Random Access Memory)에 적용되는 예를 도시하고 있다.
상기 도 1을 참조하면, 데이터 라이트 동작은 데이터 블럭 100에서 라이트를 위한 데이터를 입력하여 글로벌 버스 200상에 실어 보내면 메모리 뱅크 300의 라이트 드라이버들 312,314가 상기 글로벌 버스 200상의 데이터를 선택하는 방식으로 이루어진다.
그러나, 이러한 데이터 라이트 동작은 반도체 칩 내에서 가장 긴 금속라인(metal line)인 글로벌(Global Input/Output)(이하 'GIO'라 칭함)버스를 불필요하게 충방전시킴으로써 소모전력을 증가시킨다. 또한 GIO버스 근처의 신호 라인에 커플링(coupling)을 야기시킨다. 왜냐하면, 상기 데이터 블럭 100은 라이트를 위한 데이터의 버스트길이가 4인 경우에도 버스트길이가 8인 경우와 동일한 방식으로 데이터를 라이트하게 되는데, 이는 버스트길이 4에 해당하는 GIO버스를 불필요하게 점유하는 것이기 때문이다. 예를 들어, JEDEC 스펙에 따르면 상기 데이터 블럭 100은 BL4(burst 4 mode)(또는 BC4(burst chop mode))인 경우 4개의 데이터를 상기 글로벌 입출력 전달부의 입출력 센스증폭기(Input Output Sense Amplifier; 이하 'IOSA'라 칭함) 142,144에 의해 각각이 4개의 데이터를 수용할 수 있는 2개의 GIO버스들인 GIO_O<0:3>,GIO_O<4:7>에 두 개씩 실어 보내고, 메모리 뱅크의 옥텟(octet)내의 라이트 드라이버들 312,314는 각각 대응하는 GIO버스들상의 데이터를 선택하여 라이트를 위해 구동한다.
따라서, 반도체 메모리 장치에서 GIO버스를 불필요하게 충방전시킴으로써 증가되는 소모전력을 감소시키고, 또한 GIO버스 근처의 신호 라인에 야기되는 커플링을 제거하기 위한 새로운 데이터 라이트 방식이 요구된다.
따라서, 본 발명의 실시예는 DRAM과 같은 반도체 메모리 장치에서 특정한 버스트길이의 데이터가 라이트를 위해 제공되는 동작 모드의 경우, 메모리 뱅크에서 GIO버스상에 로딩된 상기 버스트길이보다 큰 데이터를 입력한 후 상기 버스트길이만큼의 데이터를 선택하는 기존의 방식이 가지는 문제점인 불필요한 데이터만큼 GIO버스가 충방전되고 이로 인한 소비전류의 증가 및 노이즈를 완화하기 위한 라이트 데이터의 로딩을 제어하는 회로 및 방법을 제안한다.
본 발명의 실시예의 일 측면에 따르면, 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로는, 글로벌 버스와, 상기 글로벌 버스에 접속되며, 라이트를 위한 미리 결정된 제1 버스트길이의 데이터 또는 상기 제1 버스트길이의 절반인 제2 버스트길이의 데이터를 상기 글로벌 버스상에 선택적으로 로딩하는 데이터 블럭과, 상기 글로벌 버스에 접속되며, 상기 글로벌 버스상에 로딩된 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 라이트하는 메모리 뱅크를 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로는, 버스트 길이 정보에 따른 제어신호를 발생하는 제어신호 발생기와, 라이트를 위한 미리 결정된 제1 버스트길이의 데이터 또는 상기 제1 버스 트길이의 절반인 제2 버스트길이의 데이터를 입력하는 데이터 입력부와, 상기 데이터 입력부에 입력된 데이터를 상기 제1 버스트길이의 데이터로 정렬하는 데이터 정렬부와, 상기 데이터 정렬부에 의해 정렬된 데이터를 입력하고 상기 제어신호 발생기에 의해 발생된 상기 제어신호에 따라 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 글로벌 버스상에 선택적으로 로딩하는 글로벌 입출력 전달부와, 상기 글로벌 버스상에 로딩된 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 라이트하는 메모리 뱅크를 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 글로벌 버스와, 상기 글로벌 버스에 접속되며 라이트를 위한 데이터를 입력하여 상기 글로벌 버스상에 로딩하는 데이터 블럭과, 상기 글로벌 버스상에 로딩된 데이터를 라이트하는 메모리 뱅크를 포함하는 반도체 메모리 장치의 라이트 데이터 로딩 제어 방법은, 버스트길이 정보에 따라 상기 데이터 블럭의 선택적인 로딩 동작을 위한 제어신호를 발생하는 과정과, 상기 제어신호에 따라 라이트를 위한 미리 결정된 제1 버스트길이의 데이터 또는 상기 제1 버스트길이의 절반인 제2 버스트길이의 데이터를 상기 글로벌 버스상에 선택적으로 로딩하는 과정을 포함한다.
본 발명의 실시예는 메모리 뱅크에서 라이트를 위한 데이터를 선택하던 방식 대신에 데이터 블럭에서 라이트를 위한 데이터를 선택하던 방식을 사용한다. 이에 따라 본 발명의 실시예는 반도체 메모리 칩 내에서 가장 긴 금속 라인인 GIO버스의 불필요한 충방전으로 인해 야기되던 전력소모의 증가 및 커플링으로 인한 노이즈의 문제를 해소할 수 있다.
이하 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 라이트 동작을 위한 회로의 블록다이아그램이다. 이 회로는 라이트 동작중 특히 라이트 데이터의 로딩을 제어하는 동작을 수행하는 것으로, DDR3 SDRAM에 적용되는 예를 도시하고 있다.
상기 도 2를 참조하면, 데이터 블럭 100은 글로벌 버스 200에 접속되며, 라이트를 위한 미리 결정된 제1 버스트길이의 데이터 또는 제1 버스트길이의 절반인 제2 버스트길이의 데이터를 상기 글로벌 버스 200상에 선택적으로 로딩한다. 상기 데이터 블럭 100의 선택적인 데이터 로딩 동작은 후술될 도 3에 도시된 바와 같이 구성되며, 버스트길이 정보에 따른 제어신호를 발생하는 제어신호 발생기에 의해 제어된다.
상기 데이터 블럭 100은 데이터 입력부 110과, 데이터 정렬부 120 및 글로벌 입출력 전달부를 포함한다. 상기 데이터 입력부 110은 라이트를 위해 입력되는 데이터 DQ를 입력한다. 상기 라이트 데이터 DQ는 미리 결정된 제1 버스트길이의 데이터이거나 상기 제1 버스트길이의 절반인 제2 버스트길이의 데이터일 수 있다. 예컨 대, DDR3 SDRAM의 라이트 동작은 BL4(burst 4 mode)/BL8(burst 8 mode)/OTF(on-the fly)의 세 가지인 경우로 나누어진다. BL8 동작인 경우 라이트를 위해 입력되는 데이터의 버스트길이는 8비트이다. BL4 동작인 경우와 OTF의 burst chop인 경우, 즉 BL4 동작이거나 BC4 동작의 경우 라이트를 위해 입력되는 데이터의 버스트길이는 4비트이다.
상기 데이터 정렬부 120은 상기 데이터 입력부 110에 입력된 데이터를 정렬하여 제1 버스트길이의 데이터를 출력한다. 예컨대, DDR3 SDRAM의 경우 상기 데이터 정렬부 120은 상기 데이터 입력부 110으로부터의 라이징(rising) 데이터신호 및 폴링(falling) 데이터신호를 입력하고, 이들을 데이터 스트로브신호의 폴링에지(falling edge) 및 외부 클럭신호의 라이징에지(rising edge)에서 정렬시켜 출력한다.
상기 글로벌 입출력 전달부는 상기 데이터 정렬부 120에 의해 정렬된 제1 버스트길이의 데이터를 입력하고 제1 버스트길이의 데이터 또는 제2 버스트길이의 데이터를 상기 글로벌 버스 200상에 선택적으로 로딩한다. 상기 글로벌 입출력 전달부는 2개의 멀티플렉서(multiplexers; MUX)들 132,134와, 2개의 입출력 센스증폭기(input/output sense amplifier; IOSA)들 142,144를 포함한다.
상기 MUX 132는 상기 데이터 정렬부 120에 의해 정렬된 제1 버스트길이인 8비트의 데이터를 입력하고, 제어신호 BL4에 응답하여 제2 버스트길이인 4비트의 데이터 PGIO_O<0:3>을 출력한다. 상기 MUX 134는 상기 데이터 정렬부 120에 의해 정렬된 제1 버스트길이인 8비트의 데이터를 입력하고, 제어신호 BLF_CHOP에 응답하여 제2 버스트길이인 4비트의 데이터 PGIO_O<4:7>을 출력한다. 제어신호 BL4는 라이트 동작모드가 BL4인 경우를 의미하고, 제어신호 BLF_CHOP은 라이트 동작모드가 OTF BC4인 경우를 의미한다.
상기 IOSA 142는 상기 MUX 132로부터 출력되는 4비트의 데이터 PGIO_O<0:3>을 입력하고, 제어신호 DINSTB<0>에 응답하여 상기 입력된 데이터 PGIO_O<0:3>을 센스 증폭한 후 제1 글로벌 버스 GIO_O<0:3>상으로 로딩한다. 상기 IOSA 144는 상기 MUX 134로부터 출력되는 4비트의 데이터 PGIO_O<4:7>을 입력하고, 제어신호 DINSTB<1>에 응답하여 상기 입력된 데이터 PGIO_O<4:7>을 센스 증폭한 후 제2 글로벌 버스 GIO_O<4:7>상으로 로딩한다. 상기 제어신호 DINSTB<0:1>은 데이터 스트로보 신호로서 후술되는 도 3에 도시된 제어신호 발생기에 의해 생성된다.
상기 글로벌 버스 200은 제2 버스트길이만큼의 데이터를 각각 로딩하기 위한 제1 글로벌 버스 GIO_O<0:3>과, 제2 글로벌 버스 GIO_O<4:7>을 포함한다.
상기 메모리 뱅크 300은 상기 글로벌 버스 200에 접속되며, 상기 글로벌 버스 200상에 로딩된 제1 버스트길이의 데이터 또는 제2 버스트길이의 데이터를 라이트한다. 상기 메모리 뱅크 300은 상기 제1 글로벌 버스 GIO_O<0:3> 및 상기 제2 글로벌 버스 GIO_O<4:7>에 각각 접속되는 제1 라이트 드라이버 312 및 제2 라이트 드라이버 314를 포함한다. 상기 제1 라이트 드라이버 312는 제1 글로벌 버스 GIO_O<0:3>상에 로딩된 데이터를 입력하고, 제어신호 BYPREP<0>에 응답하여 라이트 구동한 후 구동된 라이트 데이터 LIO_O<0:3>을 출력한다. 상기 제2 라이트 드라이버 314는 제2 글로벌 버스 GIO_O<4:7>상에 로딩된 데이터를 입력하고, 제어신호 BYPREP<1>에 응답하여 라이트 구동한 후 구동된 라이트 데이터 LIO_O<4:7>을 출력한다.
즉, 상기 제1 글로벌 버스 GIO_O<0:3> 및 상기 제2 글로벌 버스 GIO_O<4:7> 모두에 상기 제1 버스트길이의 데이터가 로딩된 경우, 상기 메모리 뱅크 300의 제1 및 제2 라이트 드라이버들 312,314 각각은 상기 로딩된 데이터중 상기 제2 버스트길이만큼의 데이터를 라이트 구동한다. 반면에, 상기 제1 글로벌 버스 GIO_O<0:3> 및 상기 제2 글로벌 버스 GIO_O<0:3>중 어느 한 버스에 상기 제2 버스트길이의 데이터가 로딩된 경우, 상기 제1 및 제2 라이트 드라이버중 어느 한 드라이버가 상기 로딩된 데이터를 라이트 구동한다. 상기 구동된 라이트 데이터는 메모리 뱅크 300 내부의 로컬 버스를 통해 해당하는 셀 영역에 라이트된다.
전술한 바와 같이, 종래에는 라이트 동작 모드가 BL4 또는 BC4 동작인 경우 데이터 블럭 100에서 4비트의 데이터를 2번씩 GIO버스 200상에 실어서 8비트의 데이터가 메모리 뱅크 300으로 제공된다. 그러면, 상기 메모리 뱅크 300의 라이트 드라이버들 312,314중 해당하는 드라이버만이 데이터를 선택하여 라이트 구동한다. 이러한 방식은 JEDEC Spec.에 명시되어 있듯이 BL4/BC4 동작에서도 메모리 뱅크내의 모든 셀을 활용하기 위해 뱅크를 크게 2개로 나누어 왼쪽 또는 오른쪽에 데이터를 라이트할 것인지를 선택하는 동작에 대응한다.
그러나 이러한 종래의 라이트 방식은 앞서서 설명한 전력소모의 증가 및 커플링으로 인한 노이즈와 같은 문제를 야기시키기 때문에, 본 발명의 실시예에서는 메모리 뱅크에서 라이트를 위한 데이터를 선택하던 방식 대신에 데이터 블럭에서 라이트를 위한 데이터를 선택하던 방식을 사용한다. 즉, 데이터 블럭에서 버스트 길이에 대한 정보를 나타내는 제어신호인 데이터 스트로브신호에 응답하여 필요한 4비트의 데이터만을 GIO 버스상에 로딩되도록 제어한다.
도 3은 도 2에 도시된 글로벌 입출력 전달부로 제공되는 제어신호를 발생하기 위한 회로의 구성도이다. 이 회로는 상기 데이터 블럭 100에서의 선택적인 데이터 로딩 동작을 위해 버스트길이에 대한 정보를 나타내는 데이터 스트로브신호 DINSTB<0:1>을 발생한다.
상기 도 3을 참조하면, 상기 제어신호 발생기는 A12, A2, BL8, BL4를 입력하고 DINSTB<0>, DINSTB<1>을 발생한다. BL4/8은 MRS(Mode Register Set)에서 결정된 레벨의 신호이다. A12는 OTF시 버스트길이를 구별하기 위한 컬럼 어드레스(column address)이다. A2는 버스트길이가 4인 경우 옥텟 8개중 4개를 선택하기 위한 컬럼 어드레스이다. 상기 제어신호 발생기는 6개의 노어게이트들 NR1-NR6과, 4개의 인버터들 I1-14을 포함한다.
노어게이트 NR1은 어드레스 A12와 신호 BL8을 입력하여 노어연산한 후 출력한다. 노어게이트 NR2는 노어게이트 NR1의 출력과 신호 BL4을 입력하여 노어연산한 후 출력한다. 인버터 I1은 어드레스 A2를 입력하여 반전한 후 출력한다. 인버터 I2는 인버터 I1의 출력을 입력하여 반전한 후 출력한다. 노어게이트 NR3은 노어게이트 NR2의 출력과 인버터 I2의 출력을 입력하여 노어연산한 후 출력한다. 노어게이트 NR4는 노어게이트 NR1의 출력과 인버터 I1의 출력을 입력하여 노어연산한 후 출력한다. 노어게이트 NR5는 노어게이트 NR3의 출력과 데이터 스트로브신호 DINSTB를 입력하여 노어연산한 후 출력한다. 노어게이트 NR6은 노어게이트 NR4의 출력과 데이터 스트로브신호 DINSTB를 입력하여 노어연산한 후 출력한다. 인버터 I3은 노어게이트 NR5의 출력을 입력하여 반전한 후 그 반전결과를 제어신호 DINSTB<0>으로서 출력한다. 인버터 I4는 노어게이트 NR6의 출력을 입력하여 반전한 후 그 반전결과를 제어신호 DINSTB<1>로서 출력한다. 상기 제어신호들 DINSTB<0> 및 DINSTB<1>은 각각 상기 도 2의 데이터 블럭 100의 글로벌 입출력 전달부의 IOSA들 142,144로 제공된다.
전술한 바와 같이, 본 발명의 실시예는 메모리 뱅크에서 라이트를 위한 데이터를 선택하던 방식 대신에 데이터 블럭에서 라이트를 위한 데이터를 선택하던 방식을 사용한다. 이에 따라 본 발명의 실시예는 반도체 메모리 칩 내에서 가장 긴 금속 라인인 GIO버스의 불필요한 충방전으로 인해 야기되던 전력소모의 증가 및 커플링으로 인한 노이즈의 문제를 해소할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예는 DDR3 SDRAM의 동작모드가 BL4/BC4인 경우에 적용되는 예로서 설명되었다. 그러나, 본 발명의 기술 사상은 데이터 블럭으로는 특정 버스트길이의 데이터가 입력되지만, 이 데이터보다 긴 데이터가 GIO버스상으로 로딩된 후 메모리 뱅크로 제공되어 라이트되는 어떠한 반도체 메모리 장치에서도 동일 하게 적용될 수 있을 것이다.
또한, 전술한 실시예에서는 데이터 블럭에서의 선택적인 데이터 로딩 동작을 위한 제어신호를 도 3에 도시된 바와 같은 회로에 의해 발생하는 예가 설명되었다. 그러나, 본 발명의 기술 사상은 버스트길이에 대한 정보를 입력하여 데이터 블럭에서의 선택적인 데이터 로딩 동작을 위한 제어신호를 발생하는 어떠한 회로에서도 동일하게 적용될 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 라이트 동작을 위한 회로의 블록다이아그램.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 라이트 동작을 위한 회로의 블록다이아그램.
도 3은 도 2에 도시된 글로벌 입출력 전달부로 제공되는 제어신호를 발생하기 위한 회로의 구성도.

Claims (13)

  1. 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로에 있어서,
    글로벌 버스와,
    상기 글로벌 버스에 접속되며, 라이트를 위한 미리 결정된 제1 버스트길이의 데이터 또는 상기 제1 버스트길이의 절반인 제2 버스트길이의 데이터를 상기 글로벌 버스상에 선택적으로 로딩하는 데이터 블럭과,
    상기 글로벌 버스에 접속되며, 상기 글로벌 버스상에 로딩된 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 라이트하는 메모리 뱅크를 포함함을 특징으로 하는 라이트 데이터 로딩 제어 회로.
  2. 제1항에 있어서, 버스트길이 정보에 따라 상기 데이터 블럭의 선택적인 로딩 동작을 위한 제어신호를 발생하여 상기 데이터 블럭으로 제공하는 제어신호 발생기를 더 포함함을 특징으로 하는 라이트 데이터 로딩 제어 회로.
  3. 제2항에 있어서, 상기 데이터 블럭은,
    라이트를 위한 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 입력하는 데이터 입력부와,
    상기 글로벌 버스에 접속되며, 상기 데이터 입력부에 입력된 데이터를 입력하고 상기 제어신호에 따라 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 상기 글로벌 버스상에 로딩하는 글로벌 입출력 전달부를 포함함을 특징으로 하는 데이터 로딩 제어 회로.
  4. 제1항에 있어서, 상기 메모리 뱅크는,
    각각 상기 글로벌 버스에 접속되는 제1 및 제2 라이트 드라이버들을 포함하며,
    상기 글로벌 버스상에 상기 제1 버스트길이의 데이터가 로딩된 경우, 상기 제1 및 제2 라이트 드라이버들 각각은 상기 로딩된 데이터중 상기 제2 버스트길이만큼의 데이터를 라이트하고,
    상기 글로벌 버스상에 상기 제2 버스트길이의 데이터가 로딩된 경우, 상기 제1 및 제2 라이트 드라이버중 어느 하나가 상기 로딩된 데이터를 라이트하는 것을 특징으로 하는 라이트 데이터 로딩 제어 회로.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제1 버스트길이의 데이터는 8비트의 데이터이고, 상기 제2 버스트길이의 데이터는 4비트의 데이터임을 특징으로 하는 라이트 데이터 로딩 제어 회로.
  6. 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로에 있어서,
    버스트 길이 정보에 따른 제어신호를 발생하는 제어신호 발생기와,
    라이트를 위한 미리 결정된 제1 버스트길이의 데이터 또는 상기 제1 버스트길이의 절반인 제2 버스트길이의 데이터를 입력하는 데이터 입력부와,
    상기 데이터 입력부에 입력된 데이터를 상기 제1 버스트길이의 데이터로 정렬하는 데이터 정렬부와,
    상기 데이터 정렬부에 의해 정렬된 데이터를 입력하고 상기 제어신호 발생기에 의해 발생된 상기 제어신호에 따라 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 글로벌 버스상에 선택적으로 로딩하는 글로벌 입출력 전달부와,
    상기 글로벌 버스상에 로딩된 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 라이트하는 메모리 뱅크를 포함함을 특징으로 하는 라이트 데이터 로딩 제어 회로.
  7. 제6항에 있어서, 상기 글로벌 입출력 전달부는, 상기 글로벌 버스상에 로딩될 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 증폭하여 로딩하는 센스 증폭기를 포함함을 특징으로 하는 데이터 로딩 제어 회로.
  8. 제6항에 있어서, 상기 글로벌 버스는, 상기 제2 버스트길이만큼의 데이터를 각각 로딩하기 위한 제1 글로벌 버스와, 제2 글로벌 버스를 포함함을 특징으로 하는 데이터 로딩 제어 회로.
  9. 제8항에 있어서, 상기 메모리 뱅크는,
    상기 제1 글로벌 버스 및 상기 제2 글로벌 버스에 각각 접속되는 제1 및 제2 라이트 드라이버들을 포함하며,
    상기 제1 글로벌 버스 및 상기 제2 글로벌 버스 모두에 상기 제1 버스트길이의 데이터가 로딩된 경우, 상기 제1 및 제2 라이트 드라이버들 각각은 상기 로딩된 데이터중 상기 제2 버스트길이만큼의 데이터를 라이트하고,
    상기 제1 글로벌 버스 및 상기 제2 글로벌 버스중 어느 한 버스에 상기 제2 버스트길이의 데이터가 로딩된 경우, 상기 제1 및 제2 라이트 드라이버중 어느 한 드라이버가 상기 로딩된 데이터를 라이트하는 것을 특징으로 하는 라이트 데이터 로딩 제어 회로.
  10. 제6항 내지 제9항중 어느 한 항에 있어서, 상기 제1 버스트길이의 데이터는 8비트의 데이터이고, 상기 제2 버스트길이의 데이터는 4비트의 데이터임을 특징으 로 하는 라이트 데이터 로딩 제어 회로.
  11. 글로벌 버스와, 상기 글로벌 버스에 접속되며 라이트를 위한 데이터를 입력하여 상기 글로벌 버스상에 로딩하는 데이터 블럭과, 상기 글로벌 버스상에 로딩된 데이터를 라이트하는 메모리 뱅크를 포함하는 반도체 메모리 장치의 라이트 데이터 로딩 제어 방법에 있어서,
    버스트길이 정보에 따라 상기 데이터 블럭의 선택적인 로딩 동작을 위한 제어신호를 발생하는 과정과,
    상기 제어신호에 따라 라이트를 위한 미리 결정된 제1 버스트길이의 데이터 또는 상기 제1 버스트길이의 절반인 제2 버스트길이의 데이터를 상기 글로벌 버스상에 선택적으로 로딩하는 과정을 포함함을 특징으로 하는 라이트 데이터 로딩 제어 방법.
  12. 제11항에 있어서, 상기 선택적 로딩 과정은,
    라이트를 위한 상기 제1 버스트길이의 데이터 또는 상기 제2 버스트길이의 데이터를 입력하는 과정과,
    상기 입력된 데이터를 상기 제1 버스트길이의 데이터로 정렬하는 과정과,
    상기 정렬된 데이터를 입력하고, 상기 제어신호에 따라 상기 제1 버스트길이 의 데이터 또는 상기 제2 버스트길이의 데이터를 상기 글로벌 버스상에 로딩하는 과정을 포함함을 특징으로 하는 데이터 로딩 제어 방법.
  13. 제11항 또는 제12항에 있어서, 상기 제1 버스트길이의 데이터는 8비트의 데이터이고, 상기 제2 버스트길이의 데이터는 4비트의 데이터임을 특징으로 하는 라이트 데이터 로딩 제어 방법.
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