KR20150007507A - 반도체 장치 및 그의 구동방법 - Google Patents

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Abstract

전기적으로 분리된 제1 및 제2 데이터 라인이 각각 접속된 제1 및 제2 뱅크 그룹을 포함하는 반도체 장치에 있어서, 특정 모드시 예정된 데이터를 제2 데이터 라인으로 제공하기 위한 저장부; 특정 모드시 제2 데이터 라인에 실린 예정된 데이터를 외부로 출력하는 동시에 제1 데이터 라인으로 전달하기 위한 데이터 전달 및 출력부; 및 특정 모드시 제1 데이터 라인에 실린 예정된 데이터를 외부로 출력하기 위한 데이터 출력부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그의 구동방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 뱅크 그룹별로 데이터 라인이 분리된 반도체 장치 및 그의 구동방법에 관한 것이다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 장치는 컨트롤러(예:CPU)로부터 데이터의 입출력 동작을 요구받게 되면 데이터를 저장하거나 또는 제공하는 일련의 동작을 수행한다.
그리고, 반도체 장치를 포함하는 반도체 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 장치는 보다 빠른 속도로 데이터를 입출력하도록 요구받아 왔다. 그렇기 때문에, 반도체 장치는 데이터 입출력 동작을 수행할 때 성능 향상을 위한 부수적인 회로들이 점차적으로 추가되고 있다.
특히, 데이터 입출력 동작시 반도체 장치의 성능 향상을 위해 다목적 레지스터(Multi Purpose Register : MPR)의 필요성이 대두되었다. 예컨대, 디디알3 에스디램(DDR3 SDRAM)에서는 다목적 레지스터(MPR)가 읽기 레벨링 동작(Read Leveling operation)을 지원하기 위해 사용되었다. 읽기 레벨링 동작이란 메모리 칩 내의 레지스터에 미리 정의되어 있는 데이터 패턴을 핀셋으로 전송하며, 컨트롤러와 메모리 칩 간의 데이터 스트로브 신호(DQS)의 스큐(skew)를 조절하기 위한 동작이다. 이때, 레지스터에 저장된 데이터 패턴을 읽는 동작은 메모리 셀에 저장된 노말 데이터와 무관하게 이루어진다. 따라서, 데이터 패턴들을 읽기 위해 워드 라인을 인에이블하거나 비트 라인을 프리차지하는 등 일종의 메모리 액세스 동작은 불필요하다.
이와 같이, 디디알3 에스디램(DDR3 SDRAM)에서의 다목적 레지스터(MPR)는 단순히 미리 정의되어 있는 데이터 패턴을 저장하기 위해 사용되었다. 이는 'Fixed Value Read-out' 특성이라 하며, 이 특성의 경우 별도로 데이터를 써넣는 동작(MPR Write)은 불필요했다. 예컨대, 읽기 레벨링 동작 모드(MPR Mode)시, 컨트롤러가 액티브 커맨드를 메모리 칩에게 인가하지 않아도 리드 커맨드 입력시 '10101010'과 같이 정해진 패턴 데이터가 일률적으로 출력되어 컨트롤러와 메모리 칩 간의 고속동작을 위한 튜닝작업(tDS/tDH)을 실시하는 것이 가능하였다.
하지만, 디디알4 에스디램(DDR4 SDRAM)을 비롯한 차세대 메모리 제품군에서는 다목적 레지스터(MPR)에 저장되고 출력되는 패턴 데이터의 값을 미리 설정하는 방식이 아닌 써 넣는 방식이 제기되었다. 즉, 다목적 레지스터(MPR)가 기존과 같이 'Fixed Value Read-out' 특성을 갖는 상태가 아니라 'Non-fixed Value Read-out' 특성을 갖는 상태가 된다.
도 1에는 종래기술에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 전기적으로 서로 분리된 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)과, 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)에 각각 접속되며 노말 모드시 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)으로 노말 데이터를 제공하기 위한 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)과, 다목적 레지스터(Multi Purpose Register : MPR) 동작 모드시 다목적 데이터를 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)으로 제공하기 위한 상위(Upper) 다목적 레지스터(MPR0)와, 다목적 레지스터(MPR) 동작 모드시 다목적 데이터를 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)으로 제공하기 위한 하위(Lower) 다목적 레지스터(MPR1)와, 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)에 실린 데이터를 외부로 출력하기 위한 상위 데이터 출력부(UDQ)와, 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 데이터를 외부로 출력하기 위한 하위 데이터 출력부(LDQ)를 포함한다.
여기서, 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)은 각각 복수의 뱅크를 포함한다. 제1 및 제2 뱅크 그룹(BG0, BG1)은 상위 메모리 영역(MA0)에 배치되고, 제3 및 제4 뱅크 그룹(BG2, BG3)은 하위 메모리 영역(MA1)에 배치된다. 여기서, 상위 메모리 영역(MA0)과 하위 메모리 영역(MA1)은 데이터 폭 옵션 모드에 따라 데이터 전송 동작이 실시되는 뱅크 그룹을 기준으로 구분된다. 예컨대, 만약 반도체 장치(100)가 지원하는 최대의 데이터 폭 옵션 모드가 'X16 모드'라고 가정하면, 'X16 모드'시 제1 뱅크 그룹(BG0)으로부터 출력되는 복수의 데이터가 8개의 상위 패드(도면에 미도시)를 통해 외부로 출력되고 동시에 제3 뱅크 그룹(BG2)으로부터 출력되는 복수의 데이터가 8개의 하위 패드(도면에 미도시)를 통해 외부로 출력되거나, 또는 제2 뱅크 그룹(BG1)으로부터 출력되는 복수의 데이터가 8개의 상위 패드를 통해 외부로 출력되고 동시에 제4 뱅크 그룹(BG3)으로부터 출력되는 복수의 데이터가 8개의 하위 패드를 통해 외부로 출력되므로, 이와 같은 데이터 출력 방식에 따라 상위와 하위를 구분한 것이다. 이하에서는 제1 및 제2 뱅크 그룹(BG0, BG1)을 제1 및 제2 상위 뱅크 그룹(BG0, BG1)이라 칭하고, 제3 및 제4 뱅크 그룹(BG2, BG3)을 제1 및 제2 하위 뱅크 그룹(BG2, BG3)이라 칭한다.
그리고, 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)은 도면에 잘 도시되지 않았지만 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)에 포함된 복수의 뱅크에 공통으로 접속된다. 예컨대, 제1 글로벌 라인(GIO_BG0<0:63>)은 제1 뱅크 그룹(BG0)에 포함된 복수의 뱅크에 공통으로 접속되고, 제2 글로벌 라인(GIO_BG1<0:63>)은 제2 뱅크 그룹(BG1)에 포함된 복수의 뱅크에 공통으로 접속되고, 제3 글로벌 라인(GIO_BG2<0:63>)은 제3 뱅크 그룹(BG2)에 포함된 복수의 뱅크에 공통으로 접속되며, 제4 글로벌 라인(GIO_BG3<0:63>)은 제4 뱅크 그룹(BG3)에 포함된 복수의 뱅크에 공통으로 접속된다. 한편, 복수의 제1 및 제2 글로벌 라인(GIO_BG0<0:63>, GIO_BG1<0:63>)은 상위 다목적 레지스터(MPR0)와 상위 데이터 출력부(UDQ)와 하위 데이터 출력부(LDQ)에 공통으로 접속되고, 복수의 제3 및 제4 글로벌 라인(GIO_BG2<0:63>, GIO_BG3<0:63>)은 하위 데이터 출력부(LDQ)와 하위 다목적 레지스터(MPR1)에 공통으로 접속된다. 이는 전술한 바와 같이 최대의 데이터 폭 옵션 모드(예:X16 모드)인 경우 상위 데이터 출력부(UDQ)와 하위 데이터 출력부(LDQ)를 통해 데이터를 외부로 출력하고, 최대의 데이터 폭 옵션 모드(예:X16 모드) 이외의 다른 데이터 폭 옵션 모드(예:X8 모드)인 경우 하위 데이터 출력부(LDQ)를 통해서만 데이터를 외부로 출력하기 위함이다.
또한, 상위 다목적 레지스터(MPR0)는 하위 메모리 영역(MA1)보다 상위 메모리 영역(MA0)에 인접한 상위 주변 영역(PA0)에 배치된다. 그리고, 하위 다목적 레지스터(MPR1)는 상위 메모리 영역(MA0)보다 하위 메모리 영역(MA1)에 인접한 하위 주변 영역(PA1)에 배치된다. 참고로, 하위 주변 영역(PA1)에는 상위 다목적 레지스터(MPR0) 및 하위 다목적 레지스터(MPR1)에 저장될 다목적 데이터를 제공하기 위한 회로들이 배치될 수 있으며, 예컨대 모드 레지스터 셋(Mode Register Set : MRS) 회로와, 커맨드 앤드 어드레스 패러티(Command & Address Parity : CAP) 회로 등이 배치될 수 있다.
또한, 상위 데이터 출력부(UDQ)는 최대의 데이터 폭 옵션 모드(예:X16 모드)시에만 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 제2 글로벌 라인(GIO_BG1<0:63>)에 실린 데이터를 외부로 출력한다. 그리고, 하위 데이터 출력부(LDQ)는 최대의 데이터 폭 옵션 모드(예:X16 모드)시 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 데이터를 외부로 출력하고, 최대의 데이터 폭 옵션 모드 이외의 모드(예:X8 모드)시 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)에 실린 데이터를 외부로 출력한다. 한편, 상위 데이터 출력부(UDQ)와 하위 데이터 출력부(LDQ)는 상위 주변 영역(PA0)에 배치된다.
이하, 상기와 같은 구성을 가지는 반도체 장치(100)의 동작을 설명한다. 이때, 최대의 데이터 폭 옵션 모드를 'X16 모드'로 예를 들어 설명한다.
먼저, 노말 모드에 따른 반도체 장치(100)의 동작을 설명한다.
X16 모드에 진입하면, 상위 데이터 출력부(UDQ)는 제1 및 제2 상위 뱅크 그룹(BG0, BG1) 중 어느 하나로부터 제공되는 노말 데이터를 8개의 상위 패드(도면에 미도시)를 통해 외부로 출력하고, 하위 데이터 출력부(LDQ)는 제1 및 제2 하위 뱅크 그룹(BG2, BG3) 중 어느 하나로부터 제공되는 노말 데이터를 8개의 하위 패드(도면에 미도시)를 통해 외부로 출력한다.
X8 모드에 진입하면, 하위 데이터 출력부(LDQ)만이 인에이블되어 제1 및 제2 상위 뱅크 그룹(BG0, BG1)과 제1 및 제2 하위 뱅크 그룹(BG2, BG3) 중 적어도 하나로부터 제공되는 노말 데이터를 8개의 하위 패드를 통해 외부로 출력한다.
다음, 다목적 레지스터(MPR) 동작 모드에 따른 반도체 장치(200)의 구동방법을 설명한다.
X16 모드에 진입하면, 상위 데이터 출력부(UDQ)는 상위 다목적 레지스터(MPR0)로부터 제공되는 다목적 데이터를 8개의 상위 패드를 통해 외부로 출력하고, 하위 데이터 출력부(LDQ)는 하위 데이터 출력부(LDQ)로부터 제공되는 다목적 데이터를 8개의 하위 패드를 통해 외부로 출력한다.
그러나, 상기와 같은 구성을 가지는 반도체 장치(100)는 다음과 같은 문제점이 있다.
다목적 레지스터(MPR) 동작 모드시 다목적 데이터를 제공하기 위한 다목적 레지스터(MPR0, MPR1)가 상위 주변 영역(PA0)과 하위 주변 영역(PA1)에 각각 구비되고 있다. 이는 최대의 데이터 폭 옵션 모드시 뱅크 그룹별로 분리된 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)에 다목적 데이터를 실어주기 위함이다. 그러나, 상위 다목적 레지스터(MPR0)와 하위 다목적 레지스터(MPR1)가 구비됨에 따라 많은 면적을 차지하는 문제점이 있다. 더욱이, 다목적 레지스터(MPR0, MPR1)의 개수에 대응하여 다목적 레지스터(MPR0, MPR1)의 입출력 라인 또한 증가할 것이므로, 다목적 레지스터(MPR0, MPR1)의 입출력 라인이 차지하는 면적 또한 증가하는 문제점이 있다.
본 발명은 하나의 다목적 레지스터(Multi Purpose Register : MPR)를 통해 최대의 데이터 폭 옵션 모드에 대응하는 다목적 데이터를 외부로 출력할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 전기적으로 분리된 제1 및 제2 데이터 라인이 각각 접속된 제1 및 제2 뱅크 그룹을 포함하는 반도체 장치에 있어서, 특정 모드시 예정된 데이터를 제2 데이터 라인으로 제공하기 위한 저장부; 특정 모드시 제2 데이터 라인에 실린 예정된 데이터를 외부로 출력하는 동시에 제1 데이터 라인으로 전달하기 위한 데이터 전달 및 출력부; 및 특정 모드시 제1 데이터 라인에 실린 예정된 데이터를 외부로 출력하기 위한 데이터 출력부를 포함할 수 있다. 여기서, 저장부는 다목적 레지스터(Multi Purpose Register : MPR)를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 전기적으로 분리된 제1 및 제2 데이터 라인이 각각 접속된 제1 및 제2 뱅크 그룹을 포함하는 반도체 장치에 있어서, 다목적 레지스터(Multi Purpose Register : MPR) 모드신호에 응답하여 다목적 데이터를 상기 제2 데이터 라인에 제공하기 위한 다목적 레지스터(MPR); 제1 및 제2 뱅크 그룹 선택신호와 다목적 레지스터 모드신호와 예정된 데이터 폭 옵션 모드신호를 조합하여 제1 및 제2 경로 선택신호를 생성하기 위한 경로 선택부; 제1 및 제2 경로 선택신호에 응답하여 제2 데이터 라인에 실린 다목적 데이터를 외부로 출력하는 동시에 제1 데이터 라인으로 전달하기 위한 경로 제공 및 데이터 출력부; 및 제1 경로 선택신호에 응답하여 제1 데이터 라인에 실린 다목적 데이터를 외부로 출력하기 위한 데이터 출력부를 포함할 수 있다. 여기서, 예정된 데이터 폭 옵션 모드신호는 반도체 장치가 지원하는 복수의 데이터 폭 옵션 모드 중 최대의 데이터 폭 옵션 모드에 대응하는 신호일 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 전기적으로 분리된 제1 및 제2 데이터 라인이 각각 접속된 제1 및 제2 뱅크 그룹을 포함하는 반도체 장치에 있어서, 다목적 레지스터(Multi Purpose Register : MPR) 모드신호에 응답하여 다목적 데이터를 제1 데이터 라인에 제공하기 위한 다목적 레지스터(MPR); 다목적 레지스터 모드신호와 예정된 데이터 폭 옵션 모드신호에 응답하여 인에이블 신호를 생성하기 위한 인에이블신호 생성부; 인에이블 신호에 응답하여 제1 데이터 라인에 실린 다목적 데이터를 제2 데이터 라인으로 전달하기 위한 드라이버; 제1 데이터 라인에 실린 다목적 데이터를 외부로 출력하기 위한 제1 데이터 출력부; 및 제2 데이터 라인에 실린 다목적 데이터를 외부로 출력하기 위한 제2 데이터 출력부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 노말 모드시 전기적으로 분리된 제1 및 제2 데이터 라인을 통해 뱅크 그룹별로 노말 데이터를 전송하는 반도체 장치의 구동방법에 있어서, 예정된 데이터 폭 옵션 모드와, 다목적 레지스터(Multi Purpose Register : MPR) 동작 모드에 진입하는 단계; 제1 및 제2 데이터 라인을 전기적으로 접속하고, 다목적 레지스터(MPR)에 저장된 다목적 데이터를 제1 데이터 라인에 제공하는 단계; 및 제1 데이터 라인에 접속된 제1 데이터 출력부를 통해 다목적 데이터를 외부로 출력하는 동시에 제2 데이터 라인에 접속된 제2 데이터 출력부를 통해 다목적 데이터를 외부로 출력하는 단계를 포함할 수 있다. 한편, 다목적 데이터를 제1 데이터 라인에 제공하는 단계에서, 제1 및 제2 데이터 라인은 상기 노말 데이터가 전송되는 경로를 제어함으로써 서로 접속될 수 있다. 또는, 다목적 데이터를 제1 데이터 라인에 제공하는 단계에서, 제1 및 제2 데이터 라인은 별도로 구비된 드라이버를 통해 접속될 수 있으며, 상기 제1 데이터 라인에 실린 상기 다목적 데이터는 드라이버를 통해 상기 제2 데이터 라인으로 드라이빙될 수 있다.
하나의 다목적 레지스터(Multi Purpose Register : MPR)를 통해 반도체 장치가 지원하는 최대의 데이터 폭 옵션 모드(예:X16 모드)에 대응하는 다목적 데이터를 출력할 수 있기 때문에, 다목적 레지스터(MPR)가 차지하는 면적을 최소화할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치의 블록 구성도이다.
도 2는 본 발명에 따른 반도체 장치의 블록 구성도이다.
도 3은 도 2에 도시된 하위 데이터 출력부의 일예를 보인 내부 구성도이다.
도 4는 도 3에 도시된 경로 선택부의 내부 구성도이다.
도 5는 도 3에 도시된 하위 경로 접속부의 내부 구성도이다.
도 6은 도 2에 도시된 상위 데이터 출력부의 내부 구성도이다.
도 7은 도 6에 도시된 상위 경로 접속부의 내부 구성도이다.
도 8은 도 2에 도시된 하위 데이터 출력부의 다른 예를 보인 내부 구성도이다.
도 9는 도 8에 도시된 전달부의 내부 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 4개의 뱅크 그룹을 포함하는 것을 예로 들어 설명하기로 한다.
도 2에는 본 발명의 제1 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 반도체 장치(200)는 전기적으로 서로 분리된 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)과, 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)에 각각 접속되며 노말 모드시 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)으로 노말 데이터를 제공하기 위한 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)과, 다목적 레지스터(Multi Purpose Register : MPR) 동작 모드시 다목적 데이터를 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)으로 제공하기 위한 다목적 레지스터(MPR)와, 다목적 레지스터 동작 모드시 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 다목적 데이터를 외부로 출력하는 동시에 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)으로 전달하기 위한 데이터 전달 및 출력부(NEW LDQ)와, 다목적 레지스터 동작 모드시 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)에 실린 다목적 데이터를 외부로 출력하기 위한 데이터 출력부(UDQ)를 포함한다.
여기서, 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)은 각각 복수의 뱅크를 포함한다. 제1 및 제2 뱅크 그룹(BG0, BG1)은 상위(Upper) 메모리 영역(MA0)에 배치되고, 제3 및 제4 뱅크 그룹(BG2, BG3)은 하위(Lower) 메모리 영역(MA1)에 배치된다. 여기서, 상위 메모리 영역(MA0)과 하위 메모리 영역(MA1)은 데이터 폭 옵션 모드에 따라 데이터 전송 동작이 실시되는 뱅크 그룹을 기준으로 구분된다. 예컨대, 만약 반도체 장치(200)가 지원하는 최대의 데이터 폭 옵션 모드가 'X16 모드'라고 가정하면, 'X16 모드'시 제1 뱅크 그룹(BG0)으로부터 출력되는 복수의 데이터가 8개의 상위 패드(도면에 미도시)를 통해 외부로 출력되고 동시에 제3 뱅크 그룹(BG2)으로부터 출력되는 복수의 데이터가 8개의 하위 패드(도면에 미도시)를 통해 외부로 출력되거나, 또는 제2 뱅크 그룹(BG1)으로부터 출력되는 복수의 데이터가 8개의 상위 패드를 통해 외부로 출력되고 동시에 제4 뱅크 그룹(BG3)으로부터 출력되는 복수의 데이터가 8개의 하위 패드를 통해 외부로 출력되므로, 이와 같은 데이터 출력 방식에 따라 상위와 하위를 구분한 것임에 유의한다. 이하에서는 제1 및 제2 뱅크 그룹(BG0, BG1)을 제1 및 제2 상위 뱅크 그룹(BG0, BG1)이라 칭하고, 제3 및 제4 뱅크 그룹(BG2, BG3)을 제1 및 제2 하위 뱅크 그룹(BG2, BG3)이라 칭한다.
그리고, 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)은 도면에 잘 도시되지 않았지만 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)에 포함된 복수의 뱅크에 공통으로 접속된다. 예컨대, 제1 글로벌 라인(GIO_BG0<0:63>)은 제1 뱅크 그룹(BG0)에 포함된 복수의 뱅크에 공통으로 접속되고, 제2 글로벌 라인(GIO_BG1<0:63>)은 제2 뱅크 그룹(BG1)에 포함된 복수의 뱅크에 공통으로 접속되고, 제3 글로벌 라인(GIO_BG2<0:63>)은 제3 뱅크 그룹(BG2)에 포함된 복수의 뱅크에 공통으로 접속되며, 제4 글로벌 라인(GIO_BG3<0:63>)은 제4 뱅크 그룹(BG3)에 포함된 복수의 뱅크에 공통으로 접속된다. 한편, 복수의 제1 및 제2 글로벌 라인(GIO_BG0<0:63>, GIO_BG1<0:63>)은 데이터 전달 및 출력부(NEW LDQ)와 데이터 출력부(UDQ)에 공통으로 접속되고, 복수의 제3 및 제4 글로벌 라인(GIO_BG2<0:63>, GIO_BG3<0:63>)은 데이터 전달 및 출력부(NEW LDQ)와 다목적 레지스터(MPR)에 공통으로 접속된다. 이는 전술한 바와 같이 최대의 데이터 폭 옵션 모드(예:X16 모드)인 경우 데이터 전달 및 출력부(NEW LDQ)와 데이터 출력부(UDQ)를 통해 데이터를 외부로 출력하고, 최대의 데이터 폭 옵션 모드(예:X16 모드) 이외의 다른 데이터 폭 옵션 모드(예:X8 모드)인 경우 데이터 전달 및 출력부(NEW LDQ)를 통해서만 데이터를 출력하기 위함이다. 특히, 복수의 제3 및 제4 글로벌 라인(GIO_BG2<0:63>, GIO_BG3<0:63>)은 다목적 레지스터(MPR) 동작 모드인 경우 다목적 레지스터(MPR)로부터 제공된 다목적 데이터를 데이터 전달 및 출력부(NEW LDQ)로 전달한다.
또한, 다목적 레지스터(MPR)는 다목적 레지스터(MPR) 동작 모드시 다목적 데이터를 복수의 제3 및 제4 글로벌 라인(GIO_BG2<0:63>, GIO_BG3<0:63>)으로 제공한다. 다목적 레지스터(MPR)는 상위 메모리 영역(MA0)보다 하위 메모리 영역(MA1)에 인접한 하위 주변 영역(PA1)에 배치된다. 참고로, 하위 주변 영역(PA1)에는 다목적 레지스터(MPR)에 저장될 다목적 데이터를 제공하기 위한 회로들이 배치될 수 있으며, 예컨대 모드 레지스터 셋(Mode Register Set : MRS) 회로와, 커맨드 앤드 어드레스 패러티(Command & Address Parity : CAP) 회로 등이 배치될 수 있다.
또한, 데이터 전달 및 출력부(NEW LDQ)는 노말 모드시 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)에 실린 노말 데이터를 선택적으로 외부로 출력하며, 다목적 레지스터(MPR) 동작 모드시 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 다목적 데이터를 외부로 출력한다. 특히, 데이터 전달 및 출력부(NEW LDQ)는 다목적 레지스터(MPR) 동작 모드시 최대의 데이터 폭 옵션 모드(예:X16 모드)에 진입하는 경우 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 다목적 데이터를 외부로 출력하는 동시에 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)으로 전달한다.
또한, 데이터 출력부(UDQ)는 노말 모드시 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 제2 글로벌 라인(GIO_BG1<0:63>)에 실린 노말 데이터를 외부로 출력하며, 다목적 레지스터(MPR) 동작 모드시 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)에 실린 다목적 데이터를 외부로 출력한다.
한편, 도 3에는 데이터 전달 및 출력부(NEW LDQ)의 내부 구성이 블록 구성도로 도시되어 있고, 도 4에는 도 3에 도시된 경로 선택부의 내부 구성이 회로도로 도시되어 있으며, 도 5에는 도 3에 도시된 하위 경로 접속부의 내부 구성이 회로도로 도시되어 있다.
도 3을 참조하면, 데이터 전달 및 출력부(NEW LDQ)는 제1 및 제2 상위 뱅크 그룹(BG0, BG1)과 제1 및 제2 하위 뱅크 그룹(BG2, BG3)를 각각 선택하기 위한 제1 내지 제4 뱅크 그룹 선택신호(BGSEL0~3)와 다목적 레지스터(MPR) 동작 모드시 활성화되는 다목적 레지스터 모드신호(MPR_MD)와 최대의 데이터 폭 옵션 모드(예:X16 모드)시 활성화되는 데이터 폭 옵션 모드신호(X16_MD)를 조합하여 제1 내지 제4 경로 선택신호(SEL0~3, SELB0~3)를 생성하기 위한 경로 선택부(210)와, 제1 내지 제4 경로 선택신호(SEL0~3, SELB0~3)에 응답하여 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 다목적 데이터를 외부로 출력하는 동시에 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)으로 전달하기 위한 경로 제공 및 데이터 출력부(220)를 포함한다.
여기서, 경로 선택부(210)는 도 4에 도시된 바와 같이, 제1 및 제3 뱅크 그룹 선택신호(BGSEL0, BGSEL2)와 다목적 레지스터 모드신호(MPR_MD)와 데이터 폭 옵션 모드신호(X16_MD)를 신호 조합하여 제1 경로 선택신호(SEL0, SELB0)를 생성하기 위한 제1 경로 선택신호 생성부(211)와, 제2 및 제4 뱅크 그룹 선택신호(BGSEL1, BGSEL3)와 다목적 레지스터 모드신호(MPR_MD)와 데이터 폭 옵션 모드신호(X16_MD)를 신호 조합하여 제2 경로 선택신호(SEL1, SELB1)를 생성하기 위한 제2 경로 선택신호 생성부(213)와, 제3 뱅크 그룹 선택신호(BGSEL2)에 응답하여 제3 경로 선택신호(SEL2, SELB2)를 생성하기 위한 제3 경로 선택신호 생성부(215)와, 제4 뱅크 그룹 선택신호(BGSEL3)에 응답하여 제4 경로 선택신호(SEL3, SELB3)를 생성하기 위한 제4 경로 선택신호 생성부(217)를 포함한다. 여기서, 제1 경로 선택신호 생성부(211)는 제3 뱅크 그룹 선택신호(BGSEL2)와 다목적 레지스터 모드신호(MPR_MD)와 데이터 폭 옵션 모드신호(X16_MD)를 부정 논리 곱 연산하기 위한 제1 낸드 게이트(NAND00)와, 제1 낸드 게이트(NAND00)의 출력신호를 반전하기 위한 제1 인버터(INV00)와, 제1 인버터(INV00)의 출력신호와 제1 뱅크 그룹 선택신호(BGSEL0)를 부정 논리 합 연산하기 위한 제1 노어 게이트(NOR00)와, 제1 노어 게이트(NOR00)의 출력신호(SELB0)를 반전하기 위한 제2 인버터(INV10)를 포함한다. 이때, 제1 노어 게이트(NOR00)의 출력신호(SELB0)와 제2 인버터(INV10)의 출력신호(SEL0)가 제1 경로 선택신호(SEL0, SELB0)로 이용된다. 그리고, 제2 경로 선택신호 생성부(213)는 제4 뱅크 그룹 선택신호(BGSEL3)와 다목적 레지스터 모드신호(MPR_MD)와 데이터 폭 옵션 모드신호(X16_MD)를 부정 논리 곱 연산하기 위한 제2 낸드 게이트(NAND01)와, 제2 낸드 게이트(NAND01)의 출력신호를 반전하기 위한 제3 인버터(INV01)와, 제3 인버터(INV01)의 출력신호와 제2 뱅크 그룹 선택신호(BGSEL1)를 부정 논리 합 연산하기 위한 제2 노어 게이트(NOR01)와, 제2 노어 게이트(NOR01)의 출력신호(SELB1)를 반전하기 위한 제4 인버터(INV11)를 포함한다. 이때, 제2 노어 게이트(NOR01)의 출력신호(SELB1)와 제4 인버터(INV11)의 출력신호(SEL1)가 제2 경로 선택신호(SEL1, SELB1)로 이용된다. 또한, 제3 경로 선택신호 생성부(215)는 제3 뱅크 그룹 선택신호(BGSEL2)를 반전하기 위한 제5 인버터(INV02)와, 제5 인버터(INV02)의 출력신호(SELB2)를 반전하기 위한 제6 인버터(INV12)를 포함한다. 이때, 제5 인버터(INV02)의 출력신호(SELB2)와 제6 인버터(INV12)의 출력신호(SEL2)가 제3 경로 선택신호(SEL2, SELB2)로 이용된다. 또한, 제4 경로 선택신호 생성부(217)는 제4 뱅크 그룹 선택신호(BGSEL3)를 반전하기 위한 제7 인버터(INV03)와, 제7 인버터(INV03)의 출력신호(SELB3)를 반전하기 위한 제8 인버터(INV13)를 포함한다. 이때, 제7 인버터(INV03)의 출력신호(SELB3)와 제8 인버터(INV13)의 출력신호(SEL3)가 제4 경로 선택신호(SEL3, SELB3)로 이용된다.
다시 도 3을 참조하면, 경로 제공 및 데이터 출력부(220)는 제1 내지 제4 경로 선택신호(SEL0~3, SELB0~3)에 응답하여 각각의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>) 중 적어도 하나와 각각의 하위 접속 노드를 접속하기 위한 하위 경로 접속부(221)와, 각각의 하위 접속 노드를 통해 전달되는 노말 데이터 또는 다목적 데이터(DSEL_LDQ<0:63>)를 임시 저장하기 위한 하위 파이프 래치부(223)와, 하위 파이프 래치부(223)에 래치된 노말 데이터 또는 다목적 데이터(DPIP_LDQ<0:63>)를 직렬화하여 복수의 하위 패드(LDQ0~7, 도면에 미도시)를 통해 외부로 출력하기 위한 하위 출력부(225)를 포함한다. 여기서, 하위 경로 접속부(221)는 도 5를 참조하여 설명하며, 설명의 편의를 위해 하나의 제1 내지 제4 글로벌 라인(GIO_BG0<0> ~ GIO_BG3<0>)에 대응하는 구성만을 설명하기로 한다. 도 5를 참조하면, 하위 경로 접속부(221)는 제1 경로 선택신호(SEL0, SELB0)에 응답하여 제1 글로벌 라인(GIO_BG0<0>)과 제1 하위 접속 노드(CN_LDQ0)를 선택적으로 접속하기 위한 제1 하위 전달 게이트(221A)와, 제2 경로 선택신호(SEL1, SELB1)에 응답하여 제2 글로벌 라인(GIO_BG1<0>)과 제1 하위 접속 노드(CN_LDQ0)를 선택적으로 접속하기 위한 제2 하위 전달 게이트(221B)와, 제3 경로 선택신호(SEL2, SELB2)에 응답하여 제3 글로벌 라인(GIO_BG2<0>)과 제1 하위 접속 노드(CN_LDQ0)를 선택적으로 접속하기 위한 제3 하위 전달 게이트(221C)와, 제4 경로 선택신호(SEL3, SELB3)에 응답하여 제4 글로벌 라인(GIO_BG3<0>)과 제1 하위 접속 노드(CN_LDQ0)를 선택적으로 접속하기 위한 제4 하위 전달 게이트(221D)와, 제1 하위 접속 노드(CN_LDQ0)를 통해 전송되는 노말 데이터 또는 다목적 데이터를 래치하기 위한 제1 하위 래치부(221E)를 포함한다. 여기서, 제1 하위 래치부(221E)는 제1 하위 접속 노드(CN_LDQ0)가 플로팅(floating)되는 것을 방지하기 위해 구비된다. 이와 같이 구성되는 하위 경로 접속부(221)는 전기적으로 분리된 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>) 사이에서 매개체 역할을 수행하면서도 복수의 제3 및 제4 글로벌 라인(GIO_BG2<0:63>, GIO_BG3<0:63>)의 데이터 출력 경로를 제공하는 역할을 함께 수행한다. 한편, 하위 파이프 래치부(223)와 하위 출력부(225)는 공지된 기술이므로 자세한 설명을 생략하도록 한다.
또한, 도 6에는 도 2에 도시된 데이터 출력부(UDQ)의 내부 구성이 블록 구성도로 도시되어 있고, 도 7에는 도 6에 도시된 상위 경로 접속부의 내부 구성이 회로도로 도시되어 있다.
도 6을 참조하면, 제1 및 제2 경로 선택신호(SEL0~1, SELB0~1)에 응답하여 각각의 제1 및 제2 글로벌 라인(GIO_BG0<0:63>, GIO_BG1<0:63>) 중 어느 하나와 각각의 상위 접속 노드를 접속하기 위한 상위 경로 접속부(231)와, 각각의 하위 접속 노드를 통해 전달되는 노말 데이터 또는 다목적 데이터(DSEL_LDQ<0:63>)를 임시 저장하기 위한 상위 파이프 래치부(233)와, 상위 파이프 래치부(233)에 래치된 노말 데이터 또는 다목적 데이터(DPIP_LDQ<0:63>)를 직렬화하여 복수의 상위 패드(도면에 미도시)를 통해 외부로 출력하기 위한 상위 출력부(235)를 포함한다. 여기서, 상위 경로 접속부(231)는 도 7을 참조하여 설명하며, 설명의 편의를 위해 하나의 제1 및 제2 글로벌 라인(GIO_BG0<0>, GIO_BG1<0>)에 대응하는 구성만을 설명하기로 한다. 도 7을 참조하면, 상위 경로 접속부(231)는 제1 경로 선택신호(SEL0, SELB0)에 응답하여 제1 글로벌 라인(GIO_BG0<0>)과 제1 상위 접속 노드(CN_UDQ0)를 선택적으로 접속하기 위한 제1 상위 전달 게이트(231A)와, 제2 경로 선택신호(SEL1, SELB1)에 응답하여 제2 글로벌 라인(GIO_BG1<0>)과 제1 상위 접속 노드(CN_UDQ0)를 선택적으로 접속하기 위한 제2 상위 전달 게이트(231B)와, 제1 상위 접속 노드(CN_UDQ0)를 통해 전송되는 노말 데이터 또는 다목적 데이터를 래치하기 위한 제1 상위 래치부(231C)를 포함한다. 여기서, 제1 상위 래치부(231C)는 제1 상위 접속 노드(CN_UDQ0)가 플로팅(floating)되는 것을 방지하기 위해 구비된다. 한편, 상위 파이프 래치부(233)와 상위 출력부(235) 또한 공지된 기술이므로 자세한 설명을 생략하도록 한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 장치(200)의 구동방법을 설명한다.
본 발명의 실시예에서는 최대의 데이터 폭 옵션모드로 'X16 모드'를 예로 들어 설명한다. 참고로, X16 모드는 16개의 데이터 패드 - 8개의 상위 패드와 8개의 하위 패드를 포함함 - 를 통해 데이터가 입출력되는 동작을 포함한다.
먼저, 노말 모드에 따른 반도체 장치(200)의 구동방법을 설명한다.
X16 모드에 진입하면, 데이터 출력부(UDQ)는 제1 및 제2 상위 뱅크 그룹(BG0, BG1) 중 어느 하나로부터 제공되는 노말 데이터를 8개의 상위 패드(도면에 미도시)를 통해 외부로 출력하고, 데이터 전달 및 출력부(NEW LDQ)는 제1 및 제2 하위 뱅크 그룹(BG2, BG3) 중 어느 하나로부터 제공되는 노말 데이터를 8개의 하위 패드(도면에 미도시)를 통해 외부로 출력한다. 이때, 데이터 출력부(UDQ)는 제1 및 제2 경로 선택신호(SEL0~1, SELB0~1)에 응답하여 각각의 제1 및 제2 글로벌 라인(예:GIO_BG0<0>, GIO_BG1<0>) 중 어느 하나를 각각의 상위 접속 노드(예:CN_LDQ0)에 접속함으로써, 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)에 실린 노말 데이터를 8개의 상위 패드를 통해 외부로 출력한다. 그리고, 데이터 전달 및 출력부(NEW LDQ)는 제1 내지 제4 경로 선택신호(SEL0~3, SELB0~3)에 응답하여 각각의 제3 및 제4 글로벌 라인(예:GIO_BG2<0>, GIO_BG3<0>) 중 어느 하나를 각각의 상위 접속 노드(예:CN_UDQ0)에 접속함으로써, 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 노말 데이터를 8개의 하위 패드를 통해 외부로 출력한다.
한편, X8 모드에 진입하면, 데이터 전달 및 출력부(NEW LDQ)만이 인에이블되어 제1 및 제2 상위 뱅크 그룹(BG0, BG1)과 제1 및 제2 하위 뱅크 그룹(BG2, BG3) 중 적어도 하나로부터 제공되는 노말 데이터를 8개의 하위 패드를 통해 외부로 출력한다. 이때, 데이터 전달 및 출력부(NEW LDQ)는 제1 내지 제4 경로 선택신호(SEL0~3, SELB0~3)에 응답하여 각각의 제1 내지 제4 글로벌 라인(예:GIO_BG0<0> ~ GIO_BG3<0>) 중 어느 하나를 각각의 하위 접속 노드(예:CN_LDQ0)에 접속함으로써, 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>) 또는 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 노말 데이터를 8개의 하위 패드를 통해 외부로 출력한다.
다음, 다목적 레지스터(MPR) 동작 모드에 따른 반도체 장치(200)의 구동방법을 설명한다.
X16 모드에 진입하면, 데이터 전달 및 출력부(NEW LDQ)는 다목적 레지스터(MPR)로부터 제공되는 다목적 데이터를 데이터 출력부(UDQ)로 전달하고 8개의 하위 패드를 통해 외부로 출력한다. 이때, 데이터 전달 및 출력부(NEW LDQ)는 제1 내지 제4 경로 선택신호(SEL0~3, SELB0~3)에 응답하여 각각의 제1 및 제3 글로벌 라인(예:GIO_BG0<0>, GIO_BG2<0>)을 각각의 하위 접속 노드(예:CN_LDQ0)에 접속하거나 또는 각각의 제2 및 제4 글로벌 라인(예:GIO_BG1<0>, GIO_BG3<0>)을 각각의 하위 접속 노드(예:CN_LDQ0)에 접속함으로써, 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 다목적 데이터를 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)으로 전달하게 된다. 이에 따라, 데이터 출력부(UDQ)는 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)에 실린 다목적 데이터를 8개의 상위 패드를 통해 외부로 출력하고, 데이터 전달 및 출력부(NEW LDQ)는 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 다목적 데이터를 8개의 하위 패드를 통해 외부로 출력한다.
정리하면, 반도체 장치(200)의 구동방법은 노말 모드시 복수의 제1 내지 제4 글로벌 라인(GIO_BG0<0:63> ~ GIO_BG3<0:63>)을 통해 뱅크 그룹별로 노말 데이터를 전송하는 단계와, X16 모드와 다목적 레지스터(Multi Purpose Register : MPR) 동작 모드에 진입하는 단계와, 복수의 제1 및 제3 글로벌 라인(GIO_BG0<0:63>, GIO_BG2<0:63>)을 전기적으로 접속하거나 또는 복수의 제2 및 제4 글로벌 라인(GIO_BG1<0:63>, GIO_BG3<0:63>)을 전기적으로 접속하고, 다목적 레지스터(MPR)에 저장된 다목적 데이터를 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 제공하는 단계와, 데이터 출력부(UDQ)가 복수의 제1 글로벌 라인(GIO_BG0<0:63>) 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>)에 실린 다목적 데이터를 외부로 출력하는 동시에 데이터 전달 및 출력부(NEW LDQ)가 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 실린 다목적 데이터를 외부로 출력하는 단계를 포함한다. 특히, 다목적 데이터를 복수의 제3 글로벌 라인(GIO_BG2<0:63>) 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>)에 제공하는 단계에서는 노말 데이터가 전송되는 경로 - 데이터 전달 및 출력부(NEW LDQ)에 포함된 데이터 경로를 말함 - 를 제어함으로써 제1 및 제3 글로벌 라인(GIO_BG0<0:63>, GIO_BG2<0:63>)을 전기적으로 접속하거나 또는 복수의 제2 및 제4 글로벌 라인(GIO_BG1<0:63>, GIO_BG3<0:63>)을 전기적으로 접속할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 다목적 레지스터(MPR) 동작 모드시 노말 모드시에 이용되는 데이터 경로를 제어하는 것만으로 글로벌 라인 간에 다목적 데이터를 전달하는 것이 가능하기 때문에, 하나의 다목적 레지스터(MPR)를 통해 반도체 장치가 지원하는 최대의 데이터 폭 옵션 모드(예:X16 모드)에 대응하는 다목적 데이터를 출력할 수 있는 이점이 있다.
다음, 본 발명의 제2 실시예에 따른 반도체 장치를 설명한다. 본 발명의 제2 실시예에 따른 반도체 장치는 본 발명의 제1 실시예에 따른 반도체 장치(200)의 구성과 동일하나(도 2 참조), 데이터 전달 및 출력부(NEW LDQ)의 내부 구성이 서로 상이하다. 따라서, 본 발명의 제2 실시예에 따른 반도체 장치는 데이터 전달 및 출력부(NEW LDQ)에 대해서만 설명하기로 한다. 그리고, 본 발명의 제2 실시예에서는 제1 실시예와 대응되는 구성에 대하여 제1 실시예에 표기된 도면 부호에 프라임 부호(')를 붙여 설명하기로 한다.
도 8에는 본 발명의 제2 실시예에 따른 반도체 장치에 포함된 데이터 전달 및 출력부(NEW LDQ')의 내부 구성이 블록 구성도로 도시되어 있고, 도 9에는 도 8에 도시된 제1 전달부(DRV02)의 내부 구성도가 도시되어 있다.
도 8을 참조하면, 데이터 전달 및 출력부(NEW LDQ')는 노말 모드시 복수의 제1 글로벌 라인(GIO_BG0<0:63>') 또는 제2 글로벌 라인(GIO_BG1<0:63>') 또는 제3 글로벌 라인(GIO_BG2<0:63>') 또는 제4 글로벌 라인(GIO_BG3<0:63>')에 실린 노말 데이터를 8개의 하위 패드를 통해 외부로 출력하고 다목적 레지스터 모드시 복수의 제3 글로벌 라인(GIO_BG2<0:63>') 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>')에 실린 다목적 데이터를 8개의 하위 패드를 통해 외부로 출력하기 위한 하위 데이터 출력부(LDQ')와, 다목적 레지스터 모드시 복수의 제3 글로벌 라인(GIO_BG2<0:63>')에 실린 다목적 데이터를 복수의 제1 글로벌 라인(GIO_BG0<0:63>')으로 전달하기 위한 제1 전달부(DRV02)와, 다목적 레지스터 모드시 복수의 제4 글로벌 라인(GIO_BG3<0:63>')에 실린 다목적 데이터를 복수의 제2 글로벌 라인(GIO_BG1<0:63>')으로 전달하기 위한 제2 전달부(DRV13)를 포함한다.
여기서, 하위 데이터 출력부(LDQ')는 종래기술에 따른 하위 데이터 출력부(LDQ)와 동일한 구성을 가지므로, 자세한 설명은 생략하도록 한다.
그리고, 제1 및 제2 전달부(DRV02, DRV13)는 서로 동일한 구성을 가지므로, 이하에서는 도 9를 참조하여 제1 전달부(DRV02)만을 대표적으로 설명한다.
도 9를 참조하면, 제1 전달부(DRV02)는 다목적 레지스터 모드신호(MPR_MD')와 예정된 데이터 폭 옵션 모드신호(X16_MD')에 응답하여 인에이블 신호(EN, ENB)를 생성하기 위한 인에이블신호 생성부(201)와, 인에이블 신호(EN, ENB)에 응답하여 복수의 제3 글로벌 라인(GIO_BG2<0:63>')에 실린 다목적 데이터에 응답하여 복수의 제1 글로벌 라인(GIO_BG0<0:63>')을 구동하기 위한 복수의 드라이버(203_0 ~ 203_63)를 포함한다.
여기서, 인에이블신호 생성부(201)는 다목적 레지스터 모드신호(MPR_MD')와 예정된 데이터 폭 옵션 모드신호(X16_MD')를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호(ENB)를 반전하기 위한 인버터를 포함한다. 이때, 낸드 게이트의 출력신호(ENB)와 인버터의 출력신호(EN)가 인에이블 신호(EN, ENB)로 이용된다.
그리고, 복수의 드라이버(203_0 ~ 203_63)는 각각 복수의 제3 글로벌 라인(GIO_BG2<0:63>')에 실린 다목적 데이터와 정 인에이블 신호(EN)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호에 응답하여 소오스 전압으로 복수의 제1 글로벌 라인(GIO_BG0<0:63>')을 구동하기 위한 PMOS 트랜지스터와, 복수의 제3 글로벌 라인(GIO_BG2<0:63>')에 실린 다목적 데이터와 부 인에이블 신호(ENB)를 부정 논리 합 연산하기 위한 노어 게이트와, 노어 게이트의 출력신호에 응답하여 싱크 전압으로 복수의 제1 글로벌 라인(GIO_BG0<0:63>')을 구동하기 위한 NMOS 트랜지스터를 포함한다. 여기서, 복수의 드라이버(203_0 ~ 203_63)는 글로벌 라인의 저항 성분 등을 고려하여 구동력을 조절할 수 있도록 설계되는 것이 좋다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 반도체 장치(200')의 동작을 설명한다.
본 발명의 실시예에서는 최대의 데이터 폭 옵션 모드로 'X16 모드'를 예로 들어 설명한다. 참고로, X16 모드는 16개의 데이터 패드 - 8개의 상위 패드와 8개의 하위 패드를 포함함 - 를 통해 데이터가 입출력되는 동작을 포함한다.
먼저, 노말 모드에 따른 반도체 장치(200')의 동작을 설명한다.
X16 모드에 진입하면, 상위 데이터 출력부(UDQ')는 제1 및 제2 상위 뱅크 그룹(BG0', BG1') 중 어느 하나로부터 제공되는 노말 데이터를 8개의 상위 패드를 통해 외부로 출력하고, 하위 데이터 출력부(LDQ')는 제1 및 제2 하위 뱅크 그룹(BG2, BG3) 중 어느 하나로부터 제공되는 노말 데이터를 8개의 하위 패드를 통해 외부로 출력한다.
한편, X8 모드에 진입하면, 하위 데이터 출력부(LDQ')만이 인에이블되어 제1 및 제2 상위 뱅크 그룹(BG0', BG1')과 제1 및 제2 하위 뱅크 그룹(BG2', BG3') 중 적어도 하나로부터 제공되는 노말 데이터를 8개의 하위 패드를 통해 외부로 출력한다.
노말 모드시에는 다목적 레지스터 모드신호(MPR_MD')가 비활성화된 상태를 유지하므로, 제1 및 제2 전달부(DRV02, DRV13)는 최대의 데이터 폭 옵션 모드신호(X16_MD)에 상관없이 디스에이블된 상태를 유지한다.
다음, 다목적 레지스터 동작 모드에 따른 반도체 장치(200')의 동작을 설명한다.
X16 모드에 진입하면, 다목적 레지스터 모드신호(MPR_MD')와 예정된 데이터 폭 옵션 모드신호(X16_MD')가 동시에 활성화됨에 따라 제1 및 제2 전달부(DRV02, DRV13)가 인에이블된다.
이러한 상태에서, 다목적 레지스터(MPR')가 복수의 제3 글로벌 라인(GIO_BG2<0:63>') 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>')에 다목적 데이터를 제공하면, 제1 전달부(DRV02) 또는 제2 전달부(DRV13)는 복수의 제3 글로벌 라인(GIO_BG2<0:63>') 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>')에 실린 다목적 데이터를 복수의 제1 글로벌 라인(GIO_BG0<0:63>') 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>')으로 전달한다.
그러면, 상위 데이터 출력부(UDQ')는 복수의 제1 글로벌 라인(GIO_BG0<0:63>') 또는 복수의 제2 글로벌 라인(GIO_BG1<0:63>')에 실린 다목적 데이터를 8개의 상위 패드를 통해 외부로 출력하고, 하위 데이터 출력부(LDQ')는 복수의 제3 글로벌 라인(GIO_BG2<0:63>') 또는 복수의 제4 글로벌 라인(GIO_BG3<0:63>')에 실린 다목적 데이터를 8개의 하위 패드를 통해 외부로 출력한다.
이와 같은 본 발명의 제2 실시예에 따르면, 뱅크 그룹별로 분리된 글로벌 라인 사이에서 다목적 데이터를 전달하기 위한 드라이버를 별도로 구비함으로써, 하위 데이터 출력부(LDQ')의 데이터 경로에 직접적인 영향을 미치지 않으면서도 다목적 데이터를 신속하게 전달할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 장치 MA0 : 상위 메모리 영역
BG0 : 제1 상위 뱅크 그룹 BG1 : 제2 상위 뱅크 그룹
MA1 : 하위 메모리 영역 BG2 : 제1 하위 뱅크 그룹
BG3 : 제2 하위 뱅크 그룹 PA0 : 상위 주변 영역
UDQ : 데이터 출력부 NEW LDQ : 데이터 전달 및 출력부
PA1 : 하위 주변 영역 MPR : 다목적 레지스터

Claims (23)

  1. 전기적으로 분리된 제1 및 제2 데이터 라인이 각각 접속된 제1 및 제2 뱅크 그룹을 포함하는 반도체 장치에 있어서,
    특정 모드시 예정된 데이터를 상기 제2 데이터 라인으로 제공하기 위한 저장부;
    상기 특정 모드시 상기 제2 데이터 라인에 실린 상기 예정된 데이터를 외부로 출력하는 동시에 상기 제1 데이터 라인으로 전달하기 위한 데이터 전달 및 출력부; 및
    상기 특정 모드시 상기 제1 데이터 라인에 실린 상기 예정된 데이터를 상기 외부로 출력하기 위한 데이터 출력부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 저장부는 상기 제1 뱅크 그룹이 배치된 제1 메모리 영역보다 상기 제2 뱅크 그룹이 배치된 제2 메모리 영역에 인접한 제2 주변 영역에 배치되고,
    상기 데이터 전달 및 출력부와 상기 데이터 출력부는 상기 제2 메모리 영역보다 상기 제1 메모리 영역에 인접한 제1 주변 영역에 배치되는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 주변 영역에는 모드 레지스터 셋(Mode Register Set : MRS) 회로와 커맨드 앤드 어드레스 패러티(Command & Address Parity : CAP) 회로가 배치되는 반도체 장치.
  4. 제1항에 있어서,
    상기 저장부는 다목적 레지스터(Multi Purpose Register : MPR)를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 데이터 출력부는 노말 모드시 상기 제1 데이터 라인에 실린 상기 제1 뱅크 그룹의 제1 노말 데이터를 상기 외부로 출력하고,
    상기 데이터 전달 및 출력부는 상기 노말 모드시 상기 제2 데이터 라인에 실린 상기 제2 뱅크 그룹의 제2 노말 데이터를 상기 외부로 출력하는 반도체 장치.
  6. 제1항에 있어서,
    상기 특정 모드는 상기 반도체 장치가 지원하는 복수의 데이터 폭 옵션 모드 중 최대의 데이터 폭 옵션 모드와, 다목적 레지스터(Multi Purpose Register : MPR) 동작 모드를 포함하는 반도체 장치.
  7. 전기적으로 분리된 제1 및 제2 데이터 라인이 각각 접속된 제1 및 제2 뱅크 그룹을 포함하는 반도체 장치에 있어서,
    다목적 레지스터(Multi Purpose Register : MPR) 모드신호에 응답하여 다목적 데이터를 상기 제2 데이터 라인에 제공하기 위한 다목적 레지스터(MPR);
    제1 및 제2 뱅크 그룹 선택신호와 상기 다목적 레지스터 모드신호와 예정된 데이터 폭 옵션 모드신호를 조합하여 제1 및 제2 경로 선택신호를 생성하기 위한 경로 선택부;
    상기 제1 및 제2 경로 선택신호에 응답하여 상기 제2 데이터 라인에 실린 상기 다목적 데이터를 외부로 출력하는 동시에 상기 제1 데이터 라인으로 전달하기 위한 경로 제공 및 데이터 출력부; 및
    상기 제1 경로 선택신호에 응답하여 상기 제1 데이터 라인에 실린 상기 다목적 데이터를 상기 외부로 출력하기 위한 데이터 출력부
    를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 다목적 레지스터(MPR)는 상기 제1 뱅크 그룹이 배치된 제1 메모리 영역보다 상기 제2 뱅크 그룹이 배치된 제2 메모리 영역에 인접한 제2 주변 영역에 배치되고,
    상기 경로 제공 및 데이터 출력부와 상기 데이터 출력부는 상기 제2 메모리 영역보다 상기 제1 메모리 영역에 인접한 제1 주변 영역에 배치되는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 주변 영역에는 모드 레지스터 셋(Mode Register Set : MRS) 회로와 커맨드 앤드 어드레스 패러티(Command & Address Parity : CAP) 회로가 배치되는 반도체 장치.
  10. 제7항에 있어서,
    상기 데이터 출력부는 노말 모드시 상기 제1 데이터 라인에 실린 상기 제1 뱅크 그룹의 노말 데이터를 상기 외부로 출력하고,
    상기 경로 제공 및 데이터 출력부는 상기 노말 모드시 상기 제2 데이터 라인에 실린 상기 제2 뱅크 그룹의 노말 데이터를 상기 외부로 출력하는 반도체 장치.
  11. 제10항에 있어서,
    상기 데이터 출력부는,
    상기 제1 경로 선택신호에 응답하여 상기 제1 데이터 라인과 제1 접속 노드를 선택적으로 접속하기 위한 제1 경로 접속부;
    상기 제1 접속 노드를 통해 전송되는 데이터를 임시 저장하기 위한 제1 파이프 래치부; 및
    상기 제1 파이프 래치부에 래치된 데이터를 상기 외부로 출력하기 위한 제1 출력부를 포함하는 반도체 장치.
  12. 제10항에 있어서,
    상기 경로 제공 및 데이터 출력부는,
    상기 제1 및 제2 경로 선택신호에 응답하여 상기 제1 및 제2 데이터 라인 중 적어도 하나와 제2 접속 노드를 접속하기 위한 제2 경로 접속부;
    상기 제2 접속 노드를 통해 전달되는 데이터를 임시 저장하기 위한 제2 파이프 래치부; 및
    상기 제2 파이프 래치부에 래치된 데이터를 상기 외부로 출력하기 위한 제2 출력부를 포함하는 반도체 장치.
  13. 제7항에 있어서,
    상기 예정된 데이터 폭 옵션 모드신호는 상기 반도체 장치가 지원하는 복수의 데이터 폭 옵션 모드 중 최대의 데이터 폭 옵션 모드에 대응하는 신호인 것을 특징으로 하는 반도체 장치.
  14. 전기적으로 분리된 제1 및 제2 데이터 라인이 각각 접속된 제1 및 제2 뱅크 그룹을 포함하는 반도체 장치에 있어서,
    다목적 레지스터(Multi Purpose Register : MPR) 모드신호에 응답하여 다목적 데이터를 상기 제1 데이터 라인에 제공하기 위한 다목적 레지스터(MPR);
    상기 다목적 레지스터 모드신호와 예정된 데이터 폭 옵션 모드신호에 응답하여 인에이블 신호를 생성하기 위한 인에이블신호 생성부;
    상기 인에이블 신호에 응답하여 상기 제1 데이터 라인에 실린 상기 다목적 데이터를 상기 제2 데이터 라인으로 전달하기 위한 드라이버;
    상기 제1 데이터 라인에 실린 상기 다목적 데이터를 외부로 출력하기 위한 제1 데이터 출력부; 및
    상기 제2 데이터 라인에 실린 상기 다목적 데이터를 외부로 출력하기 위한 제2 데이터 출력부
    를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 다목적 레지스터(MPR)는 상기 제2 뱅크 그룹이 배치된 제2 메모리 영역보다 상기 제1 뱅크 그룹이 배치된 제1 메모리 영역에 인접한 제1 주변 영역에 배치되고,
    상기 제1 및 제2 데이터 출력부는 상기 제1 메모리 영역보다 상기 제2 메모리 영역에 인접한 제2 주변 영역에 배치되는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 주변 영역에는 모드 레지스터 셋(Mode Register Set : MRS)과 커맨드 앤드 어드레스 패러티(Command & Address Parity : CAP)가 배치되는 반도체 장치.
  17. 제14항에 있어서,
    상기 제1 데이터 출력부는 노말 모드시 상기 제1 데이터 라인에 실린 상기 제1 뱅크 그룹의 노말 데이터를 상기 외부로 출력하고,
    상기 제2 데이터 출력부는 노말 모드시 상기 제2 데이터 라인에 실린 상기 제2 뱅크 그룹의 노말 데이터를 상기 외부로 출력하는 반도체 장치.
  18. 제14항에 있어서,
    상기 예정된 데이터 폭 옵션 모드신호는 상기 반도체 장치가 지원하는 복수의 데이터 폭 옵션 모드 중 최대의 데이터 폭 옵션 모드에 대응하는 신호인 것을 특징으로 하는 반도체 장치.
  19. 노말 모드시 전기적으로 분리된 제1 및 제2 데이터 라인을 통해 뱅크 그룹별로 노말 데이터를 전송하는 반도체 장치의 구동방법에 있어서,
    예정된 데이터 폭 옵션 모드와, 다목적 레지스터(Multi Purpose Register : MPR) 동작 모드에 진입하는 단계;
    상기 제1 및 제2 데이터 라인을 전기적으로 접속하고, 다목적 레지스터(MPR)에 저장된 다목적 데이터를 상기 제1 데이터 라인에 제공하는 단계; 및
    상기 제1 데이터 라인에 접속된 제1 데이터 출력부를 통해 상기 다목적 데이터를 외부로 출력하는 동시에 상기 제2 데이터 라인에 접속된 제2 데이터 출력부를 통해 상기 다목적 데이터를 상기 외부로 출력하는 단계
    를 포함하는 반도체 장치의 구동방법.
  20. 제19항에 있어서,
    상기 다목적 데이터를 상기 제1 데이터 라인에 제공하는 단계에서, 상기 제1 및 제2 데이터 라인은 상기 노말 데이터가 전송되는 경로를 제어함으로써 서로 접속되는 반도체 장치의 구동방법.
  21. 제20항에 있어서,
    상기 노말 데이터가 전송되는 경로는 상기 제1 데이터 출력부에 포함된 데이터 경로인 것을 특징으로 하는 반도체 장치의 구동방법.
  22. 제19항에 있어서,
    상기 다목적 데이터를 상기 제1 데이터 라인에 제공하는 단계에서, 상기 제1 및 제2 데이터 라인은 드라이버를 통해 접속되며, 상기 드라이버는 상기 제1 데이터 라인에 실린 상기 다목적 데이터를 상기 제2 데이터 라인으로 드라이빙하는 반도체 장치의 구동방법.
  23. 제19항에 있어서,
    상기 예정된 데이터 폭 옵션 모드는 상기 반도체 장치가 지원하는 최대의 데이터 폭 옵션 모드인 것을 특징으로 하는 반도체 장치의 구동방법.
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