KR102169347B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술은 효율적인 데이터 전달 경로를 갖는 반도체 메모리 장치에 관한 것으로서, 제1 뱅크로부터 데이터를 입/출력하는 제1 글로벌 라인과 제2 뱅크로부터 데이터를 입/출력하는 제2 글로벌 라인과, 트레이닝 모드에서 제1 글로벌 라인에 설정된 값을 갖는 데이터를 싣기 위한 다목적 레지스터와, 제1 또는 제2 글로벌 라인과 제1 데이터 패드와의 사이에서 데이터를 입/출력하되, 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 제1 글로벌 라인에 실린 데이터를 제2 글로벌 라인으로 리피팅하는 위한 제1 데이터 입출력부, 및 대역폭 옵션에 따라 인에이블 여부가 결정되며, 제2 글로벌 라인과 제2 데이터 패드와의 사이에서 데이터를 입/출력하기 위한 제2 데이터 입출력부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 효율적인 데이터 전달 경로를 갖는 반도체 메모리 장치에 관한 것이다.
현재 반도체 메모리 장치는 다수개의 메모리 뱅크로 구성되고, 개별 메모리 뱅크는 메모리 셀들의 집합으로 구성되는 것이 일반적이다.
한편, 반도체 메모리 장치는 데이터 대역폭 옵션에 따라 동작하도록 설계된다. 데이터 대역폭 옵션은, 사용자가 원하는 데이터 폭을 설정할 수 있는 옵션으로, 스펙(SPEC.)으로 정의되어 있다. 예컨대, 16 개의 입출력 패드(pad)를 구비하는 반도체 메모리 장치에 있어서, 데이터 대역폭 옵션이 X16 모드로 설정되는 경우 16 개의 입출력 패드를 통해 데이터 입/출력 동작이 수행되고, 데이터 대역폭 옵션이 X8 모드로 설정되는 경우 16 개의 입출력 패드 중 8 개의 데이터 입출력 패드를 통해 데이터 입/출력 동작을 수행된다.
여기서 X16 모드는 반도체 메모리 장치에 구비된 모든 메모리 뱅크가 동시에 선택되어 동작하고, X8 모드는 해당하는 메모리 뱅크만이 선택되어 동작된다. 예컨대, 반도체 메모리 장치에 두 개의 메모리 뱅크가 구비된다면, X16 모드에서는 두 개의 메모리 뱅크가 모두 선택되어 데이터를 입/출력하는데 사용하게 되고, X8 모드에서는 한 번의 동작주기마다 두 개의 메모리 뱅크 중 어느 하나의 메모리 뱅크만을 선택하여 데이터를 입/출력하는데 사용하게 된다.
한편, 반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 때문에, 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작할 수 있도록 하기 위해서 반도체 메모리 장치 내부에는 데이터 입/출력 동작을 수행하기 위한 코어영역과 페리영역 이외에도 반도체 메모리 장치에서 입/출력되는 데이터를 정확도를 향상시키던가 하는 등의 부수적인 동작을 수행하기 위한 회로들이 점차적으로 추가되어야 했다.
따라서, 반도체 메모리 장치에서 입/출력되는 데이터를 정확도를 향상시키던가 하는 등의 부수적인 동작으로 인해 생성되는 정보들을 저장하기 위한 공간이 요구되었고, 이를 달성하기 위해 다목적 레지스터(Multi Purpose Register : MPR)의 필요성이 대두되었다.
예를 들어, DDR3 SDRAM에서 다목적 레지스터(MPR)는 읽기 레벨링 동작(Read Leveling operation)을 지원하기 위해 사용되었다.
여기서, 읽기 레벨링 동작이란 메모리 칩 내의 레지스터에 미리 정의되어 있는 데이터 패턴을 핀셋으로 전송하며, 칩 셋과 메모리 칩 간의 DQS의 스큐(skew)를 조절하기 위한 동작이다. 이때, 레지스터에 저장된 데이터 패턴을 읽는 동작은 메모리 셀에 저장된 노말 데이터와 무관하게 이루어진다. 따라서, 데이터 패턴들을 읽기 위해 워드 라인을 인에이블하거나 비트 라인을 프리차지하는 등 일종의 메모리 액세스 동작은 불필요하다.
이와 같이, 종래기술에 따른 다목적 레지스터(MPR)는 메모리 셀에 저장되지 않지만 그 값이 미리 정의되어 있는 데이터 패턴을 저장하기 위해 사용되었다. 즉, 반도체 시스템에서 메모리 칩을 읽기 레벨링 동작 모드(MPR Mode)로 셋팅하면, 액티브 커맨드를 메모리 칩에 인가하지 않아도 리드 커맨드 입력시 '10101010'과 같이 정해진 패턴 데이터가 일률적으로 출력되어 반도체 시스템과 메모리 칩 간의 고속동작을 위한 튜닝작업(tDS/tDH) 을 실시하는 것이 가능하였다.
도 1은 종래기술에 따라 다수의 뱅크를 구비하고, 데이터 대역폭 옵션을 선택할 수 있으며, 다목적 레지스터(MPR)를 통해 트레이닝 동작을 수행할 수 있는 반도체 메모리 장치를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치는, 제1 뱅크(10)와, 제2 뱅크(20)와, 제3 뱅크(30)와, 제4 뱅크(40)와, 제1 글로벌 라인(GIO_UR[63:0])과, 제2 글로벌 라인(GIO_DR[63:0])과, 제3 글로벌 라인(GIO_UL[63:0])과, 제4 글로벌 라인(GIO_DL[63:0])과, 다목적 레지스터(50)와, 제1 데이터 입출력부(60)와, 제2 데이터 입출력부(70)와, 제1 리피터(80), 제2 리피터(90)와, 제1 데이터 패드(DQ[0:7]), 및 제2 데이터 패드(DQ[8:15])를 구비한다.
제1 뱅크(10)는, 제1 글로벌 라인(GIO_UR[63:0])과의 사이에서 데이터를 입/출력한다.
제2 뱅크(20)는, 제2 글로벌 라인(GIO_DR[63:0])과의 사이에서 데이터를 입/출력한다.
제3 뱅크(30)는, 제3 글로벌 라인(GIO_UL[63:0])과의 사이에서 데이터를 입/출력한다.
제4 뱅크(40)는, 제4 글로벌 라인(GIO_DL[63:0])과의 사이에서 데이터를 입/출력한다.
다목적 레지스터(50)는, 트레이닝 모드에서 제1 글로벌 라인(GIO_UR[63:0]) 또는 제2 글로벌 라인(GIO_DR[63:0])과의 사이에서 설정된 값을 갖는 데이터를 입/출력한다.
제1 데이터 입출력부(60)는, 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])과 제1 데이터 패드(DQ[0:7]) 사이에서 데이터를 입/출력한다.
제2 데이터 입출력부(70)는, 대역폭 옵션에 따라 인에이블 여부가 제어되며, 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])과 제2 데이터 패드(DQ[8:15]) 사이에서 데이터를 입/출력한다.
제1 리피터(80)는, 트레이닝 모드에서 대역폭 옵션에 따라 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터를 제3 글로벌 라인(GIO_UL[63:0])에 실어준다.
제2 리피터(90)는, 트레이닝 모드에서 대역폭 옵션에 따라 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터를 제4 글로벌 라인(GIO_DL[63:0])에 실어준다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 데이터 입출력부의 구성을 상세히 도시한 회로도이다.
도 2를 참조하면, 도 1에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입출력부(60)는, 제1 글로벌 라인(GIO_UR[63:0])과 제2 글로벌 라인(GIO_DR[63:0])과 제3 글로벌 라인(GIO_UL[63:0])과 제4 글로벌 라인(GIO_DL[63:0])에 모두 연결되어 있다. 반면, 제2 데이터 입출력부(70)는, 제3 글로벌 라인(GIO_UL[63:0])과 제4 글로벌 라인(GIO_DL[63:0])에만 연결되어 있다.
이와 같은 구성상의 차이점을 갖는 이유는, 제1 데이터 입출력부(60)의 경우, 대역폭 옵션에 따라 선택적으로 제1 글로벌 라인(GIO_UR[63:0])과 제2 글로벌 라인(GIO_DR[63:0])과 제3 글로벌 라인(GIO_UL[63:0])과 제4 글로벌 라인(GIO_DL[63:0])에 모두 접속되어야 하기 때문이다. 반면, 제2 데이터 입출력부(70)의 경우, 대역폭 옵션에 따라 선택적으로 제3 글로벌 라인(GIO_UL[63:0])과 제4 글로벌 라인(GIO_DL[63:0])에만 연결되면 되기 때문이다.
구체적으로, X16 대역폭 모드로 동작하는 경우, 제1 데이터 패드(DQ[0:7])와 제2 데이터 패드(DQ[8:15])를 모두 사용하므로, 제1 데이터 입출력부(60)와 제2 데이터 입출력부(70)가 모두 동작하여야 한다. 따라서, 제1 데이터 입출력부(60)는 제1 글로벌 라인(GIO_UR[63:0]) 또는 제2 글로벌 라인(GIO_DR[63:0])과 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터를 입출력한다. 또한, 제2 데이터 입출력부(70)는 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])과 제2 데이터 패드(DQ[8:15])와의 사이에서 데이터를 입출력한다.
반대로, X8 대역폭 모드로 동작하는 경우, 제1 데이터 패드(DQ[0:7])만 사용하고 제2 데이터 패드(DQ[8:15])는 사용하지 않으므로, 제1 데이터 입출력부(60)만 동작하고, 제2 데이터 입출력부(70)는 동작할 필요가 없다. 따라서, 제1 데이터 입출력부(60)는 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])과 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터를 입출력한다. 그리고, 제2 데이터 입출력부(70)는 디스에이블되어 아무런 동작도 수행하지 않는다.
제1 데이터 입출력부(60)는, 제1 데이터 출력부(62), 및 제1 데이터 입력부(64)를 구비한다. 또한, 제2 데이터 입출력부(70)는, 제2 데이터 출력부(72), 및 제2 데이터 입력부(74)를 구비한다.
제1 데이터 출력부(62)는, 각각 64개의 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])으로부터 병렬로 데이터를 입력받아 8개씩 직렬화화여 8개의 제1 데이터 패드(DQ[0:7])를 통해 출력하는 동작이 필요하므로, 내부에 데이터 선택 먹스(IO MUX)와 병직렬 변환회로(P2S for X8)가 구비된다.
제2 데이터 출력부(72)는, 각각 64개의 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])으로부터 병렬로 데이터를 입력받아 8개씩 직렬화화여 8개의 제2 데이터 패드(DQ[8:15])를 통해 출력하는 동작이 필요하므로, 내부에 데이터 선택 먹스(IO MUX)와 병직렬 변환회로(P2S for X16)가 구비된다.
제1 데이터 입력부(64)는, 8개의 제1 데이터 패드(DQ[0:7])를 통해 8개씩 직렬로 인가되는 총 64개의 데이터를 병렬화하여 각각 64개의 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 실어주는 동작이 필요하므로, 내부에 직병렬 변환회로(S2P for X8)와 라이트 드라이버(WRITE DRIVER)가 구비된다.
제2 데이터 입력부(74)는, 8개의 제2 데이터 패드(DQ[8:15])를 통해 8개씩 직렬로 인가되는 총 64개의 데이터를 병렬화하여 각각 64개의 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])에 실어주는 동작이 필요하므로, 내부에 직병렬 변환회로(S2P for X16)와 라이트 드라이버(WRITE DRIVER)가 구비된다.
도 3는 도 2에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부에서 직병렬 변환회로를 상세히 도시한 블록 다이어그램이다.
도 3를 참조하면, 도 2에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부(64)에서 직병렬 변환회로(S2P for X8)는, 제1 데이터 패드(DQ[0:7])로부터 8개씩 직렬화되어 인가되는 총 64개의 데이터(DQDATA 0~7, DQDATA 8~15, DQDATA 16~23, ... , DQDATA 55~63)를 디-먹스(DE-MUX)하여 64개의 병렬 데이터(SDATA_PRE[63:0])를 생성한 후, 파이프 래치(LATCH[0:1])를 거쳐 도메인 크로싱(domain crossing)하는 것을 알 수 있다.
여기서 도메인 크로싱 동작이 필요한 이유는, 제1 데이터 패드(DQ[0:7])를 통해 인가되어 직병렬되는 과정까지는 데이터 도메인 영역이지만, 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 실릴 때에는 클록 도메인 영역으로 전화되어야 하기 때문이다.
따라서, 제1 데이터 패드(DQ[0:7])로부터 8개씩 직렬화되어 인가되는 총 64개의 데이터(DQDATA 0~7, DQDATA 8~15, DQDATA 16~23, ... , DQDATA 55~63)를 디-먹스(DE-MUX)하여 생성된 64개의 병렬 데이터(SDATA_PRE[63:0])를 데이터 도메인에 동기된 신호(DQSPIN[0:1])에 응답하여 파이프 래치(LATCH[0:1])에 저장한다. 이어서, 클록 도메인 영역에 동기된 신호(CLKPOUT[1:0])에 응답하여 파이프 래치(LATCH[0:1])에 저장된 64개의 병렬 데이터(SDATA_PRE[63:0])를 출력함으로써 클록 도메인에 동기된 64개의 병렬 데이터(SDATA[63:0])를 생성한다.
도 4는 도 2에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부에서 라이트 드라이버를 상세히 도시한 블록 다이어그램이다.
도 4를 참조하면, 도 2에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부(64)에서 라이트 드라이버(WRITE DRIVER)는,
직병렬 변환회로(S2P for X8)에서 출력되는 클록 도메인에 동기된 64개의 병렬 데이터(SDATA[63:0])를 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 실어준다. 즉, 제1내지 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0]) 중 제어신호(WRIEN_UL, WRIEN_DL, WRIEN_UR, WRIEN_DR)에 의해 선택된 어느 하나의 글로벌 라인으로 직병렬 변환회로(S2P for X8)에서 출력되는 클록 도메인에 동기된 64개의 병렬 데이터(SDATA[63:0])를 싣는다.
이때, 제어신호(WRIEN_UL, WRIEN_DL, WRIEN_UR, WRIEN_DR)는, 외부에서 인가되는 어드레스(미도시) 및 대역폭 옵션에 따라 그 활성화여부가 선택되는 신호이다.
도 5는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 리피터의 구성을 상세히 도시한 회로도이다.
도 5를 참조하면, 도 1에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 제1 리피터(80) 및 제2 리피터(90)는, 트레이닝 모드의 인에이블 여부를 결정하기 위한 트레이닝 신호(MPREN) 및 대역폭 옵션을 선택하기 위한 대역폭 제어신호(X16)에 따라 선택적으로 리피터 동작을 수행하는 것을 알 수 있다.
구체적으로, 트레이닝 신호(MPREN)가 로직'하이'(high)로 활성화되어 트레이닝 모드에 진입한 상태에서 대역폭 제어신호(X16)가 로직'하이'(high)로 활성화되어 X16 대역폭 모드로 동작할 때에만, 제1 리피터(80)는 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터를 제3 글로벌 라인(GIO_UL[63:0]) 싣고, 제2 리피터(90)는 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터를 제4 글로벌 라인(GIO_DL[63:0])에 싣는다.
만약, 트레이닝 신호(MPREN)가 로직'로우'(low)로 비활성화되어 트레이닝 모드에서 탈출한 상태일 경우, 대역폭 제어신호(X16)와 상관없이 제1 리피터(80)와 제2 리피터(90)는 디스에이블되어 아무런 동작도 수행하지 않는다.
마찬가지로, 대역폭 제어신호(X16)가 로직'로우'(low)로 비활성화되어 X8 대역폭 모드로 동작하는 경우, 트레이닝 신호(MPREN)와 상관없이 제1 리피터(80)와 제2 리피터(90)는 디스에이블되어 아무런 동작도 수행하지 않는다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 메모리 장치의 동작 및 그 문제점을 설명하면 다음과 같다.
트레이닝 모드에서는 다목적 레지스터(50)에 미리 저장되어 있던 설정된 값을 갖는 데이터가 제1 글로벌 라인(GIO_UR[63:0]) 또는 제2 글로벌 라인(GIO_DR[63:0])에 실린다.
이와 같은 상태에서, 대역폭 옵션에 따라 X8 대역폭 모드에서는 제1 글로벌 라인(GIO_UR[63:0]) 또는 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터가 그대로 제1 데이터 출력부(62)를 통해 제1 데이터 패드(DQ[0:7])로 출력된다.
그리고, X16 대역폭 모드에서는 제1 리피터(80)를 통해 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터는 제3 글로벌 라인(GIO_UL[63:0])에 실리고, 제2 리피터(90)를 통해 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터는 제4 글로벌 라인(GIO_DL[63:0])에 실린다. 그 후, 제1 데이터 출력부(62) 및 제2 데이터 출력부(72)를 통해 제1 데이터 패드(DQ[0:7]) 및 제2 데이터 패드(DQ[8:15])로 출력된다.
노말 모드 및 대역폭 옵션에 따른 X8 대역폭 모드에서는 제1 데이터 입출력부(60)를 통해 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])와 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터가 입출력된다.
노말 모드 및 대역폭 옵션에 따른 X16 대역폭 모드에서는 제1 데이터 입출력부(60)를 통해 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])와 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터가 입출력되고, 제2 데이터 입출력부(70)를 통해 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])와 제2 데이터 패드(DQ[8:15])와의 사이에서 데이터가 입출력된다.
이와 같이 노말 모드에서는 제1 글로벌 라인(GIO_UR[63:0])과 제3 글로벌 라인(GIO_UL[63:0])이 연결될 필요가 없고, 제2 글로벌 라인(GIO_DR[63:0])과 제4 글로벌 라인(GIO_DL[63:0])이 연결될 필요가 없다.
즉, 제1 리피터(80)와 제2 리피터(90)는, 오직 트레이닝 모드에서 다목적 레지스터에 저장되어 있던 설정된 값을 갖는 데이터를 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])와 제2 데이터 패드(DQ[8:15])으로 출력하기 위해 사용되는 회로이다.
그럼에도 불구하고, 글로벌 라인 각각이 64개의 라인을 갖는다는 점과, 글로벌 라인의 길이가 상대적으로 매우 길다는 것을 감안하면, 제1 리피터(80)와 제2 리피터(90)의 드라이빙 사이즈도 상당한 크기를 가져야 한다.
이렇게, 종래기술에 따른 반도체 메모리 장치는 그 사용빈도가 그리 높지 않는 트레이닝 모드를 위해 반도체 메모리 장치의 면적에 큰 부담을 주는 리피터를 사용한다는 문제점이 있었다.
본 발명의 실시예는 다수의 글로벌 라인을 포함하되, 트레이닝 모드와 같은 특정 동작 모드에서 다수의 글로벌 라인 간에 효율적인 데이터 전달이 가능한 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 제1 뱅크로부터 데이터를 입/출력하는 제1 글로벌 라인; 제2 뱅크로부터 데이터를 입/출력하는 제2 글로벌 라인; 트레이닝 모드에서 상기 제1 글로벌 라인에 설정된 값을 갖는 데이터를 싣기 위한 다목적 레지스터; 상기 제1 또는 제2 글로벌 라인과 제1 데이터 패드와의 사이에서 데이터를 입/출력하되, 상기 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 상기 제1 글로벌 라인에 실린 데이터를 상기 제2 글로벌 라인으로 리피팅하는 위한 제1 데이터 입출력부; 및 상기 대역폭 옵션에 따라 인에이블 여부가 결정되며, 상기 제2 글로벌 라인과 제2 데이터 패드와의 사이에서 데이터를 입/출력하기 위한 제2 데이터 입출력부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 제1 뱅크로부터 데이터를 입/출력하는 제1 글로벌 라인; 제2 뱅크로부터 데이터를 입/출력하는 제2 글로벌 라인; 제3 뱅크로부터 데이터를 입/출력하는 제3 글로벌 라인; 제4 뱅크로부터 데이터를 입/출력하는 제4 글로벌 라인; 트레이닝 모드에서 상기 제1 또는 제2 글로벌 라인에 설정된 값을 갖는 데이터를 싣기 위한 다목적 레지스터; 상기 제1 또는 제2 또는 제3 또는 제4 글로벌 라인과 제1 데이터 패드와의 사이에서 데이터를 입/출력하되, 상기 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 상기 제1 글로벌 라인에 실린 데이터를 상기 제3 글로벌 라인에 리피팅하거나 상기 제2 글로벌 라인에 실린 데이터를 상기 제4 글로벌 라인에 리피팅하는 제1 데이터 입출력부; 및 상기 대역폭 옵션에 따라 인에이블 여부가 결정되며, 상기 제3 또는 제4 글로벌 라인과 제2 데이터 패드와의 사이에서 데이터를 입/출력하기 위한 제2 데이터 입출력부를 포함할 수 있다.
본 기술은 다수의 글로벌 라인 각각에 대해 선택적으로 데이터를 입력할 수 있는 구성요소를 트레이닝 모드와 같은 특정 동작 모드에서 다수의 글로벌 라인 간에 데이터 전달을 하는 용도로 사용함으로써, 다수의 글로벌 라인 간에 효율적인 데이터 전달이 가능한 효과가 있다.
도 1은 종래기술에 따라 다수의 뱅크를 구비하고, 데이터 대역폭 옵션을 선택할 수 있으며, 다목적 레지스터(MPR)를 통해 트레이닝 동작을 수행할 수 있는 반도체 메모리 장치를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 데이터 입출력부의 구성을 상세히 도시한 회로도.
도 3는 도 2에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부에서 직병렬 변환회로를 상세히 도시한 블록 다이어그램.
도 4는 도 2에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부에서 라이트 드라이버를 상세히 도시한 블록 다이어그램.
도 5는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치의 구성요소 중 리피터의 구성을 상세히 도시한 회로도.
도 6은 본 발명의 제1 실시예에 따라 다수의 뱅크를 구비하고, 데이터 대역폭 옵션을 선택할 수 있으며, 다목적 레지스터(MPR)를 통해 트레이닝 동작을 수행할 수 있는 반도체 메모리 장치를 도시한 블록 다이어그램.
도 7은 도 6에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성요소 중 데이터 입출력부의 구성을 상세히 도시한 회로도.
도 8은 본 발명의 제2 실시예에 따라 다수의 뱅크를 구비하고, 데이터 대역폭 옵션을 선택할 수 있으며, 다목적 레지스터(MPR)를 통해 트레이닝 동작을 수행할 수 있는 반도체 메모리 장치를 도시한 블록 다이어그램.
도 9은 도 8에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 데이터 입출력부의 구성을 상세히 도시한 회로도.
도 10는 도 8에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부에서 직병렬 변환회로를 상세히 도시한 블록 다이어그램.
도 11는 도 8에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부에서 라이트 드라이버를 상세히 도시한 블록 다이어그램.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 6은 본 발명의 제1 실시예에 따라 다수의 뱅크를 구비하고, 데이터 대역폭 옵션을 선택할 수 있으며, 다목적 레지스터(MPR)를 통해 트레이닝 동작을 수행할 수 있는 반도체 메모리 장치를 도시한 블록 다이어그램이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 제1 뱅크(610)와, 제2 뱅크(620와, 제1 글로벌 라인(GIO1[63:0])과, 제2 글로벌 라인(GIO2[63:0])와, 다목적 레지스터(650)와, 제1 데이터 입출력부(660)와, 제2 데이터 입출력부(670)와, 제1 데이터 패드(DQ[0:7]), 및 제2 데이터 패드(DQ[8:15])를 구비한다.
제1 뱅크(610)는, 제1 글로벌 라인(GIO1[63:0])과의 사이에서 데이터를 입/출력한다.
제2 뱅크(620)는, 제2 글로벌 라인(GIO2[63:0])과의 사이에서 데이터를 입/출력한다.
다목적 레지스터(650)는, 트레이닝 모드에서 제1 글로벌 라인(GIO1[63:0])과의 사이에서 설정된 값을 갖는 데이터를 입출력한다. 참고로, 본 발명의 제1 실시예에서 다목적 레지스터(650)의 역할은 제1 글로벌 라인(GIO1[63:0])에 설정된 값을 갖는 데이터를 실어주는 것만 개시된다. 하지만, 설계자의 선택에 따라 다목적 레지스터(650)는 제1 글로벌 라인(GIO1[63:0])을 통해 설정된 값을 데이터를 입력받을 수도 있다.
제1 데이터 입출력부(660)는, 제1 또는 제2 글로벌 라인(GIO1[63:0], GIO2[63:0])과 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터를 입/출력하되, 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 제1 글로벌 라인(GIO1[63:0])에 실린 데이터를 제2 글로벌 라인(GIO2[63:0])으로 리피팅(repeating)한다. 즉, 제1 데이터 입출력부(660)는, 트레이닝 모드에서 대역폭 옵션에 따라 제1 글로벌 라인(GIO1[63:0])에 실린 데이터를 입력받아 제2 글로벌 라인(GIO2[63:0])에 실어주는 동작을 수행한다.
제2 데이터 입출력부(670)는, 대역폭 옵션에 따라 인에이블 여부가 결정되며, 제2 글로벌 라인(GIO2[63:0])과 제2 데이터 패드(DQ[8:15])와의 사이에서 데이터를 입/출력한다.
도 7은 도 6에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성요소 중 데이터 입출력부의 구성을 상세히 도시한 회로도이다.
도 7을 참조하면, 도 6에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입출력부(660)는, 제1 글로벌 라인(GIO1[63:0])과 제2 글로벌 라인(GIO2[63:0])에 모두 연결되어 있다. 반면, 제2 데이터 입출력부(670)는, 제2 글로벌 라인(GIO2[63:0])에만 연결되어 있다.
이와 같은 구성상의 차이점을 갖는 이유는, 제1 데이터 입출력부(660)의 경우, 대역폭 옵션에 따라 선택적으로 제1 글로벌 라인(GIO1[63:0])과 제2 글로벌 라인(GIO2[63:0])에 모두 접속되어야 하기 때문이다. 반면, 제2 데이터 입출력부(670)의 경우, 대역폭 옵션에 따라 선택적으로 제2 글로벌 라인(GIO2[63:0])에만 연결되면 되기 때문이다.
구체적으로, X16 대역폭 모드로 동작하는 경우, 제1 데이터 패드(DQ[0:7])와 제2 데이터 패드(DQ[8:15])를 모두 사용하므로, 제1 데이터 입출력부(660)와 제2 데이터 입출력부(670)가 모두 동작하여야 한다. 따라서, 제1 데이터 입출력부(660)는 제1 글로벌 라인(GIO1[63:0])과 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터를 입출력한다. 또한, 제2 데이터 입출력부(70)는 제2 글로벌 라인(GIO2[63:0])과 제2 데이터 패드(DQ[8:15])와의 사이에서 데이터를 입출력한다.
반대로, X8 대역폭 모드로 동작하는 경우, 제1 데이터 패드(DQ[0:7])만 사용하고 제2 데이터 패드(DQ[8:15])는 사용하지 않으므로, 제1 데이터 입출력부(660)만 동작하고, 제2 데이터 입출력부(670)는 동작할 필요가 없다. 따라서, 제1 데이터 입출력부(660)는 제1 또는 제2 글로벌 라인(GIO1[63:0], GIO2[63:0])과 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터를 입출력한다. 그리고, 제2 데이터 입출력부(670)는 디스에이블되어 아무런 동작도 수행하지 않는다.
제1 데이터 입출력부(660)는, 제1 데이터 출력부(662), 및 제1 데이터 입력부(664)를 구비한다. 또한, 제2 데이터 입출력부(670)는, 제2 데이터 출력부(672), 및 제2 데이터 입력부(674)를 구비한다.
제1 데이터 출력부(662)는, 제1 또는 제2 글로벌 라인(GIO1[63:0], GIO2[63:0])에 실린 데이터를 제1 데이터 패드(DQ[0:7])로 출력한다. 이때, 제1 데이터 출력부(662)는, 각각 64개의 제1 또는 제2 글로벌 라인(GIO1[63:0], GIO2[63:0])으로부터 병렬로 데이터를 입력받아 8개씩 직렬화하여 8개의 제1 데이터 패드(DQ[0:7])를 통해 출력하는 동작이 필요하므로, 내부에 데이터 선택 먹스(IO MUX)와 병직렬 변환회로(P2S for X8)가 구비된다. 즉, 제1 데이터 출력부(662)는, X8 대역폭 동작시 제1 또는 제2 글로벌 라인(GIO1[63:0], GIO2[63:0])에 실린 데이터를 제1 데이터 패드(DQ[0:7])로 출력하고, X16 대역폭 동작시 제1 글로벌 라인(GIO1[63:0])에 실린 데이터를 제1 데이터 패드(DQ[0:7])로 출력한다.
제1 데이터 입력부(664)는, 노말 모드에서 제1 데이터 패드(DQ[0:7])로 인가되는 데이터를 제1 또는 제2 글로벌 라인(GIO1[63:0], GIO2[63:0])에 싣는다. 또한, 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 제1 글로벌 라인(GIO1[63:0])에 실린 데이터를 제1 글로벌 라인(GIO1[63:0])에 싣는다. 이때, 제1 데이터 입력부(664)는, 노말 모드에서 8개의 제1 데이터 패드(DQ[0:7])를 통해 8개씩 직렬로 인가되는 총 64개의 데이터를 병렬화하여 각각 64개의 제1 또는 제2 글로벌 라인(GIO1[63:0], GIO2[63:0])에 실어주는 동작을 수행하기 위해 직병렬 변환회로(S2P for X8)와 라이트 드라이버(WRITE DRIVER)가 구비된다.
이렇게, 노말 모드의 동작을 위해 제1 데이터 입력부(664)에 포함된 직병렬 변환회로(S2P for X8)와 라이트 드라이버(WRITE DRIVER)는, 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 64개의 제1 글로벌 라인(GIO1[63:0])에 실린 데이터를 64개의 제2 글로벌 라인(GIO2[63:0])에 실어주는 동작을 수행할 수 있다. 즉, 도면에 도시된 것처럼 트레이닝 모드에서 대역폭 옵션에 따라 X16 대역폭 모드로 동작하는 경우 제1 글로벌 라인(GIO1[63:0])에 실린 데이터가 제1 데이터 입력부(664) 내부의 직병렬 변환회로(S2P for X8)를 통해 입력된 후 라이트 드라이버(WRITE DRIVER)를 통해 제2 글로벌 라인(GIO2[63:0])에 실린다.
정리하면, 제1 데이터 입력부(664)는, 대역폭 옵션에 응답하여 진입하는 X8 대역폭 동작시, 노말 모드에서 제1 데이터 패드(DQ[0:7])로 인가되는 데이터를 제1 또는 제2 글로벌 라인(GIO1[63:0], GIO2[63:0])에 싣고, 트레이닝 모드에서 제1 글로벌 라인(GIO1[63:0])에 실린 데이터를 제2 글로벌 라인(GIO2[63:0])에 싣지 않는다. 하지만, 대역폭 옵션에 응답하여 진입하는 X16 대역폭 동작시, 노말 모드에서 제1 데이터 패드(DQ[0:7])로 인가되는 데이터를 제1 글로벌 라인(GIO1[63:0])에 싣고, 트레이닝 모드에서 제1 글로벌 라인(GIO1[63:0])에 실린 데이터를 제2 글로벌 라인(GIO2[63:0])에 싣는다.
제2 데이터 출력부(672)는, 대역폭 옵션에 따라 인에이블 여부가 결정되며, 제2 글로벌 라인(GIO2[63:0])에 실린 데이터를 제2 데이터 패드로 출력한다. 이때, 각각 64개의 제2 글로벌 라인(GIO2[63:0])으로부터 병렬로 데이터를 입력받아 8개씩 직렬화화여 8개의 제2 데이터 패드(DQ[8:15])를 통해 출력하는 동작이 필요하므로, 내부에 데이터 선택 먹스(IO MUX)와 병직렬 변환회로(P2S for X16)가 구비된다. 즉, 제2 데이터 출력부(672)는, 대역폭 옵션에 따라 X8 대역폭 동작시 디스에이블되어 아무런 동작도 수행하지 않고, X16 대역폭 동작시 인에이블되어 제2 글로벌 라인(GIO2[63:0])에 실린 데이터를 제2 데이터 패드(DQ[8:15])로 출력한다.
제2 데이터 입력부(674)는, 대역폭 옵션에 따라 인에이블 여부가 결정되며, 제2 데이터 패드(DQ[8:15])로 인가되는 데이터를 제2 글로벌 라인(GIO2[63:0])에 싣는다. 이때, 8개의 제2 데이터 패드(DQ[8:15])를 통해 8개씩 직렬로 인가되는 총 64개의 데이터를 병렬화하여 각각 64개의 제2 글로벌 라인(GIO2[63:0])에 실어주는 동작이 필요하므로, 내부에 직병렬 변환회로(S2P for X16)와 라이트 드라이버(WRITE DRIVER)가 구비된다. 즉, 제2 데이터 입력부(674)는, 대역폭 옵션에 따라 X8 대역폭 동작시 디스에이블되어 아무런 동작도 수행하지 않고, X16 대역폭 동작시 인에이블되어 제2 데이터 패드(DQ[8:15])로 인가되는 데이터를 제2 글로벌 라인(GIO2[63:0])에 싣는다.
전술한 제1 데이터 입력부(664)가 제1 글로벌 라인(GIO1[63:0])의 데이터를 제2 글로벌 라인(GIO2[63:0])에 실어주는 리피팅 동작을 구체적으로 설명하면 다음과 같다.
먼저, 도 3에 도시된 종래기술에 따른 직병렬 변환회로(S2P for X8)에서와 같이, 제1 데이터 입력부(664) 내부의 직병렬 변환회로(S2P for X8)에도 제1 데이터 패드(DQ[0:7])를 통해 입력되어 직병렬 변환이 완료된 데이터를 도메인 크로싱시키기 위한 파이프 래치(LATCH[0:1])가 포함된다. 이와 같은 파이프 래치(LATCH[0:1])는, 제1 데이터 패드(DQ[0:7])를 통해 어떠한 데이터도 입력되지 않는 트레이닝 모드에서 전혀 사용되지 않는 구성요소이다.
따라서, 도면에 도시된 것처럼 트레이닝 동작모드에서 X16 대역폭 모드로 동작할 때에는 제1 글로벌 라인(GIO1[63:0])의 데이터를 파이프 래치에 저장시킨다. 그 후, 파이프 래치에 저장된 데이터를 라이트 드라이버(WRITE DRIVER)에 전송하여 제2 글로벌 라인(GIO2[63:0])에 실어주게 된다. 이를 통해, 제1 데이터 입력부(664)는 내부의 구성이 거의 변하지 않은 상태로 제1 글로벌 라인(GIO1[63:0])의 데이터를 제2 글로벌 라인(GIO2[63:0])에 실어줄 수 있게 된다.
<제2 실시예>
도 8은 본 발명의 제2 실시예에 따라 다수의 뱅크를 구비하고, 데이터 대역폭 옵션을 선택할 수 있으며, 다목적 레지스터(MPR)를 통해 트레이닝 동작을 수행할 수 있는 반도체 메모리 장치를 도시한 블록 다이어그램이다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는, 제1 뱅크(710)와, 제2 뱅크(720)와, 제3 뱅크(730)와, 제4 뱅크(740)와, 제1 글로벌 라인(GIO_UR[63:0])과, 제2 글로벌 라인(GIO_DR[63:0])과, 제3 글로벌 라인(GIO_UL[63:0])과, 제4 글로벌 라인(GIO_DL[63:0])과, 다목적 레지스터(750)와, 제1 데이터 입출력부(760)와, 제2 데이터 입출력부(770)와, 제1 데이터 패드(DQ[0:7]), 및 제2 데이터 패드(DQ[8:15])를 구비한다.
제1 뱅크(710)는, 제1 글로벌 라인(GIO_UR[63:0])과의 사이에서 데이터를 입/출력한다.
제2 뱅크(720)는, 제2 글로벌 라인(GIO_DR[63:0])과의 사이에서 데이터를 입/출력한다.
제3 뱅크(730)는, 제3 글로벌 라인(GIO_UL[63:0])과의 사이에서 데이터를 입/출력한다.
제4 뱅크(740)는, 제4 글로벌 라인(GIO_DL[63:0])과의 사이에서 데이터를 입/출력한다.
다목적 레지스터(750)는, 트레이닝 모드에서 제1 글로벌 라인(GIO_UR[63:0]) 또는 제2 글로벌 라인(GIO_DR[63:0])과의 사이에서 설정된 값을 갖는 데이터를 입/출력한다. 참고로, 본 발명의 제2 실시예에서 다목적 레지스터(750)의 역할은 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])에 설정된 값을 갖는 데이터를 실어주는 것만 개시된다. 하지만, 설계자의 선택에 따라 다목적 레지스터(750)는 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])을 통해 설정된 값을 데이터를 입력받을 수도 있다.
제1 데이터 입출력부(760)는, 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])과 제1 데이터 패드(DQ[0:7]) 사이에서 데이터를 입/출력하되, 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터를 제3 글로벌 라인(GIO_UL[63:0])으로 리피팅(repeating)하거나 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터를 제4 글로벌 라인(GIO_DL[63:0])으로 리피팅한다. 즉, 제1 데이터 입출력부(760)는, 트레이닝 모드에서 대역폭 옵션에 따라 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터를 입력받아 제3 글로벌 라인(GIO_UL[63:0])에 실어주는 동작을 수행하거나 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터를 입력받아 제4 글로벌 라인(GIO_DL[63:0])에 실어주는 동작을 수행한다.
제2 데이터 입출력부(770)는, 대역폭 옵션에 따라 인에이블 여부가 제어되며, 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])과 제2 데이터 패드(DQ[8:15]) 사이에서 데이터를 입/출력한다.
도 9은 도 8에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 데이터 입출력부의 구성을 상세히 도시한 회로도이다.
도 9를 참조하면, 도 8에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입출력부(760)는, 제1 글로벌 라인(GIO_UR[63:0])과 제2 글로벌 라인(GIO_DR[63:0])과 제3 글로벌 라인(GIO_UL[63:0])과 제4 글로벌 라인(GIO_DL[63:0])에 모두 연결되어 있다. 반면, 제2 데이터 입출력부(770)는, 제3 글로벌 라인(GIO_UL[63:0])과 제4 글로벌 라인(GIO_DL[63:0])에만 연결되어 있다.
이와 같은 구성상의 차이점을 갖는 이유는, 제1 데이터 입출력부(760)의 경우, 대역폭 옵션에 따라 선택적으로 제1 글로벌 라인(GIO_UR[63:0])과 제2 글로벌 라인(GIO_DR[63:0])과 제3 글로벌 라인(GIO_UL[63:0])과 제4 글로벌 라인(GIO_DL[63:0])에 모두 접속되어야 하기 때문이다. 반면, 제2 데이터 입출력부(770)의 경우, 대역폭 옵션에 따라 선택적으로 제3 글로벌 라인(GIO_UL[63:0])과 제4 글로벌 라인(GIO_DL[63:0])에만 연결되면 되기 때문이다.
구체적으로, X16 대역폭 모드로 동작하는 경우, 제1 데이터 패드(DQ[0:7])와 제2 데이터 패드(DQ[8:15])를 모두 사용하므로, 제1 데이터 입출력부(760)과 제2 데이터 입출력부(770)가 모두 동작하여야 한다. 따라서, 제1 데이터 입출력부(760)은 제1 글로벌 라인(GIO_UR[63:0]) 또는 제2 글로벌 라인(GIO_DR[63:0])과 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터를 입출력한다. 또한, 제2 데이터 입출력부(770)는 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])과 제2 데이터 패드(DQ[8:15])와의 사이에서 데이터를 입출력한다.
반대로, X8 대역폭 모드로 동작하는 경우, 제1 데이터 패드(DQ[0:7])만 사용하고 제2 데이터 패드(DQ[8:15])는 사용하지 않으므로, 제1 데이터 입출력부(760)만 동작하고, 제2 데이터 입출력부(770)는 동작할 필요가 없다. 따라서, 제1 데이터 입출력부(760)은 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])과 제1 데이터 패드(DQ[0:7])와의 사이에서 데이터를 입출력한다. 그리고, 제2 데이터 입출력부(770)는 디스에이블되어 아무런 동작도 수행하지 않는다.
제1 데이터 입출력부(760)는, 제1 데이터 출력부(762), 및 제1 데이터 입력부(764)를 구비한다. 또한, 제2 데이터 입출력부(770)는, 제2 데이터 출력부(772), 및 제2 데이터 입력부(774)를 구비한다.
제1 데이터 출력부(762)는, 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 실린 데이터를 제1 데이터 패드(DQ[0:7])로 출력한다. 이때, 제1 데이터 출력부(762)는, 각각 64개의 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])으로부터 병렬로 데이터를 입력받아 8개씩 직렬화하여 8개의 제1 데이터 패드(DQ[0:7])를 통해 출력하는 동작이 필요하므로, 내부에 데이터 선택 먹스(IO MUX)와 병직렬 변환회로(P2S for X8)가 구비된다. 즉, 제1 데이터 출력부(762)는, X8 대역폭 동작시 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 실린 데이터를 제1 데이터 패드(DQ[0:7])로 출력하고, X16 대역폭 동작시 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])에 실린 데이터를 제1 데이터 패드(DQ[0:7])로 출력한다.
제1 데이터 입력부(764)는, 노말 모드에서 제1 데이터 패드(DQ[0:7])로 인가되는 데이터를 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 싣는다. 또한, 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터를 제3 글로벌 라인(GIO_UL[63:0])에 싣거나 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터를 제4 글로벌 라인(GIO_DL[63:0])에 싣는다. 이때, 제1 데이터 입력부(764)는, 노말 모드에서 8개의 제1 데이터 패드(DQ[0:7])를 통해 8개씩 직렬로 인가되는 총 64개의 데이터를 병렬화하여 각각 64개의 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 실어주는 동작을 수행하기 위해 직병렬 변환회로(S2P for X8)와 라이트 드라이버(WRITE DRIVER)가 구비된다.
이렇게, 노말 모드의 동작을 위해 제1 데이터 입력부(764)에 포함된 직병렬 변환회로(S2P for X8)와 라이트 드라이버(WRITE DRIVER)는, 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 64개의 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터를 64개의 제3 글로벌 라인(GIO_UL[63:0])에 실어주는 동작을 수행하거나 64개의 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터를 64개의 제4 글로벌 라인(GIO_DL[63:0])에 실어주는 동작을 수행할 수 있다. 즉, 도면에 도시된 것처럼 트레이닝 모드에서 대역폭 옵션에 따라 X16 대역폭 모드로 동작하는 경우 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터가 제1 데이터 입력부(764) 내부의 직병렬 변환회로(S2P for X8)를 통해 입력된 후 라이트 드라이버(WRITE DRIVER)를 통해 제3 글로벌 라인(GIO_UL[63:0])에 실리거나 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터가 제1 데이터 입력부(764) 내부의 직병렬 변환회로(S2P for X8)를 통해 입력된 후 라이트 드라이버(WRITE DRIVER)를 통해 제4 글로벌 라인(GIO_DL[63:0])에 실린다.
정리하면, 제1 데이터 입력부(764)는, 대역폭 옵션에 응답하여 진입하는 X8 대역폭 동작시, 노말 모드에서 제1 데이터 패드(DQ[0:7])로 인가되는 데이터를 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 싣고, 트레이닝 모드에서 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터를 제3 글로벌 라인(GIO_UL[63:0])에 싣지 않을 뿐만아니라 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터를 제4 글로벌 라인(GIO_DL[63:0])에 싣지 않는다. 하지만, 대역폭 옵션에 응답하여 진입하는 X16 대역폭 동작시, 노말 모드에서 제1 데이터 패드(DQ[0:7])로 인가되는 데이터를 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])에 싣고, 트레이닝 모드에서 제1 글로벌 라인(GIO_UR[63:0])에 실린 데이터를 제3 글로벌 라인(GIO_UL[63:0])에 싣거나 제2 글로벌 라인(GIO_DR[63:0])에 실린 데이터를 제4 글로벌 라인(GIO_DL[63:0])에 싣는다.
제2 데이터 출력부(772)는, 대역폭 옵션에 따라 인에이블 여부가 결정되며, 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])에 실린 데이터를 제2 데이터 패드(DQ[8:15])로 출력한다. 이때, 각각 64개의 제2 글로벌 라인(GIO_DR[63:0])으로부터 병렬로 데이터를 입력받아 8개씩 직렬화화여 8개의 제2 데이터 패드(DQ[8:15])를 통해 출력하는 동작이 필요하므로, 내부에 데이터 선택 먹스(IO MUX)와 병직렬 변환회로(P2S for X16)가 구비된다. 즉, 제2 데이터 출력부(772)는, 대역폭 옵션에 따라 X8 대역폭 동작시 디스에이블되어 아무런 동작도 수행하지 않고, X16 대역폭 동작시 인에이블되어 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])에 실린 데이터를 제2 데이터 패드(DQ[8:15])로 출력한다.
제2 데이터 입력부(774)는, 대역폭 옵션에 따라 인에이블 여부가 결정되며, 제2 데이터 패드(DQ[8:15])로 인가되는 데이터를 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])에 싣는다. 이때, 8개의 제2 데이터 패드(DQ[8:15])를 통해 8개씩 직렬로 인가되는 총 64개의 데이터를 병렬화하여 각각 64개의 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])에 실어주는 동작이 필요하므로, 내부에 직병렬 변환회로(S2P for X16)와 라이트 드라이버(WRITE DRIVER)가 구비된다. 즉, 제2 데이터 입력부(774)는, 대역폭 옵션에 따라 X8 대역폭 동작시 디스에이블되어 아무런 동작도 수행하지 않고, X16 대역폭 동작시 인에이블되어 제2 데이터 패드(DQ[8:15])로 인가되는 데이터를 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])에 싣는다.
전술한 제1 데이터 입력부(764)가 제1 글로벌 라인(GIO_UR[63:0])의 데이터를 제3 글로벌 라인(GIO_UL[63:0])에 실어주는 리피팅 동작 또는 제2 글로벌 라인(GIO_DR[63:0])의 데이터를 제4 글로벌 라인(GIO_DL[63:0])에 실어지는 리피팅 동작을 구체적으로 설명하면 다음과 같다.
도 10는 도 8에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부에서 직병렬 변환회로를 상세히 도시한 블록 다이어그램이다.
도 10을 참조하면, 도 8에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부(664)에서 직병렬 변환회로(S2P for X8)는, 제1 데이터 패드(DQ[0:7])로부터 8개씩 직렬화되어 인가되는 총 64개의 데이터(DQDATA 0~7, DQDATA 8~15, DQDATA 16~23, ... , DQDATA 55~63)에 응답하여 64개의 병렬 데이터(SDATA_PRE[63:0])를 생성하기 위한 디-먹스(DE-MUX)와, 64개의 병렬 데이터(SDATA_PRE[63:0])를 데이터 도메인에서 클록 도메인으로 도메인 크로싱(domain crossing)하거나 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])의 데이터를 입력받기 위한 파이프 래치(LATCH[0:1])를 구비하는 것을 알 수 있다.
여기서, 디-먹스(DE-MUX)는, 도 3에 도시된 종래기술에 따른 디-먹스(DE-MUX)와 완전히 동일한 회로이다.
그리고, 파이프 래치(LATCH[0:1])의 구성에서도 도메인 크로싱을 위한 구성은 도 3에 도시된 종래기술에 따른 파이프 래치(LATCH[0:1])의 구성과 완전히 동일하다. 즉, 제1 데이터 패드(DQ[0:7])를 통해 인가되는 데이터 도메인에 동기된 64개의 병렬 데이터(SDATA_PRE[63:0])를 클록 도메인에 동기된 64개의 병렬 데이터(SDATA[63:0])를 출력하는 구성은 그대로 포함되어 있다.
하지만, 파이프 래치(LATCH[0:1])의 구성에서 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])의 데이터를 입력받기 위한 구성은 본 발명의 제2 실시예에서 새롭게 추가된 것을 알 수 있다.
구체적으로, 제1 또는 제2 글로벌 라인(GIO_DR[63:0])의 데이터는 다목적 레지스터(750)에서 출력되는 기준신호(PINSTB_UR, PINSTB_DR)에 응답하여 파이프 래치(LATCH[0:1])에 저장된다. 이때, 다목적 레지스터(750)에서 출력되는 기준신호(PINSTB_UR, PINSTB_DR)는 트레이닝 모드에서만 생성되는 신호이므로, 트레이닝 모드에서만 제1 또는 제2 글로벌 라인(GIO_DR[63:0])의 데이터가 파이프 래치(LATCH[0:1])에 저장된다.
그 후, 트레이닝 모드에서 X16 대역폭 동작을 나타내는 제어신호(MPREN_X16)가 활성화되면, 다목적 레지스터(750)에서 출력되는 기준신호(PINSTB_UR, PINSTB_DR)가 파이프 래치(LATCH[0:1])에 저장된 제1 또는 제2 글로벌 라인(GIO_DR[63:0])의 데이터를 라이트 드라이버(WRITE DRIVER)에 제공하기 위한 데이터(SDATA[63:0])로서 출력한다.
이렇게, 라이트 드라이버(WRITE DRIVER)로 제공된 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])의 데이터는 아래에 개시되는 라이트 드라이버(WRITE DRIVER)의 동작에 따라 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])에 실리게 된다.
도 11는 도 8에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부에서 라이트 드라이버를 상세히 도시한 블록 다이어그램이다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 데이터 입력부(664)에서 라이트 드라이버(WRITE DRIVER)는, 직병렬 변환회로(S2P for X8)에서 출력되는 데이터(SDATA[63:0])를 제1 또는 제2 또는 제3 또는 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0])에 실어주는 것을 알 수 있다. 이때, 노말 동작시 직병렬 변환회로(S2P for X8)에서 출력되는 데이터(SDATA[63:0])는 클록 도메인에 동기된 64개의 병렬 데이터(SDATA_PRE[63:0])이다. 반면, 트레이닝 동작에서 16X 대역폭 동작을 할 때에는 직병렬 변환회로(S2P for X8)에서 출력되는 데이터(SDATA[63:0])는 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])로부터 전달받은 데이터(SDATA[63:0])이다.
따라서, 노말 동작시에는 종래기술에서와 같이 제1내지 제4 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0], GIO_UL[63:0], GIO_DL[63:0]) 중 제어신호(WRIEN_UL, WRIEN_DL, WRIEN_UR, WRIEN_DR)에 의해 선택된 어느 하나의 글로벌 라인으로 직병렬 변환회로(S2P for X8)에서 출력되는 클록 도메인에 동기된 64개의 병렬 데이터(SDATA[63:0])를 싣는다. 이때, 제어신호(WRIEN_UL, WRIEN_DL, WRIEN_UR, WRIEN_DR)는, 외부에서 인가되는 어드레스(미도시) 및 대역폭 옵션에 따라 그 활성화여부가 선택되는 신호이다.
하지만, 트레이닝 모드에서 X16 대역폭 동작을 나타내는 제어신호(MPREN_X16)가 활성화되는 경우 다목적 레지스터(750)에서 출력되는 기준신호(PINSTB_UR, PINSTB_DR)에 응답하여 직병렬 변환회로(S2P for X8)에서 출력되는 제1 또는 제2 글로벌 라인(GIO_UR[63:0], GIO_DR[63:0])로부터 전달받은 데이터(SDATA[63:0])를 제3 또는 제4 글로벌 라인(GIO_UL[63:0], GIO_DL[63:0])에 싣는다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 다수의 글로벌 라인 각각에 대해 선택적으로 데이터를 입력할 수 있는 구성요소를 트레이닝 모드와 같은 특정 동작 모드에서 다수의 글로벌 라인 간에 데이터 전달을 하는 용도로 사용함으로써, 다수의 글로벌 라인 간에 효율적인 데이터 전달이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
10, 610, 710 : 제1 뱅크 20, 620, 720 : 제2 뱅크
30, 630, 730 : 제3 뱅크 40, 640, 740 : 제4 뱅크
50, 650, 750 : 다목적 레지스터 60, 660, 760 : 제1 데이터 입출력부
70, 670, 770 : 제2 데이터 입출력부
80 : 제1 리피터 90 : 제2 리피터
DQ[0:7] : 제1 데이터 패드 DQ[8:15] : 제2 데이터 패드

Claims (16)

  1. 제1 뱅크로부터 데이터를 입/출력하는 제1 글로벌 라인;
    제2 뱅크로부터 데이터를 입/출력하는 제2 글로벌 라인;
    트레이닝 모드에서 상기 제1 글로벌 라인에 설정된 값을 갖는 데이터를 싣기 위한 다목적 레지스터;
    상기 제1 또는 제2 글로벌 라인과 제1 데이터 패드와의 사이에서 데이터를 입/출력하되, 상기 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 상기 제1 글로벌 라인에 실린 데이터를 상기 제2 글로벌 라인으로 리피팅하는 위한 제1 데이터 입출력부; 및
    상기 대역폭 옵션에 따라 인에이블 여부가 결정되며, 상기 제2 글로벌 라인과 제2 데이터 패드와의 사이에서 데이터를 입/출력하기 위한 제2 데이터 입출력를 구비하며,
    상기 제1 데이터 입출력부는,
    상기 제1 또는 제2 글로벌 라인에 실린 데이터를 상기 제1 데이터 패드로 출력하기 위한 제1 데이터 출력부; 및
    노말 모드에서 상기 제1 데이터 패드로 인가되는 데이터를 상기 제1 또는 제2 글로벌 라인에 싣고, 상기 트레이닝 모드에서 상기 대역폭 옵션에 따라 선택적으로 상기 제1 글로벌 라인에 실린 데이터를 상기 제2 글로벌 라인에 싣기 위한 제1 데이터 입력부를 구비하는 반도체 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 데이터 입출력부는,
    상기 대역폭 옵션에 따라 인에이블 여부가 결정되며, 상기 제2 글로벌 라인에 실린 데이터를 상기 제2 데이터 패드로 출력하기 위한 제2 데이터 출력부; 및
    상기 대역폭 옵션에 따라 인에이블 여부가 결정되며, 상기 제2 데이터 패드로 인가되는 데이터를 상기 제2 글로벌 라인에 싣기 위한 제2 데이터 입력부를 구비하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 데이터 입력부는,
    상기 대역폭 옵션에 응답하여 진입하는 제1 대역폭 동작시,
    상기 노말 모드에서 상기 제1 데이터 패드로 인가되는 데이터를 상기 제1 또는 제2 글로벌 라인에 싣고, 상기 트레이닝 모드에서 상기 제1 글로벌 라인에 실린 데이터를 상기 제2 글로벌 라인에 싣지 않는 것을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1 데이터 입력부는,
    상기 대역폭 옵션에 응답하여 진입하는 제2 대역폭 동작시,
    상기 노말 모드에서 상기 제1 데이터 패드로 인가되는 데이터를 상기 제1 글로벌 라인에 싣고, 상기 트레이닝 모드에서 상기 제1 글로벌 라인에 실린 데이터를 상기 제2 글로벌 라인에 싣는 것을 특징으로 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 데이터 입력부는,
    상기 제1 대역폭 동작시 디스에이블되어 아무런 동작도 수행하지 않고,
    상기 제2 대역폭 동작시 인에이블되어 상기 제2 데이터 패드로 인가되는 데이터를 상기 제2 글로벌 라인에 싣는 것을 특징으로 하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 데이터 출력부는,
    상기 제1 대역폭 동작시 상기 제1 또는 제2 글로벌 라인에 실린 데이터를 상기 제1 데이터 패드로 출력하고,
    상기 제2 대역폭 동작시 상기 제1 글로벌 라인에 실린 데이터를 상기 제1 데이터 패드로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2 데이터 출력부는,
    상기 제1 대역폭 동작시 디스에이블되어 아무런 동작도 수행하지 않고,
    상기 제2 대역폭 동작시 인에이블되어 상기 제2 글로벌 라인에 실린 데이터를 상기 제2 데이터 패드로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 뱅크로부터 데이터를 입/출력하는 제1 글로벌 라인;
    제2 뱅크로부터 데이터를 입/출력하는 제2 글로벌 라인;
    제3 뱅크로부터 데이터를 입/출력하는 제3 글로벌 라인;
    제4 뱅크로부터 데이터를 입/출력하는 제4 글로벌 라인;
    트레이닝 모드에서 상기 제1 또는 제2 글로벌 라인에 설정된 값을 갖는 데이터를 싣기 위한 다목적 레지스터;
    상기 제1 또는 제2 또는 제3 또는 제4 글로벌 라인과 제1 데이터 패드와의 사이에서 데이터를 입/출력하되, 상기 트레이닝 모드에서 대역폭 옵션에 따라 선택적으로 상기 제1 글로벌 라인에 실린 데이터를 상기 제3 글로벌 라인에 리피팅하거나 상기 제2 글로벌 라인에 실린 데이터를 상기 제4 글로벌 라인에 리피팅하는 제1 데이터 입출력부; 및
    상기 대역폭 옵션에 따라 인에이블 여부가 결정되며, 상기 제3 또는 제4 글로벌 라인과 제2 데이터 패드와의 사이에서 데이터를 입/출력하기 위한 제2 데이터 입출력부
    를 구비하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 데이터 입출력부는,
    상기 제1 또는 제2 또는 제3 또는 제4 글로벌 라인에 실린 데이터를 상기 제1 데이터 패드로 출력하기 위한 제1 데이터 출력부; 및
    노말 모드에서 상기 제1 데이터 패드로 인가되는 데이터를 상기 제1 또는 제2 또는 제3 또는 제4 글로벌 라인에 싣고, 상기 트레이닝 모드에서 상기 대역폭 옵션에 따라 선택적으로 상기 제1 글로벌 라인에 실린 데이터를 상기 제3 글로벌 라인에 싣거나 상기 제2 글로벌 라인에 실린 데이터를 상기 제4 글로벌 라인에 싣기 위한 제1 데이터 입력부를 구비하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2 데이터 입출력부는,
    상기 대역폭 옵션에 따라 인에이블 여부가 결정되며, 상기 제3 또는 제4 글로벌 라인에 실린 데이터를 상기 제2 데이터 패드로 출력하기 위한 제2 데이터 출력부; 및
    상기 대역폭 옵션에 따라 인에이블 여부가 결정되며, 상기 제2 데이터 패드로 인가되는 데이터를 상기 제3 또는 제4 글로벌 라인에 싣기 위한 제2 데이터 입력부를 구비하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 데이터 입력부는,
    상기 대역폭 옵션에 응답하여 진입하는 제1 대역폭 동작시,
    상기 노말 모드에서 상기 제1 데이터 패드로 인가되는 데이터를 상기 제1 또는 제2 또는 제3 또는 제4 글로벌 라인에 싣고, 상기 트레이닝 모드에서 상기 제1 글로벌 라인에 실린 데이터를 상기 제3 글로벌 라인에 싣지 않고 상기 제2 글로벌 라인에 실린 데이터를 상기 제4 글로벌 라인에 싣지 않는 것을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 데이터 입력부는,
    상기 대역폭 옵션에 응답하여 진입하는 제2 대역폭 동작시,
    상기 노말 모드에서 상기 제1 데이터 패드로 인가되는 데이터를 상기 제1 또는 제2 글로벌 라인에 싣고, 상기 트레이닝 모드에서 상기 제1 글로벌 라인에 실린 데이터를 상기 제3 글로벌 라인에 싣고 상기 제2 글로벌 라인에 실린 데이터를 상기 제4 글로벌 라인에 싣는 것을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제2 데이터 입력부는,
    상기 제1 대역폭 동작시 디스에이블되어 아무런 동작도 수행하지 않고,
    상기 제2 대역폭 동작시 인에이블되어 상기 제2 데이터 패드로 인가되는 데이터를 상기 제3 또는 제4 글로벌 라인에 싣는 것을 특징으로 하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 데이터 출력부는,
    상기 제1 대역폭 동작시 상기 제1 또는 제2 또는 제3 또는 제4 글로벌 라인에 실린 데이터를 상기 제1 데이터 패드로 출력하고,
    상기 제2 대역폭 동작시 상기 제1 또는 제2 글로벌 라인에 실린 데이터를 상기 제1 데이터 패드로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2 데이터 출력부는,
    상기 제1 대역폭 동작시 디스에이블되어 아무런 동작도 수행하지 않고,
    상기 제2 대역폭 동작시 인에이블되어 상기 제3 또는 제4 글로벌 라인에 실린 데이터를 상기 제2 데이터 패드로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020130132838A 2013-11-04 2013-11-04 반도체 메모리 장치 KR102169347B1 (ko)

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