TWI765932B - 半導體記憶體裝置之資料對齊電路以及其資料對齊之方法 - Google Patents

半導體記憶體裝置之資料對齊電路以及其資料對齊之方法 Download PDF

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宋仁達
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Abstract

一種半導體記憶體裝置的資料對齊電路及其資料對齊之 方法。資料對齊電路包括：資料採樣電路，被配置成接收資料序列及內部資料選通信號，其中資料採樣電路基於內部資料選通信號對資料序列進行採樣以產生第一資料序列及第二資料序列；分頻電路，被配置成接收時脈信號及內部資料選通信號，對時脈信號進行分頻以生成經分頻時脈信號並通過基於內部資料選通信號對經分頻時脈信號進行採樣來輸出對齊控制信號；以及資料對齊區塊，被配置成接收第一資料序列及第二資料序列及對齊控制信號，並將第一資料序列及第二資料序列並行地對齊以輸出內部資料。

Description

半導體記憶體裝置之資料對齊電路以及其資料 對齊之方法 [相關申請的交叉參考]
本申請主張在2016年12月21日在韓國智慧財產權局提出申請的韓國專利申請第10-2016-0175583號的優先權，所述韓國專利申請的公開內容全文併入本申請供參考。
本發明概念的示例性實施例涉及記憶體裝置，且更具體來說，涉及一種半導體記憶體裝置的資料對齊電路、一種半導體記憶體裝置、以及一種在半導體記憶體裝置中對齊資料的方法。
已開發出各種半導體記憶體裝置。多年以來，這些裝置的集成及操作速度已得到提高。舉例來說，動態隨機存取記憶體(dynamic random access memory，DRAM)由於其集成規模及快速的資料寫入或讀取速度而已被用作中央處理器(central processing unit，CPU)的快取記憶體。動態隨機存取記憶體已經被用於這一用途，儘管它們是揮發性記憶體。
同步半導體記憶體裝置利用時脈信號來處理資料。為增大頻寬，同步半導體記憶體裝置可以雙倍資料速率(double data rate，DDR)模式操作。在這種模式中，在時脈信號的上升沿及下降沿處對資料進行處理。換句話說，以雙倍資料速率操作的匯流排在時脈信號的上升沿及時脈信號的下降沿兩者處傳遞資料。雙倍資料速率記憶體裝置可因此使頻寬加倍，而不會增大時脈信號的頻率。雙倍資料速率記憶體裝置可由記憶體控制器控制。舉例來說，記憶體控制器可與雙倍資料速率記憶體裝置進行通信且可在雙倍資料速率模式中控制資料的傳送或接收。
根據本發明概念的示例性實施例，提供一種半導體記憶體裝置的資料對齊電路，所述資料對齊電路包括：資料採樣電路，被配置成接收資料序列及內部資料選通信號，其中所述資料採樣電路基於所述內部資料選通信號對所述資料序列進行採樣以產生第一資料序列及第二資料序列；分頻電路，被配置成接收時脈信號及所述內部資料選通信號，對所述時脈信號進行分頻以生成經分頻時脈信號並通過基於所述內部資料選通信號對所述經分頻時脈信號進行採樣來輸出對齊控制信號；以及資料對齊區塊，被配置成接收所述第一資料序列及所述第二資料序列、以及所述對齊 控制信號，並將所述第一資料序列及所述第二資料序列並行地對齊以輸出內部資料。
根據本發明概念的示例性實施例，提供一種在半導體記憶體裝置中對齊資料的方法，所述方法包括：基於資料選通信號對串列輸入資料進行採樣，以提供第一資料序列及第二資料序列；對時脈信號進行分頻，以生成經分頻時脈信號並基於所述資料選通信號對所述經分頻時脈信號進行採樣，以產生對齊控制信號；以及基於所述對齊控制信號將所述第一資料序列及所述第二資料序列並行地對齊，以產生內部資料。
根據本發明概念的示例性實施例，提供一種半導體記憶體裝置的資料對齊電路，所述資料對齊電路包括：分頻器，被配置成接收時脈信號並輸出經分頻時脈信號；正反器，被配置成接收資料選通信號及所述經分頻時脈信號，並基於所述資料選通信號對所述經分頻時脈信號進行採樣，以輸出對齊控制信號；以及採樣電路，被配置成接收所述對齊控制信號及串列資料序列，並利用所述對齊控制信號將所述串列資料序列並行地對齊。
10:系統
20:處理器
30:記憶體系統
100:記憶體控制器
200a~200k、600:半導體記憶體裝置
210:命令/位址輸入緩衝器
211、6104:命令緩衝器
212、6105:位址緩衝器
213、333:時脈緩衝器
214、215、353:採樣器
220、6107:控制邏輯電路
221:命令解碼器
222:模式暫存器
230A、230B、230C、230D:記憶體庫控制邏輯
240A:記憶體胞元陣列/第一記憶體庫陣列/記憶體庫陣列
240B:記憶體胞元陣列/第二記憶體庫陣列/記憶體庫陣列
240C:記憶體胞元陣列/第三記憶體庫陣列/記憶體庫陣列
240D:記憶體胞元陣列/第四記憶體庫陣列/記憶體庫陣列
250A、250B、250C、250D:寫入驅動器及資料登錄/輸出感測放大器
260A、260B、260C、260D:錯誤修正碼引擎
270:輸入/輸出電路
300:輸入/輸出資料緩衝器
310:選通信號產生器
320:資料傳送器
330、851:資料對齊電路
331:資料緩衝器
332:資料選通緩衝器
340:資料採樣電路
341、361:第一採樣器
342、363:第二採樣器
343:第三採樣器
350:分頻電路
351:分頻器
360:選擇信號產生器
362:延遲元件
364:反相器
400:資料對齊區塊
410:第一對齊電路
420、460:第一對齊區塊
421、461:上升沿觸發式正反器
422、423、424、462、463、464:第一栓鎖器/栓鎖器
430、470:第二對齊區塊
431、471:下降沿觸發式正反器
432、433、434、472、473、474:第二栓鎖器/栓鎖器
440、480:選擇區塊
441、442、443、444、481、482、483、484:多工器
450:第二對齊電路
610:第一半導體積體電路層
620:第p半導體積體電路層
621:記憶體區
622:週邊電路區
800:移動系統
810:應用處理器
820:連接單元
830:使用者介面
840:非揮發性記憶體裝置
850:揮發性記憶體裝置
860:電源
870:匯流排
6101:列(X)驅動器
6102:行(Y)驅動器
6103:資料登錄/輸出電路
ACS:對齊控制信號
ADDR:位址
BA:位址信號/記憶體庫位址
BL1、BL2~BL2n-1、BL2n:位元線
CA:位址信號/行位址
CLK:時脈信號
CLK_DV:經分頻時脈信號
CMD:命令
CSL:行選擇信號
CTL:控制信號
D1:資料位元/第一位元/位元
D2、D4、D5、D6、D7、D8:資料位元/位元
D3:資料位元/第二位元/位元
DEC:錯誤修正碼解碼信號
DFE1、DFE2、DFE3、DFE4、DRE1、DRE2、DRE3、DRE4:第一並行位元/位元
DFO1、DFO2、DFO3、DFO4、DRO1、DRO2、DRO3、DRO4:第二並行位元/位元
DPF、DPF1、DPF2、DPF3、DPF4:第二並行資料
DPR、DPR1、DPR2、DPR3、DPR4:第一並行資料
DQ:資料/串列資料/資料信號
DQS:資料選通信號
DS、DSRX:資料序列
DSF:資料序列/第二資料序列/並行資料序列
DSR:資料序列/第一資料序列/並行資料序列
DTA:讀取資料/寫入資料/資料/內部資料
ENC:錯誤修正碼編碼信號
ICMD:內部命令
IDQ:內部資料信號
IDQS:內部資料選通信號
LA1:第一半導體積體電路層/最下部第一半導體積體電路層
LA(p-1)~LAp:第p-1半導體積體電路層~第p半導體積體電 路層/半導體積體電路層
MC:記憶體胞元
PRB:前同步碼
RA:位址信號/列位址
RDQS:讀取選通信號
S510、S520、S530、S540:步驟
SS:選擇信號
SS1:第一選擇信號
SS2:第二選擇信號
T0、T1、T2、T3、T4、T5、T5'、T6、T7、T7'、T8:時間點
TRG:觸發信號
TSV:矽穿孔
TX:第一輸出信號
TY:第二輸出信號
WL1、WL2~WL2m-1、WL2m:字線
WR:寫入命令
通過參照附圖詳細闡述本發明概念的示例性實施例，將更清楚地理解本發明概念的以上及其他特徵。
圖1是示出根據本發明概念示例性實施例的系統的方塊圖。
圖2是示出根據本發明概念示例性實施例的圖1所示記憶體系統的方塊圖。
圖3是示出根據本發明概念示例性實施例的圖2所示記憶體系統的半導體記憶體裝置的方塊圖。
圖4示出根據本發明概念示例性實施例的圖3所示半導體記憶體裝置中的第一記憶體庫陣列。
圖5示出根據本發明概念示例性實施例的圖3所示半導體記憶體裝置中的命令/位址緩衝器。
圖6示出根據本發明概念示例性實施例的圖3所示半導體記憶體裝置中的輸入/輸出(input/output，I/O)資料緩衝器。
圖7是示出根據本發明概念示例性實施例的圖6所示輸入/輸出資料緩衝器中的資料對齊電路的方塊圖。
圖8是示出根據本發明概念示例性實施例的圖6所示輸入/輸出資料緩衝器中的資料採樣電路的方塊圖。
圖9是示出根據本發明概念示例性實施例的圖7所示資料對齊電路的內部信號的時序圖。
圖10是示出根據本發明概念示例性實施例的圖7所示資料對齊電路中的資料對齊區塊的方塊圖。
圖11是示出根據本發明概念示例性實施例的圖10所示資料對齊區塊中的第一對齊電路的電路圖。
圖12是示出根據本發明概念示例性實施例的圖10所示資料對齊區塊中的第二對齊電路的電路圖。
圖13是示出根據本發明概念示例性實施例的圖11所示第一對齊電路的操作的時序圖。
圖14是示出根據本發明概念示例性實施例的圖12所示第二對齊電路的操作的時序圖。
圖15是示出根據本發明概念示例性實施例的圖11所示第一對齊電路的操作的時序圖。
圖16是示出根據本發明概念示例性實施例的圖12所示第二對齊電路的操作的時序圖。
圖17是示出根據本發明概念示例性實施例的圖7所示資料對齊電路中的選擇信號產生器的方塊圖。
圖18是示出根據本發明概念示例性實施例的圖17所示選擇信號產生器的操作的時序圖。
圖19是示出根據本發明概念示例性實施例的在半導體記憶體裝置中對齊資料的方法的流程圖。
圖20是示出根據本發明概念示例性實施例的半導體記憶體裝置的結構圖。
圖21是示出根據本發明概念示例性實施例的包括半導體記憶體裝置的移動系統的方塊圖。
在下文中，將參照附圖更充分地闡述本發明概念的示例性實施例。在圖式中，相同的參考編號可指代相同的元件。
圖1是示出根據本發明概念示例性實施例的系統的方塊圖。
參照圖1，系統10可包括處理器20及記憶體系統30。處理器20代表用於執行作業系統(operating system，OS)及應用的主機計算平臺(host computing platform)的處理單元，主機計算平臺可被統稱為記憶體的“主機(host)”。作業系統及應用會執行需要進行記憶體存取的操作。處理器20可包括一個或多個單獨的處理器。每一個單獨的處理器可包括單核心處理單元及/或多核心處理單元。處理單元可為主處理器(例如，中央處理器(central processing unit，CPU)及/或週邊處理器(例如，圖形處理器(graphics processing unit，GPU))。系統10可被實作為系統晶片(system on chip，SOC)，或者由獨立的組件來實作。記憶體系統30可包括記憶體控制器100及多個半導體記憶體裝置200a至200k。
記憶體控制器100代表系統10的一個或多個記憶體控制器電路或記憶體控制器裝置。記憶體控制器100代表回應于由處理器20執行操作來產生記憶體存取命令的控制邏輯。記憶體控制器100對一個或多個半導體記憶體裝置200a至200k進行存取。在一個實施例中，半導體記憶體裝置200a至200k被作為不同的通道進行組織及管理，其中每一個通道耦合到並行地耦合到多個半導體記憶體裝置的匯流排及信號線。
記憶體控制器100可控制記憶體系統30的操作。記憶體控制器100可控制處理器20與半導體記憶體裝置200a至200k之間的資料交換。舉例來說，記憶體控制器100可回應於來自處 理器20的請求來將資料寫入到半導體記憶體裝置200a至200k中或者從半導體記憶體裝置200a至200k讀取資料。另外，記憶體控制器100可向半導體記憶體裝置200a至200k發出操作命令以控制半導體記憶體裝置200a至200k。
在本發明概念的示例性實施例中，半導體記憶體裝置200a至200k中的每一者可為動態隨機存取記憶體(DRAM)，例如雙倍資料速率同步動態隨機存取記憶體(double data rate synchronous dynamic random access memory，DDR SDRAM)、低功率雙倍資料速率同步動態隨機存取記憶體(low power double data rate synchronous dynamic random access memory，LPDDR SDRAM)、圖形雙倍資料速率同步動態隨機存取記憶體(graphics double data rate synchronous dynamic random access memory，GDDR SDRAM)、藍巴斯動態隨機存取記憶體(Rambus dynamic random access memory，RDRAM)等。
圖2是示出根據本發明概念示例性實施例的圖1所示記憶體系統的方塊圖。
在圖2中，為方便起見，僅示出一個與記憶體控制器100通信的半導體記憶體裝置200a。然而，本文中所論述的與半導體記憶體裝置200a相關的細節可同等地應用於其他半導體記憶體裝置200b至200k。
參照圖2，記憶體系統30可包括記憶體控制器100及半導體記憶體裝置200a。記憶體控制器100向半導體記憶體裝置200a傳送控制信號(例如，時脈信號CLK)、命令CMD、位址ADDR、資料選通信號DQS、及資料DQ，並從半導體記憶體裝置 200a接收資料DQ及資料選通信號DQS。記憶體控制器100可向半導體記憶體裝置200a傳送寫入命令及/或讀取命令。
半導體記憶體裝置200a可回應於寫入命令來執行寫入操作且可回應於讀取命令來執行讀取操作。當半導體記憶體裝置200a執行寫入操作時，半導體記憶體裝置200a對時脈信號CLK進行分頻，通過根據資料選通信號DQS對所述經分頻時脈信號進行採樣來產生對齊控制信號，利用所述對齊控制信號將資料DQ並行地對齊，產生內部資料並將內部資料儲存在記憶體胞元陣列中。資料DQ可從記憶體控制器100串列輸入。
圖3是示出根據本發明概念示例性實施例的圖2所示記憶體系統的半導體記憶體裝置的方塊圖。
參照圖3，半導體記憶體裝置200a可包括命令/位址輸入緩衝器210、控制邏輯電路220、記憶體庫控制邏輯230A至230D、(記憶體庫陣列的)記憶體胞元陣列240A至240D、寫入驅動器及資料輸入/輸出(I/O)感測放大器250A至250D、錯誤修正碼(error correction code，ECC)引擎260A至260D、輸入/輸出資料緩衝器300、及輸入/輸出電路270。
(記憶體庫陣列的)記憶體胞元陣列240A至240D可分別包括第一記憶體庫陣列240A至第四記憶體庫陣列240D，在第一記憶體庫陣列240A至第四記憶體庫陣列240D中成行及成列地排列有多個記憶體胞元。用於選擇與記憶體胞元連接的字線及位線的列解碼器及行解碼器可連接到第一記憶體庫陣列240A至第四記憶體庫陣列240D中的每一者。在本發明概念的示例性實施例中，半導體記憶體裝置200a包括四個記憶體庫陣列240A至 240D。然而，半導體記憶體裝置200a可包括任意(例如，不同的或變化的)數目的記憶體庫陣列。
命令/位址輸入緩衝器210可從記憶體控制器100接收時脈信號CLK、命令CMD、及位址ADDR。命令CMD與位址ADDR可通過相同的端子(例如，命令/位址接墊(CA pad))輸入。命令CMD與位址ADDR可通過命令/位址接墊依序輸入。由記憶體控制器100發出的命令CMD可包括讀取命令及寫入命令。讀取命令指示將對半導體記憶體裝置200a執行的讀取操作。寫入命令指示將對半導體記憶體裝置200a執行的寫入操作。
命令/位址輸入緩衝器210可基於時脈信號CLK對命令CMD及位址ADDR進行採樣且可將經採樣命令及經採樣位址提供到控制邏輯電路220。
控制邏輯電路220可從命令/位址輸入緩衝器210接收經採樣命令CMD及經採樣位址ADDR，且可產生內部命令ICMD及位址信號(BA/RA/CA)。內部命令ICMD可包括內部讀取命令及內部寫入命令。位址信號可包括記憶體庫位址BA、列位址RA、及行位址CA。內部命令ICMD及位址信號BA/RA/CA可被提供到每一個記憶體庫控制邏輯230A至230D。控制邏輯電路220可控制對(記憶體庫陣列的)記憶體胞元陣列240A至240D的存取。
控制邏輯電路220可包括命令解碼器221及模式暫存器222。命令解碼器221對命令CMD進行解碼以產生內部命令ICMD。模式暫存器222可基於命令CMD及位址ADDR來對半導體記憶體裝置200a的操作模式進行設定。
舉例來說，模式暫存器222可對半導體記憶體裝置200a 的寫入操作中的寫入延遲及半導體記憶體裝置200a的讀取操作中的讀取延遲進行設定。所述寫入延遲及讀取延遲可基於命令CMD及位址ADDR、根據時脈信號CLK的頻率進行設定。
另外，控制邏輯電路220對命令CMD進行解碼以產生控制信號CTL並將控制信號CTL提供到輸入/輸出資料緩衝器300。
每一個記憶體庫控制邏輯230A至230D可通過對應的記憶體庫位址BA來啟動。被啟動的記憶體庫控制邏輯230A至230D可回應於內部命令ICMD、列位址RA、及行位址CA來產生記憶體庫控制信號。回應於記憶體庫控制信號，可將與被啟動的記憶體庫控制邏輯230A至230D連接的第一記憶體庫陣列240A至第四記憶體庫陣列240D中的每一者的列解碼器及行解碼器啟動。
第一記憶體庫陣列240A至第四記憶體庫陣列240D中的每一者的列解碼器可對列位址RA進行解碼，且因此，可對與列位址RA對應的字線進行使能。第一記憶體庫陣列240A至第四記憶體庫陣列240D中的每一者的行位址CA可被臨時儲存在行位址栓鎖器中。行位址栓鎖器可以突發(burst)模式逐步增大行位址CA。臨時儲存的或逐步增大的行位址CA可被提供到行解碼器。行解碼器可對行位址CA進行解碼，且因此，可將與行位址CA對應的行選擇信號CSL啟動。
每一個記憶體庫控制邏輯230A至230D可分別響應於其記憶體庫控制信號來產生錯誤修正碼編碼信號ENC及錯誤修正碼解碼信號DEC，以用於控制連接到第一記憶體庫陣列240A至 第四記憶體庫陣列240D的錯誤修正碼引擎260A至260D的操作。
寫入驅動器及資料輸入/輸出感測放大器250A至250D可分別對從第一記憶體庫陣列240A至第四記憶體庫陣列240D輸出的讀取資料DTA進行感測及放大。寫入驅動器及資料輸入/輸出感測放大器250A至250D可分別傳送將要儲存到第一記憶體庫陣列240A至第四記憶體庫陣列240D中的寫入資料DTA。
在寫入操作期間，錯誤修正碼引擎260A至260D中的每一者可通過以下操作來產生奇偶檢驗位元(parity bit)：響應於從每一個記憶體庫控制邏輯230A至230D輸出的錯誤修正碼編碼信號ENC，對將要儲存在第一記憶體庫陣列240A至第四記憶體庫陣列240D中的每一者中的寫入資料DTA執行錯誤修正碼編碼操作。
在讀取操作期間，錯誤修正碼引擎260A至260D中的每一者可回應於從第一記憶體庫陣列240A至第四記憶體庫陣列240D中的每一者輸出的錯誤修正碼解碼信號DEC執行錯誤修正碼解碼操作。錯誤修正碼引擎260A至260D可利用從第一記憶體庫陣列240A至第四記憶體庫陣列240D中的每一者讀取的讀取資料DTA及奇偶檢驗位元來執行錯誤修正碼解碼操作。因此，錯誤修正碼引擎260A至260D可對讀取資料DTA的各部分中的錯誤位元進行檢測及修正。
輸入/輸出資料緩衝器300可包括：電路，用於對輸入到第一記憶體庫陣列240A至第四記憶體庫陣列240D或從第一記憶體庫陣列240A至第四記憶體庫陣列240D輸出的資料DTA進行門控；讀取資料栓鎖器，用於儲存從第一記憶體庫陣列240A至第四 記憶體庫陣列240D輸出的資料DTA；以及寫入資料栓鎖器，用於將資料DTA寫入到第一記憶體庫陣列240A至第四記憶體庫陣列240D中。
輸入/輸出資料緩衝器300可通過讀取資料栓鎖器來將從第一記憶體庫陣列240A至第四記憶體庫陣列240D輸出的並行資料位元轉換成串列資料位元。輸入/輸出資料緩衝器300可利用寫入資料栓鎖器來將串列接收的寫入資料轉換成並行資料位元。
在寫入操作期間，輸入/輸出資料緩衝器300可對時脈信號CLK進行分頻，可通過根據資料選通信號DQS對經分頻時脈信號進行採樣來產生對齊控制信號，可利用對齊控制信號來將串列資料DQ並行地對齊，且可產生內部資料DTA。串列資料DQ可被串列輸入。
輸入/輸出電路270可接收從輸入/輸出資料緩衝器300輸出的串列資料位元，可將串列資料位元依序排列為與突發長度對應的資料位元，且接著，可將資料位元及資料選通信號DQS輸出到資料輸入/輸出接墊。資料位元與資料選通信號DQS可一同輸出。輸入/輸出電路270可接收資料選通信號DQS及與突發長度對應的寫入資料DTA的部分。寫入資料DTA的所述部分可通過資料輸入/輸出接墊從記憶體控制器100串列輸入。輸入/輸出電路270可向輸入/輸出資料緩衝器300提供與突發長度對應的串列輸入寫入資料DTA的部分。
在寫入操作期間，輸入/輸出電路270可從記憶體控制器100接收時脈信號CLK、串列資料DQ及資料選通信號DQS，且可向輸入/輸出資料緩衝器300提供時脈信號CLK、串列資料DQ 及資料選通信號DQS。
圖4示出根據本發明概念示例性實施例的圖3所示半導體記憶體裝置中的第一記憶體庫陣列。
參照圖4，第一記憶體庫陣列240A包括多條字線WL1至WL2m(m是大於2的自然數)、多條位元線BL1至BL2n(n是大於2的自然數)、以及設置在字線WL1至WL2m與位元線BL1至BL2n之間交點附近的多個記憶體胞元MC。在本發明概念的示例性實施例中，記憶體胞元MC中的每一者可包括動態隨機存取記憶體胞元結構。記憶體胞元MC所連接到的字線WL1至WL2m可為第一記憶體庫陣列240A的列，且記憶體胞元MC所連接到的位元線BL1至BL2n可為第一記憶體庫陣列240A的行。
在圖4中，m個記憶體胞元耦合到第一記憶體庫陣列240A的位元線BL且n個記憶體胞元耦合到第一記憶體庫陣列240A的字線(例如，WL2m)。
圖5示出根據本發明概念示例性實施例的圖3所示半導體記憶體裝置中的命令/位址輸入緩衝器。
參照圖5，命令/位址輸入緩衝器210可包括命令緩衝器211、位址緩衝器212、時脈緩衝器213、以及採樣器214及215。
命令緩衝器211對命令CMD進行緩衝以將經緩衝的命令提供到採樣器214。位址緩衝器212對位址ADDR進行緩衝以將經緩衝的位址提供到採樣器215。時脈緩衝器213對時脈信號CLK進行緩衝以將經緩衝的時脈信號CLK提供到採樣器214及215。採樣器214與時脈信號CLK同步地對命令CMD進行採樣以將經採樣命令提供到控制邏輯電路220。採樣器215與時脈信號 CLK同步地對位址ADDR進行採樣以將經採樣位址提供到控制邏輯電路220。採樣器214及215可包括正反器。
圖6示出根據本發明概念示例性實施例的圖3所示半導體記憶體裝置中的輸入/輸出資料緩衝器。
參照圖6，輸入/輸出資料緩衝器300可包括資料對齊電路330、資料傳送器320、及選通信號產生器310。
選通信號產生器310可響應於來自控制邏輯電路220的控制信號CTL產生讀取選通信號RDQS且可將讀取選通信號RDQS提供到資料傳送器320。
資料傳送器320可將從記憶體胞元陣列240A至240D並行地接收的內部資料DTA轉換成串列資料(例如，信號)DQ，且可將串列資料DQ與讀取選通信號RDQS同步地傳送到記憶體控制器100。在本發明概念的示例性實施例中，資料傳送器320可將串列資料DQ與讀取選通信號RDQS一起傳送到記憶體控制器100。
資料對齊電路330可接收串列資料DQ、資料選通信號DQS及時脈信號CLK，可對時脈信號CLK進行分頻，可通過根據資料選通信號DQS對經分頻時脈信號進行採樣來產生對齊控制信號，可利用對齊控制信號來將串列資料DQ並行地對齊，且可產生內部資料DTA。串列資料DQ可被串列輸入到資料對齊電路330。資料對齊電路330可將內部資料DTA提供到記憶體胞元陣列240A至240D。
圖7是示出根據本發明概念示例性實施例的圖6所示輸入/輸出資料緩衝器中的資料對齊電路的方塊圖。
圖8是示出根據本發明概念示例性實施例的圖6所示輸入/輸出資料緩衝器中的資料採樣電路的方塊圖。
圖9是示出根據本發明概念示例性實施例的圖7所示資料對齊電路的內部信號的時序圖。
參照圖7及圖9，資料對齊電路330可接收資料信號DQ、資料選通信號DQS、及時脈信號CLK。資料對齊電路330可與資料選通信號DQS同步地接收包括資料序列DS的資料信號DQ且可輸出與資料序列DS並行地對齊的N個內部資料DTA，資料序列DS包括一系列N(N是大於2的自然數)個資料塊。
資料對齊電路330可支援雙倍資料速率模式。因此，由資料對齊電路330接收的資料序列DS可包括與資料選通信號DQS的上升沿及下降沿同步的資料。在操作中，資料對齊電路330可對資料選通信號DQS的上升沿及下降沿中的每一者作出回應，對資料信號DQ進行採樣，且因而接收資料序列DS。
在本發明概念的示例性實施例中，資料對齊電路330可以高載模式操作。高載模式是包括以下操作的操作模式：首先，傳送用於通知裝置高載模式已起始的信號；且接著，串列傳送或接收預定數目(被稱為“突發長度”)的資料塊。半導體記憶體裝置200a可從記憶體控制器100接收與突發寫入模式對應的寫入命令，且接著，串列接收與突發長度對應的資料。串列接收的一系列資料可被稱為資料序列。圖9示出當突發長度是8時(例如，當N等於8時)，資料對齊電路330輸出並行對齊的8個內部資料DTA的情形。
參照圖7，資料對齊電路330包括資料緩衝器331、資 料選通緩衝器332、時脈緩衝器333、資料採樣電路340、分頻電路350、選擇信號產生器360、及資料對齊區塊400。
資料緩衝器331可對所接收資料信號DQ進行緩衝且可輸出內部資料信號IDQ。資料選通緩衝器332可對所接收資料選通信號DQS進行緩衝且可輸出內部資料選通信號IDQS。時脈緩衝器333可對所接收時脈信號CLK進行緩衝且可輸出時脈信號CLK。在下文中，將基於分別通過資料緩衝器331及資料選通緩衝器332從資料信號DQ及資料選通信號DQS產生的內部資料信號IDQ及內部資料選通信號IDQS來作出說明。
資料選通信號DQS可在基於資料信號DQ接收到資料序列DS之前具有預定迴圈。舉例來說，如圖9所示，內部資料選通信號IDQS可在資料序列DS之前被接收達2個迴圈。舉例來說，從時間點T0到時間點T2。資料選通信號DQS在與資料序列DS一起被接收到之前所振盪的次數可被稱為前同步碼(preamble)。資料選通信號DQS所振盪的次數可對應於資料選通信號DQS的迴圈數目。前同步碼在傳送及接收資料的裝置中可為預定的，且可通過傳送及接收設定信號來改變。在圖9中，前同步碼被示出為2 tCK，其中1 tCK指示1個時脈迴圈時間。
資料採樣電路340可從資料緩衝器331接收資料序列DS，且可從資料選通緩衝器332接收內部資料選通信號IDQS。資料採樣電路340可使用內部資料選通信號IDQS來基於內部資料信號IDQ對資料序列DS進行採樣。舉例來說，資料採樣電路340可在內部資料選通信號IDQS的上升沿及下降沿中的每一者處對資料序列DS進行採樣，從而產生兩個資料序列DSR及DSF。
資料採樣電路340可輸出第一資料序列DSR及第二資料序列DSF，第一資料序列DSR包括資料序列DS的奇數個位元，第二資料序列DSF包括資料序列DS的偶數個位元。舉例來說，第一資料序列DSR可包括在內部資料選通信號IDQS的上升沿處從資料序列DS採樣的資料位元，且第二資料序列DSF可包括在內部資料選通信號IDQS的下降沿處從資料序列DS採樣的資料位元。因此，如圖9所示，由於一個資料序列DS被處理成兩個並行資料序列DSR及DSF，因此資料序列DS中所包括的資料的持續時間可為1/2 tCK，且資料序列DSR或DSF中所包括的資料的持續時間可為1 tCK(例如，一個時脈迴圈)。
分頻電路350可接收時脈信號CLK及內部資料選通信號IDQS，可對時脈信號CLK進行分頻且可通過基於內部資料選通信號IDQS對經分頻時脈信號進行採樣來輸出對齊控制信號ACS。
分頻電路350可包括分頻器351及採樣器353。分頻器351可對時脈信號CLK的頻率進行分頻以輸出經分頻時脈信號CLK_DV。分頻器351可將時脈信號CLK的頻率除以大於1的預定數(例如，2)。採樣器353可基於內部資料選通信號IDQS來對經分頻時脈信號CLK_DV進行採樣以輸出對齊控制信號ACS。採樣器353可在內部資料選通信號IDQS的上升沿處對經分頻時脈信號CLK_DV進行採樣。當時脈信號CLK的頻率與內部資料選通信號IDQS的頻率實質上相同時，分頻電路350可包括分頻器351。在示例性實施例中，當時脈信號CLK的頻率小於內部資料選通信號IDQS的頻率時，分頻電路350可不包括分頻器351。另外，儘 管圖中未示出，然而分頻電路350可在將採樣器353的輸出延遲之後輸出對齊控制信號ACS。因此，對齊控制信號ACS可不與第一資料序列DSR的邊沿或第二資料序列DSF的邊沿同步。
分頻電路350並非直接對內部資料選通信號IDQS進行分頻，而是對穩定地雙態觸變(toggle)的時脈信號CLK進行分頻，根據內部資料選通信號IDQS對經分頻時脈信號CLK_DV進行採樣，且產生對齊控制信號ACS。因此，分頻電路350(或資料對齊電路330)可防止對齊控制信號ACS進入到在分頻電路350對內部資料選通信號IDQS進行分頻時可出現的亞穩定狀態(meta-stable state)中。就是說，對齊控制信號ACS具有穩定狀態。另外，時脈信號CLK穩定地雙態觸變，經分頻時脈信號CLK_DV可以是穩定的。
選擇信號產生器360可接收內部資料選通信號IDQS、觸發信號TRG、及對齊控制信號ACS，且可確定對齊控制信號ACS在內部資料選通信號IDQS的邊沿處的邏輯準位。選擇信號產生器360可輸出具有邏輯準位的選擇信號SS，選擇信號SS的所述邏輯準位是基於對齊控制信號ACS在內部資料選通信號IDQS的邊沿處的邏輯準位。如此後將闡述，選擇信號SS包括第一選擇信號SS1及第二選擇信號SS2。
對齊控制信號ACS在內部資料選通信號IDQS的上升沿處可具有不同的邏輯準位。對齊控制信號ACS在接收到資料序列DS的第一資料時的時間點處可具有高準位或低準位。對齊控制信號ACS根據前同步碼PRB的長度而具有不同的邏輯準位。
如上所述，內部資料選通信號IDQS可早於資料序列DS 被接收到。舉例來說，內部資料選通信號IDQS可在接收到資料序列DS之前被接收達與前同步碼的長度(例如，任意數目的tCK)對應的時間。另外，前同步碼的長度可根據預定值而有所變化。因此，對齊控制信號ACS的邏輯準位可根據與前同步碼的長度對應的內部資料選通信號IDQS的迴圈數目是奇數還是偶數而定。就寫入命令CMD來說，對齊控制信號ACS的邏輯準位可根據位於連續的寫入命令之間的內部資料選通信號IDQS的迴圈數目是奇數還是偶數而定。舉例來說，當內部資料選通信號IDQS的迴圈數目是奇數時，對齊控制信號ACS的邏輯準位可被反相。舉例來說，當內部資料選通信號IDQS的迴圈數目是偶數時，對齊控制信號ACS的邏輯準位可維持不變。
選擇信號產生器360可接收對資料序列DS的輸入進行預排列的觸發信號TRG。觸發信號TRG提供關於將輸入包括所述一系列資料的資料序列DS的提前通知。觸發信號TRG可例如從通過對從記憶體控制器100接收的寫入命令進行解碼而產生的信號產生。為在突發寫入模式中寫入資料，記憶體控制器100可向半導體記憶體裝置200a傳送指示突發寫入模式的寫入命令。圖3所示命令解碼器221可通過對寫入命令進行解碼來產生指示接收到寫入命令的觸發信號TRG。
資料對齊區塊400可從資料採樣電路340接收第一資料序列DSR及第二資料序列DSF，接收對齊控制信號ACS及選擇信號SS。資料對齊區塊400可將第一資料序列DSR與第二資料序列DSF並行地對齊以輸出在N個列中對齊的內部資料DTA。
參照圖8，資料採樣電路340可包括第一採樣器至第三 採樣器341、342、及343。第一採樣器341可為上升沿觸發式正反器且第二採樣器342及第三採樣器343中的每一者可為下降沿觸發式正反器。
第一採樣器341可接收內部資料信號IDQ且可由內部資料選通信號IDQS控制。第一採樣器341可在內部資料選通信號IDQS的上升沿處對內部資料信號IDQ進行採樣。第二採樣器342可接收內部資料信號IDQ，可受內部資料選通信號IDQS控制，且可在內部資料選通信號IDQS的下降沿處對內部資料信號IDQ進行採樣。
為使從第一採樣器341輸出的資料序列DSRX與從第二採樣器342輸出的資料序列DSF同步，第三採樣器343可在內部資料選通信號IDQS的下降沿處對從第一採樣器341輸出的資料序列DSRX進行採樣。因此，從資料採樣電路340輸出的資料序列DSR或資料序列DSF中的資料的持續時間可為由資料採樣電路340接收的資料序列DS中的資料的持續時間的兩倍長。圖9示出與資料採樣電路340相關的內部資料選通信號IDQS及資料序列DS、DSRX、DSR及DSF。
如圖9所示，資料對齊區塊400接收第一資料序列DSR及第二資料序列DSF，利用對齊控制信號ACS及選擇信號SS將第一資料序列DSR並行地對齊，並輸出包括四個資料位元D1、D3、D5、及D7的第一並行資料DPR。另外，資料對齊區塊400利用對齊控制信號ACS及選擇信號SS將第二資料序列DSF並行地對齊，並輸出包括四個資料位元D2、D4、D6、及D8的第二並行資料DPF。包括第一並行資料DPR及第二並行資料DPF的內部 資料DTA的持續時間可為2 tCK(例如，兩個時脈迴圈)。
時間點T0與時間點T2之間的時間間隔可對應於前同步碼PRB，且從時間點T2開始可對資料序列DS的位元進行採樣。從時間點T3到時間點T7可根據對齊控制信號ACS對第一資料序列DSR及第二資料序列DSF的每一個位元進行採樣，且從時間點T6開始可並行地輸出內部資料DTA的各個位元。內部資料選通信號IDQS從時間點T0到時間點T8處於雙態觸變狀態。
圖10是示出根據本發明概念示例性實施例的圖7所示資料對齊電路中的資料對齊區塊的方塊圖。
參照圖10，資料對齊區塊400可包括第一對齊電路410及第二對齊電路450。
第一對齊電路410接收第一資料序列DSR、對齊控制信號ACS及選擇信號SS。第一對齊電路410回應于對齊控制信號ACS及選擇信號SS將第一資料序列DSR並行地對齊並輸出第一並行資料DPR。第一並行資料DPR可包括4個位元。第二對齊電路450接收第二資料序列DSF、對齊控制信號ACS及選擇信號SS。第二對齊電路450回應于對齊控制信號ACS及選擇信號SS將第二資料序列DSF並行地對齊且輸出第二並行資料DPF。第二並行資料DPF可包括4個位元。
圖11是示出根據本發明概念示例性實施例的圖10所示資料對齊區塊中的第一對齊電路的電路圖。
參照圖11，第一對齊電路410可包括第一對齊區塊420、第二對齊區塊430及選擇區塊440。第一對齊區塊420受對齊控制信號ACS控制。第一對齊區塊420將第一資料序列DSR的 各個位元對齊，並輸出第一並行位元DRE1、DRE2、DRE3、及DRE4。
第一對齊區塊420可包括串聯連接的上升沿觸發式正反器421以及第一栓鎖器422、423及424。從上升沿觸發式正反器421以及第一栓鎖器422、423及424提供的第一並行位元DRE1、DRE2、DRE3、及DRE4可被提供到選擇區塊440。栓鎖器422及424可為下降沿觸發型且栓鎖器423可為上升沿觸發型。
第二對齊區塊430受對齊控制信號ACS控制。第二對齊區塊430將第一資料序列DSR的各個位元對齊，並輸出第二並行位元DRO1、DRO2、DRO3、及DRO4。
第二對齊區塊430可包括串聯連接的下降沿觸發式正反器431以及第二栓鎖器432、433及434。從下降沿觸發式正反器431以及第二栓鎖器432、433及434提供的第二並行位元DRO1、DRO2、DRO3及DRO4可被提供到選擇區塊440。栓鎖器432及434可為上升沿觸發型且栓鎖器433可為下降沿觸發型。
選擇區塊440可包括多個多工器441、442、443、及444。所述多個多工器441、442、443及444中的每一者可回應於第一選擇信號SS1及第二選擇信號SS2來選擇第一並行位元DRE1、DRE2、DRE3、及DRE4以及第二並行位元DRO1、DRO2、DRO3、及DRO4的對應位元中的一者且可輸出每一個所選擇位元作為第一並行資料DPR1、DPR2、DPR3、及DPR4。第一選擇信號SS1被施加到多工器441及443且第二選擇信號SS2被施加到多工器442及444。第一選擇信號SS1及第二選擇信號SS2可包含於選擇信號SS中，且可相對於彼此具有不同的邏輯準位。
圖12是示出根據本發明概念示例性實施例的圖10所示資料對齊區塊中的第二對齊電路的電路圖。
參照圖12，第二對齊電路450可包括第一對齊區塊460、第二對齊區塊470及選擇區塊480。
第一對齊區塊460受對齊控制信號ACS控制。第一對齊區塊460將第二資料序列DSF的各個位元對齊，並輸出第一並行位元DFE1、DFE2、DFE3、及DFE4。第一對齊區塊460可包括串聯連接的上升沿觸發式正反器461以及第一栓鎖器462、463及464。從上升沿觸發式正反器461以及第一栓鎖器462、463及464提供的第一並行位元DFE1、DFE2、DFE3、及DFE4可被提供到選擇區塊480。栓鎖器462及464可為下降沿觸發型且栓鎖器463可為上升沿觸發型。
第二對齊區塊470受對齊控制信號ACS控制。第二對齊區塊470將第二資料序列DSF的各個位元對齊，並輸出第二並行位元DFO1、DFO2、DFO3、及DFO4。
第二對齊區塊470可包括串聯連接的下降沿觸發式正反器471以及第二栓鎖器472、473及474。從下降沿觸發式正反器471以及第二栓鎖器472、473及474提供的第二並行位元DFO1、DFO2、DFO3、及DFO4可被提供到選擇區塊480。栓鎖器472及474可為上升沿觸發型且栓鎖器473可為下降沿觸發型。
選擇區塊480可包括多個多工器481、482、483、及484。所述多個多工器481、482、483及484中的每一者可回應於第一選擇信號SS1及第二選擇信號SS2來選擇第一並行位元DFE1、DFE2、DFE3、及DFE4以及第二並行位元DFO1、DFO2、DFO3、 及DFO4的對應位元中的一者且可輸出每一個所選擇位元作為第二並行資料DPF1、DPF2、DPF3、及DPF4。第一選擇信號SS1被施加到多工器481及483且第二選擇信號SS2被施加到多工器482及484。
圖13是示出根據本發明概念示例性實施例的圖11所示第一對齊電路的操作的時序圖。
在圖13中，假設對齊控制信號ACS在資料採樣電路340對資料序列DS的第一位元D1進行採樣時的時間點T2處在內部資料選通信號IDQS的上升沿處具有低準位。
參照圖11及圖13，第一對齊區塊420在時間點T3處接收第一資料序列DSR的第一位元D1。上升沿觸發式正反器421在時間點T3之後的時間點處回應于對齊控制信號ACS的上升沿對第一位元D1進行採樣且將第一位元D1維持到時間點T5之後對齊控制信號ACS的下一上升沿出現時的時間點。連接到上升沿觸發式正反器421的栓鎖器422對對齊控制信號ACS在時間點T4與時間點T6之間的低準位作出回應，且因而，對從上升沿觸發式正反器421輸出的第一位元D1進行栓鎖及輸出。連接到栓鎖器422的栓鎖器423對對齊控制信號ACS在時間點T5與時間點T7之間的高準位作出回應，且因而，對從栓鎖器422輸出的第一位元D1進行栓鎖及輸出。連接到栓鎖器423的栓鎖器424對對齊控制信號ACS在時間點T6與時間點T8之間的低準位作出回應，且因而，對從栓鎖器423輸出的第一位元D1進行栓鎖及輸出。
另外，第二對齊區塊430在時間點T4之後的時間點處接收第一資料序列DSR的第二位元D3。下降沿觸發式正反器431 在時間點T4之後的時間點處回應于對齊控制信號ACS的下降沿對位元D3進行採樣且將位元D3維持到時間點T6之後對齊控制信號ACS的下一下降沿出現時的時間點。連接到下降沿觸發式正反器431的栓鎖器432對對齊控制信號ACS在時間點T5與時間點T7'之間的高準位作出回應，且因而，對從下降沿觸發式正反器431輸出的位元D3進行栓鎖及輸出。
連接到栓鎖器432的栓鎖器433對對齊控制信號ACS在時間點T6與時間點T8之間的低準位作出回應，且因而，對從栓鎖器432輸出的位元D3進行栓鎖及輸出。如圖13所示，從時間點T6開始回應於第二選擇信號SS2從選擇區塊440輸出的位元DRE2及DRE4分別代表位元D5及D1，且從時間點T6開始回應於第一選擇信號SS1從選擇區塊440輸出的位元DRO1及DRO3分別代表位元D7及D3。因此，第一資料序列DSR中的4個資料位元D1、D3、D5、及D7從時間點T6之後的時間點開始並行地對齊，且4個資料位元D1、D3、D5、及D7的各自的持續時間可為2 tCK。
圖14是示出根據本發明概念示例性實施例的圖12所示第二對齊電路的操作的時序圖。
在圖14中，假設對齊控制信號ACS在資料採樣電路340對資料序列DS的第一位元D1進行採樣時的時間點T2處在內部資料選通信號IDQS的上升沿處具有低準位。
第二對齊電路450的操作實質上相似於參照圖13闡述的第一對齊電路410的操作。因此，將不再對第一對齊區塊460(對應于第一對齊區塊420)、第二對齊區塊470(對應于第二對 齊區塊430)及選擇區塊480(對應于選擇區塊440)加以說明。
如圖14所示，從時間點T6開始回應於第二選擇信號SS2從選擇區塊480輸出的位元DFE2及DFE4分別代表位元D6及D2。另外，從時間點T6之後的時間點開始回應於第一選擇信號SS1從選擇區塊480輸出的位元DFO1及DFO3分別代表位元D8及D4。因此，第二資料序列DSF中的4個資料位元D2、D4、D6、及D8從時間點T6之後的時間點開始並行地對齊，且4個資料位元D2、D4、D6、及D8的各自的持續時間可為2 tCK。
圖15是示出根據本發明概念示例性實施例的圖11所示第一對齊電路的操作的時序圖。
在圖15中，假設對齊控制信號ACS在資料採樣電路340對資料序列DS的第一位元D1進行採樣時的時間點T2處在內部資料選通信號IDQS的上升沿處具有高準位。
圖15所示第一對齊電路410的操作實質上相似於圖13所示第一對齊電路410的操作。圖15所示第一對齊電路410的操作與圖13所示第一對齊電路410的操作的不同之處在於，第二對齊區塊430在時間點T3處接收位元D1且第一對齊區塊420在時間點T4處接收位元D3。
如圖15所示，從時間點T6開始回應於第一選擇信號SS1從選擇區塊440輸出的位元DRE1及DRE3分別代表位元D7及D3。另外，從時間點T6之後的時間點開始回應於第二選擇信號SS2從選擇區塊440輸出的位元DRO2及DRO4分別代表位元D5及D1。因此，第一資料序列DSR中的4個資料位元D1、D3、D5、及D7從時間點T6之後的時間點開始並行地對齊，且4個資 料位元D1、D3、D5、及D7的各自的持續時間可為2 tCK。
圖16是示出根據本發明概念示例性實施例的圖12所示第二對齊電路的操作的時序圖。
在圖16中，也假設對齊控制信號ACS在資料採樣電路340對資料序列DS的第一位元D1進行採樣時的時間點T2處在內部資料選通信號IDQS的上升沿處具有高準位。
圖16所示第二對齊電路450的操作實質上相似於圖14所示第二對齊電路450的操作。圖16所示第二對齊電路450的操作與圖14所示第二對齊電路450的操作的不同之處在於，第二對齊區塊470在時間點T3處接收位元D2且第一對齊區塊460在時間點T4處接收位元D4。
如圖16所示，從時間點T6之後的時間點開始回應於第一選擇信號SS1從選擇區塊480輸出的位元DFE1及DFE3分別代表位元D8及D4。另外，從時間點T6之後的時間點開始回應於第二選擇信號SS2從選擇區塊480輸出的位元DFO2及DFO4分別代表位元D6及D2。因此，第二資料序列DSF中的4個資料位元D2、D4、D6、及D8從時間點T6之後的時間點開始並行地對齊，且4個資料位元D2、D4、D6、及D8的各自的持續時間可為2 tCK。
圖17是示出根據本發明概念示例性實施例的圖7所示資料對齊電路中的選擇信號產生器的方塊圖。
參照圖17，選擇信號產生器360可包括第一採樣器361、延遲元件362、第二採樣器363及反相器364。第一採樣器361可為下降沿觸發式正反器且第二採樣器363可為上升沿觸發式正反器。
第一採樣器361基於內部資料選通信號IDQS來對觸發信號TRG進行採樣以提供第一輸出信號TX，觸發信號TRG對資料DQ的串列輸入進行預排列。第一採樣器361可在內部資料選通信號IDQS的下降沿處對觸發信號TRG進行採樣。延遲元件362對第一輸出信號TX進行延遲，以提供第二輸出信號TY。第二採樣器363基於第二輸出信號TY對對齊控制信號ACS進行採樣，以輸出第一選擇信號SS1。反相器364對第一選擇信號SS1進行反相，以輸出第二選擇信號SS2。
圖18是示出根據本發明概念示例性實施例的圖17所示選擇信號產生器的操作的時序圖。
參照圖18，半導體記憶體裝置200a可從記憶體控制器100接收時脈信號CLK及命令CMD。時脈信號CLK用於傳送命令CMD，且命令CMD可與時脈信號CLK同步。時脈信號CLK與資料選通信號DQS(或者，內部資料選通信號IDQS)可不彼此同步。換句話說，在時脈信號CLK與資料選通信號DQS之間可存在相位差。為簡潔起見，在圖18中僅示出第一資料序列DSR的一部分(例如，位元DER2及DRE4)。
參照圖17及圖18，當半導體記憶體裝置200a從記憶體控制器100接收寫入命令WR時，可從通過對寫入命令WR進行解碼而產生的信號產生觸發信號TRG。舉例來說，第一採樣器361可在時間點T4處對內部資料選通信號IDQS的下降沿作出回應，對觸發信號TRG進行採樣，且因而，在時間點T5處提供第一輸出信號TX。延遲元件362可通過將第一輸出信號TX延遲小於1 tCK來輸出第二輸出信號TY。舉例來說，可在時間點T5'處輸出 第二輸出信號TY。第二採樣器363在時間點T5'處對第二輸出信號TY的上升沿作出回應，對對齊控制信號ACS進行採樣且輸出第一選擇信號SS1。反相器364在時間點T5'處對第一選擇信號SS1進行反相，以輸出第二選擇信號SS2。由於對齊控制信號ACS在時間點T5'處的邏輯準位(高)與對齊控制信號ACS在時間點T2處的邏輯準位(低)相反，因此對齊控制信號ACS在時間點T5'處的邏輯準位可反映對齊控制信號ACS在時間點T2處的邏輯準位。如圖15及圖16所示，當對齊控制信號ACS在時間點T2處具有高準位時，第一選擇信號SS1在時間點T5'處可具有低準位。
根據本發明概念示例性實施例的半導體記憶體裝置及資料對齊電路對穩定地雙態觸變的時脈信號進行分頻，而非直接對資料選通信號進行分頻，對經分頻時脈信號進行採樣，產生對齊控制信號且根據對齊控制信號來將串列資料對齊。因此，半導體記憶體裝置及資料對齊電路可防止對齊控制信號進入到亞穩定狀態中。因此，半導體記憶體裝置及資料對齊電路可提高操作穩定性並改善性能。
在本發明概念的示例性實施例中，資料對齊電路330可包含在圖2所示的記憶體控制器100中。記憶體控制器100可將半導體記憶體裝置200a的操作模式設定成突發讀取模式。在突發讀取模式中，半導體記憶體裝置200a可通過資料信號DQ向記憶體控制器100傳送包括一系列資料的資料序列。記憶體控制器100中的資料對齊電路330可從半導體記憶體裝置200a接收資料序列且可將資料序列並行地對齊。
圖19是示出根據本發明概念示例性實施例的在半導體 記憶體裝置中對齊資料的方法的流程圖。
參照圖3至圖19，在半導體記憶體裝置中對齊資料的方法中，資料採樣電路340基於資料選通信號DQS對串列輸入的資料DQ進行採樣，以提供資料序列DS(S510)。分頻電路350對時脈信號CLK進行分頻，並基於資料選通信號DQS對經分頻時脈信號CLK_DV進行採樣以產生對齊控制信號ACS(S520)。對齊控制信號ACS可通過在資料選通信號DQS的上升沿處對經分頻時脈信號CLK_DV進行採樣來產生。
選擇信號產生器360通過確定資料選通信號DQS的邊沿以及對齊控制信號ACS的邏輯準位來產生選擇信號SS(S530)。資料對齊區塊400對選擇信號SS作出回應、且根據對齊控制信號ACS將資料序列DS並行地對齊以產生內部資料DTA(S540)。
因此，根據本發明概念示例性實施例的在半導體記憶體裝置中對齊資料的方法可通過以下操作來防止對齊控制信號進入到亞穩定狀態中：對時脈信號進行分頻而非直接對資料選通信號進行分頻，對經分頻時脈信號進行採樣，產生對齊控制信號且根據對齊控制信號將串列資料對齊。
圖20是示出根據本發明概念示例性實施例的半導體記憶體裝置的結構圖。
參照圖20，半導體記憶體裝置600可包括第一半導體積體電路層LA1至第p半導體積體電路層LAp(p是大於2的自然數)，其中最下部第一半導體積體電路層LA1是介面或控制晶片且其他半導體積體電路層LA2至LAp是包括核心記憶體晶片的從晶 片。第一半導體積體電路層LA1至第p半導體積體電路層LAp可通過矽穿孔(through-silicon-via，TSV)在第一半導體積體電路層LA1至第p半導體積體電路層LAp之間傳送及接收信號。舉例來說，作為介面或控制晶片的最下部第一半導體積體電路層LA1可通過在最下部第一積體電路層LA1的外表面上形成的導電結構而與外部記憶體控制器進行通信。將對半導體記憶體裝置600的結構以及半導體記憶體裝置600的通過主要使用第一半導體積體電路層LA1或610作為介面或控制晶片以及使用第p半導體積體電路層LAp或620作為從晶片進行的操作來作出說明。
第一半導體積體電路層610可包括各種週邊電路以驅動設置在第p半導體積體電路層620中的記憶體區621。舉例來說，第一半導體積體電路層610可包括：列(X)驅動器6101，用於驅動記憶體的字線；行(Y)驅動器6102，用於驅動記憶體的位元線；資料輸入/輸出電路(Din/Dout)6103，用於控制資料的輸入/輸出；命令緩衝器(CMD BUFFER)6104，用於從外部接收命令CMD並對命令CMD進行緩衝；以及位址緩衝器(ADDR BUFFER)6105，用於從外部接收位址並對位址進行緩衝。記憶體區621可包括多個記憶體胞元，如參照圖4示出及闡述的記憶體胞元。資料輸入/輸出電路6103可包括圖7所示資料對齊電路330。
第一半導體積體電路層610可還包括控制邏輯電路6107。控制邏輯電路6107可基於來自外部記憶體控制器的命令及位址信號來控制對記憶體區621進行的存取。
第p半導體積體電路層620可包括記憶體區621以及週邊電路區622，在週邊電路區622中排列有用於讀取/寫入記憶體 區621的資料的週邊電路，例如列解碼器、行解碼器、位元線感測放大器等。
因此，半導體記憶體裝置600可通過以下操作來防止對齊控制信號進入到亞穩定狀態中：對時脈信號進行分頻而非直接對資料選通信號進行分頻，對經分頻時脈信號進行採樣，產生對齊控制信號且根據對齊控制信號來將串列資料對齊。因此，半導體記憶體裝置600可提高操作穩定性並改善性能。
另外，在半導體記憶體裝置600中設置有三維(three dimensional，3D)記憶體陣列。三維記憶體陣列以單片形式形成在記憶體胞元陣列的一個或多個實體層級中，所述記憶體胞元陣列具有設置在矽襯底上方的有源區域以及與這些記憶體胞元的操作相關聯的電路系統。相關聯的電路系統可位於襯底上方或襯底內。用語“以單片形式(monolithically)”可意指陣列的每一個層級的各個層直接沉積在陣列的每一個下伏層級的各個層上。以下專利文獻描述了三維記憶體陣列的配置，其中三維記憶體陣列被配置為多個層級，在各個層級之間共用字線及/或位元線：美國專利第7,679,133號；美國專利第8,553,466號；美國專利第8,654,587號；美國專利第8,559,235號；以及美國專利公開第2011/0233648號。上述專利文獻全文併入本申請供參考。
圖21是示出根據本發明概念示例性實施例的包括半導體記憶體裝置的移動系統的方塊圖。
參照圖21，移動系統800可包括應用處理器810、連接單元820、使用者介面830、非揮發性記憶體裝置840、揮發性記憶體裝置850、及電源860。移動系統800的元件可通過匯流排870 來與彼此進行通信。
應用處理器810可執行應用，例如網頁流覽器、遊戲應用、視頻播放機等。應用處理器810可包括單個核心或多個核心。連接單元820可與外部裝置執行有線通信或無線通訊。
揮發性記憶體裝置850可儲存由應用處理器810處理的資料或者作為工作記憶體操作。揮發性記憶體裝置850可包括資料對齊電路851。揮發性記憶體裝置850可採用圖3所示半導體記憶體裝置200a。資料對齊電路851可採用圖7所示資料對齊電路330且可通過以下步驟來防止對齊控制信號進入到亞穩定狀態中：對時脈信號進行分頻而非直接對資料選通信號進行分頻，對經分頻時脈信號進行採樣，產生對齊控制信號且根據對齊控制信號來將串列資料對齊。
非揮發性記憶體裝置840可儲存啟動圖像以啟動移動系統800。使用者介面830可包括至少一個輸入裝置(例如，小鍵盤、觸控式螢幕等)以及至少一個輸出裝置(例如，揚聲器、顯示裝置等)。電源860可向移動系統800供應電源電壓。
在本發明概念的示例性實施例中，可採用各種形式來對移動系統800及/或移動系統800的元件進行封裝。
儘管已參照本發明概念的示例性實施例具體顯示並闡述了本發明概念，然而對所屬領域中的普通技術人員將顯而易見的是，在不背離由以上權利要求書界定的本發明概念的精神及範圍的條件下，可在本文中作出形式及細節上的各種改變。
330:資料對齊電路
331:資料緩衝器
332:資料選通緩衝器
333:時脈緩衝器
340:資料採樣電路
350:分頻電路
351:分頻器
353:採樣器
360:選擇信號產生器
400:資料對齊區塊
ACS:對齊控制信號
CLK:時脈信號
CLK_DV:經分頻時脈信號
DPF:第二並行資料
DPR:第一並行資料
DQ:資料/串列資料/資料信號
DQS:資料選通信號
DS:資料序列
DSF:資料序列/第二資料序列/並行資料序列
DSR:資料序列/第一資料序列/並行資料序列
DTA:讀取資料/寫入資料/資料/內部資料
IDQ:內部資料信號
IDQS:內部資料選通信號
SS:選擇信號
TRG:觸發信號

Claims (19)

  1. 一種半導體記憶體裝置的資料對齊電路，包括：資料採樣電路，被配置成接收資料序列及內部資料選通信號，其中所述資料採樣電路基於所述內部資料選通信號對所述資料序列進行採樣以產生第一資料序列及第二資料序列；分頻電路，被配置成接收時脈信號及所述內部資料選通信號，對所述時脈信號進行分頻以生成經分頻時脈信號並通過基於所述內部資料選通信號對所述經分頻時脈信號進行採樣來輸出對齊控制信號；以及資料對齊區塊，被配置成接收所述第一資料序列及所述第二資料序列、以及所述對齊控制信號，並將所述第一資料序列及所述第二資料序列並行地對齊以輸出內部資料，其中所述分頻電路包括分頻器及採樣器，所述分頻器對所述時脈信號的頻率進行分頻以輸出所述經分頻時脈信號，且所述採樣器基於所述內部資料選通信號對所述經分頻時脈信號進行採樣以輸出所述對齊控制信號。
  2. 如申請專利範圍第1項所述的資料對齊電路，其中所述採樣器在所述內部資料選通信號的上升沿處對所述經分頻時脈信號進行採樣。
  3. 如申請專利範圍第2項所述的資料對齊電路，其中所述採樣器是正反器。
  4. 如申請專利範圍第1項所述的資料對齊電路，其中所述資料採樣電路包括：第一採樣器，被配置成在所述內部資料選通信號的上升沿處對內部資料信號進行採樣；第二採樣器，被配置成在所述內部資料選通信號的下降沿處對所述內部資料信號進行採樣，並輸出所述第二資料序列；以及第三採樣器，被配置成在所述內部資料選通信號的下降沿處對從所述第一採樣器輸出的資料序列進行採樣，並輸出所述第一資料序列。
  5. 如申請專利範圍第4項所述的資料對齊電路，其中所述第一採樣器是上升沿觸發式正反器，且所述第二採樣器及所述第三採樣器中的每一者是下降沿觸發式正反器。
  6. 如申請專利範圍第1項所述的資料對齊電路，其中所述資料對齊區塊包括：第一對齊電路，被配置成接收所述第一資料序列以及所述對齊控制信號，回應於所述對齊控制信號將所述第一資料序列並行地對齊，並輸出第一並行資料；以及第二對齊電路，被配置成接收所述第二資料序列以及所述對齊控制信號，回應於所述對齊控制信號將所述第二資料序列並行地對齊，並輸出第二並行資料。
  7. 如申請專利範圍第6項所述的資料對齊電路，其中所述第一對齊電路包括第一對齊區塊、第二對齊區塊及選擇區塊， 所述第一對齊區塊包括串聯連接的上升沿觸發式正反器與多個栓鎖器，所述第二對齊區塊包括串聯連接的下降沿觸發式正反器與多個栓鎖器，所述選擇區塊包括多個多工器，所述多個多工器被配置成從所述第一對齊區塊接收第一並行位元以及從所述第二對齊區塊接收第二並行位元，所述多工器中的每一者被配置成回應於第一選擇信號及第二選擇信號來選擇所述第一並行位元與所述第二並行位元的對應位元中的一者，且所述多工器被配置成輸出所述第一並行資料的每一位元。
  8. 如申請專利範圍第1項所述的資料對齊電路，還包括：選擇信號產生器，被配置成接收所述內部資料選通信號及所述對齊控制信號，並輸出具有邏輯準位的選擇信號，所述選擇信號的邏輯準位是基於所述對齊控制信號在所述內部資料選通信號的邊沿處的邏輯準位。
  9. 如申請專利範圍第8項所述的資料對齊電路，所述選擇信號產生器包括第一採樣器、延遲元件、第二採樣器及反相器，所述第一採樣器基於所述內部資料選通信號對觸發信號進行採樣，以提供第一輸出信號，所述延遲元件對所述第一輸出信號進行延遲，以提供第二輸出信號，所述第二採樣器基於所述第二輸出信號對所述對齊控制信號進行採樣，以輸出第一選擇信號，且 所述反相器對所述第一選擇信號進行反相，以輸出第二選擇信號。
  10. 一種在半導體記憶體裝置中對齊資料的方法，包括：基於資料選通信號對串列輸入資料進行採樣，以提供第一資料序列及第二資料序列；由分頻器對時脈信號進行分頻，以生成經分頻時脈信號，並且由採樣器基於所述資料選通信號對所述經分頻時脈信號進行採樣，以產生對齊控制信號，其中所述時脈信號從時脈緩衝器直接提供至所述分頻器且所述經分頻時脈信號從所述分頻器提供至所述採樣器；以及基於所述對齊控制信號將所述第一資料序列及所述第二資料序列並行地對齊，以產生內部資料。
  11. 如申請專利範圍第10項所述的對齊資料的方法，還包括：基於所述對齊控制信號在所述資料選通信號的邊沿處的邏輯準位產生選擇信號。
  12. 如申請專利範圍第10項所述的對齊資料的方法，其中所述對齊控制信號是通過在所述資料選通信號的上升沿處對所述經分頻時脈信號進行採樣來產生。
  13. 如申請專利範圍第10項所述的對齊資料的方法，其中所述第一資料序列是在所述資料選通信號的上升沿處被採樣，且所述第二資料序列是在所述資料選通信號的下降沿處被採樣。
  14. 如申請專利範圍第10項所述的對齊資料的方法，其中基於所述對齊控制信號將所述第一資料序列及所述第二資料序列並行地對齊包括：利用所述對齊控制信號將所述第一資料序列並行地對齊，並輸出包括奇數資料位元的第一並行資料，以及利用所述對齊控制信號將所述第二資料序列並行地對齊，並輸出包括偶數資料位元的第二並行資料。
  15. 一種半導體記憶體裝置的資料對齊電路，包括：分頻器，被配置成接收時脈信號並對所述時脈信號的頻率進行分頻以輸出經分頻時脈信號；正反器，被配置成接收資料選通信號及所述經分頻時脈信號，並基於所述資料選通信號對所述經分頻時脈信號進行採樣，以輸出對齊控制信號；以及採樣電路，被配置成接收所述對齊控制信號及串列資料序列，並利用所述對齊控制信號將所述串列資料序列並行地對齊。
  16. 如申請專利範圍第15項所述的資料對齊電路，其中所述資料選通信號未經過分頻。
  17. 如申請專利範圍第15項所述的資料對齊電路，其中所述對齊控制信號具有穩定狀態。
  18. 如申請專利範圍第17項所述的資料對齊電路，其中所述時脈信號是在所述資料選通信號之前穩定地雙態觸變，且其中所述經分頻時脈信號是穩定的。
  19. 如申請專利範圍第15項所述的資料對齊電路，其中所述半導體記憶體裝置是動態隨機存取記憶體，且所述動態隨機存取記憶體是低功率雙倍資料速率同步動態隨機存取記憶體。
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