KR101659840B1 - 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법 - Google Patents

Abstract

데이터 처리 장치에 채용 가능하며, 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법이 개시된다. 그러한 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법은, 듀티 교정용 클럭의 제1 천이에서 출력 클럭의 제2 천이를 얼라인하고, 상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 듀티 사이클의 오차를 검출한다. 듀티 사이클의 교정은 상기 검출된 듀티 사이클의 오차에 따라 스큐드 게이트 체인을 이용하여 실행된다. 본 발명의 실시 예에 따르면, 딜레이 미스매치에 무관하게 보다 정확한 듀티 교정 동작이 저 비용으로 달성된다.

Description

스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법{Digital DLL having duty correction circuit of skewed gate type and duty correction method thereof}

본 발명은 지연 동기 루프에 관한 것으로, 보다 구체적으로 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법에 관한 것이다.

일반적으로, 개인용 컴퓨터, 노트북 컴퓨터, 또는 휴대용 전자기기 등과 같은 데이터 처리 장치에 탑재가능한 동기 반도체 메모리 장치는 지연 동기 루프(Delayed Locked Loop: 이하 "DLL"이라 함)를 대개 채용하고 있다.

그러한 DLL은 반도체 장치의 동작이 외부 클럭 신호에 동기적으로 수행될 수 있도록 하기 위해 외부 클럭 신호에 위상 동기 된 내부 클럭 신호를 출력 클럭 신호로서 생성한다. 즉, 내부에서 활용되는 클럭 신호가 반도체 장치의 클럭 버퍼와 전송라인을 거치게 될 경우에 필연적으로 타이밍 지연이 발생하므로, 상기 DLL은 상기 내부 클럭 신호가 상기 외부 클럭 신호에 동기 되도록 하는 위상 조절 역할을 담당한다.

DLL로부터 생성되는 출력 클럭 신호를 이용하는 반도체 메모리 장치의 경우에, 출력 클럭 신호의 듀티 사이클(duty cycle)비율이 50%로 유지되어야 신호 타이밍 마진(timing margin)이 최대로 보장될 수 있다. 그러나 DLL의 외부의 지터(Jitter) 특성 및 DLL의 내부의 지연 소자들이 갖는 불균일한 지연 값 등에 의해, 상기 출력 클럭 신호의 듀티 비는 상기 50%로부터 빈번히 벗어난다. 따라서, 듀티 교정동작을 수행하기 위해, DLL의 내부에는 듀티 교정회로가 통상적으로 채용되어져 왔다.

특히, DDR(Double Data Rate) 타입의 반도체 메모리 장치와 같이 클럭(clock)의 듀티(duty)에 민감한 IP(Intellecture Property)의 경우에는 DLL의 내부에 듀티 교정회로(Duty correction circuit: 이하 "DCC"라 칭함)가 내장되는 것이 거의 필수적이다. 즉, 클럭 신호의 주파수가 높아짐에 따라 데이터 유효 윈도우(Data valid window)는 줄어들고, 상기 DDR 타입의 반도체 메모리 장치와 같이 듀얼 에지(dual edge)에서 데이터를 주고 받는 경우에 상기 데이터 유효 윈도우는 더욱 줄어든다. 그러므로, 클럭 신호의 듀티 사이클을 50:50으로 유지하여야 데이터 유효 윈도우가 가장 넓게 확보된다.

상기 DCC에서의 중요한 이슈는 듀티 사이클 교정 범위가 보다 넓고 듀티 교정 동작이 보다 정확해야 하고, DLL의 록킹 타임이 빠르며 회로 구현이 쉽고 칩의 점유 면적이 보다 작아야 하는 것이다.

통상적인 DLL에서 듀티 교정회로는, 위상 인터폴레이터(phase interpolator)를 이용하거나, 에지 콤바이너(edge combiner)를 이용하여 구현되어 왔다.

상기 위상 인터폴레이터를 이용하는 기술의 예는 Jong-Tae Kwak, Chang-Ki Kwon, Kwan-Weon Kim, Seong-Hoon Lee, Joong-Sik Kih, "A Low Cost High Performance Register-Controlled Digital DLL for 1Gbps x32 DDR SDRAM,"Symp. Circuits Dig. Tech. Papers, pp.283-284, June 2003에 개시되어 있다.

여기서, 기준 클럭 X1과 상기 기준 클럭 X1에 대하여 위상이 반대이고 180도 딜레이된 신호 X2가 상기 위상 인터폴레이터의 두 입력으로서 제공된다. 듀티 교정동작은 상기 두 입력에 대하여 구동 강도(drive strength)를 같게 하여 상기 X1과 X2의 각 라이징 에지(rising edge) 사이와, 폴링 에지(falling edge)사이의 중간에 출력 클럭의 에지(edge)를 오게 함으로써 달성된다. 이와 같은 듀티 교정의 문제는 X1과 위상이 반대이면서 180도 딜레이된 신호를 정확히 만들기 어렵다는 것과, X1의 High(또는 Low)와 X2의 Low(또는 High)가 겹치는 구간에서 위상 인터폴레이터에 생기는 DC 패쓰(path)에 기인하여 전력소모가 증가하게 된다는 것이다. 또한, 듀티 사이클 교정을 수행할 수 있는 교정 랜지가 제한적이다.

상기 에지 콤바이너를 이용하는 기술의 예는 R. Yang, and S. Liu, "A 40-550MHz Harmonic-Free All-Digital Delay-Locked Loop Using a Variable SAR Algorithm," IEEE J. Solid-State Circuits, vol.42, no.2, pp.361-373, Feb. 2007에 개시되어 있다. 여기서, 듀티 교정회로는 동일한 제어코드로 제어되는 두개의 180°위상 시프트 딜레이 라인(phase shift delay line)과 에지 콤바이너(edge combiner)로 구성되어 있고, 50%의 듀티 사이클 비를 얻기 위한 듀티 교정동작은 상기 에지 콤바이너가 각각의 180°위상 시프트 딜레이 라인의 출력단에 나타나는 신호들의 라이징 에지에서 토글링(toggling)동작을 수행함에 의해 이루어진다.

이와 같은 듀티 교정의 문제는 두개의 180°위상 시프트 딜레이 라인(phase shift delay line)이 동일한 제어코드로 제어되지만 프로세스 변화(process variation)에 기인하여 딜레이 라인을 구성하는 딜레이들이 동일한 딜레이 량을 갖지 못한다는 것이다. 딥 서브 마이크로 프로세스 기술(Deep-sub micro process technology)로 갈수록 상기 프로세스 변화는 증가되기 때문에 이로 인한 딜레이 미스매치(delay mismatch)는 더욱 증가된다.

상기한 바와 같이 DLL에서 위상 인터폴레이터를 이용하는 경우에는 DC 전류에 의해 전력소모가 증가되고, 교정 랜지(correction range)가 상대적으로 좁다. 한편, 에지 콤바이너를 이용하는 경우에는 교정 랜지는 상대적으로 넓으나, 딜레이 라인 간의 딜레이 미스매치(delay mismatch)에 기인하여 듀티 교정(duty correction)의 정확도가 확실히 보장되기 어렵다.

그러므로, 반도체 장치의 고속화, 고집적화 및 저전력화 추세에 따라, 위상 인터폴레이터를 이용하는 기술의 문제를 해결함은 물론, 회로 구현이 쉽고 와이드 교정 랜지를 가지며, 딜레이 미스 매치에 무관하게 듀티 교정의 정확도를 높일 수 있는 개선된 기술이 본 분야에서 절실히 요망된다.

본 발명이 해결하고자 하는 기술적 과제는, 회로 구현이 용이한 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법을 제공함에 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 듀티 교정 랜지가 넓으면서도 딜레이 미스매치에 무관하게 듀티 교정 동작을 행할 수 있는 듀티 교정회로를 제공함에 있다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 보다 향상된 정확도의 듀티 비를 보장하는 듀티 교정회로 및 그 듀티 교정회로를 채용한 디지털 지연 동기 루프를 제공함에 있다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 대량생산을 위한 딥 서브 마이크론 기술에 보다 적합하고 디자인이 쉬운 전 디지털 유닛(all-digital unit)을 사용하여 듀티 교정회로를 저비용으로 구현할 수 있는 디지털 지연 동기 루프를 제공함에 있다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, DDR 타입 고속 메모리 인터페이스에서 최대 데이터 유효 윈도우가 확보될 수 있도록 하기 위해 스큐드 게이트 체인을 이용한 와이드 듀티 교정회로를 갖는 디지털 지연 동기 루프를 제공함에 있다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 딜레이 미스매치에 무관하게 독립적으로 50%의 듀티 사이클 비를 정확하게 갖도록 듀티 교정동작을 수행할 수 있는 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그에 따른 듀티 교정방법과 DLL의 지연 록킹(locking)방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 일 양상에 따른지연 동기 루프는;

듀티 교정 제어 데이터를 수신하며, 스큐드 게이트 체인을 포함하는 듀티 교정회로와;

딜레이 제어 데이터에 응답하여 선택 입력 신호를 지연하는 파인 딜레이 라인 및 코아스 딜레이 라인과;

상기 선택 입력 신호로서 선택된 듀티 교정용 클럭과 출력 클럭을 위상 비교하여 제1 검출 값을 생성하고, 입력 클럭과 상기 출력 클럭을 위상 비교하여 제2 검출 값을 생성하는 위상 검출기와;

상기 듀티 교정용 클럭과 상기 출력 클럭이 얼라인된 후, 상기 출력 클럭과 상기 듀티 교정용 클럭을 위상 비교하여 듀티 검출 값을 생성하는 듀티 사이클 검출기와;

상기 제1,2 검출 값 및 상기 듀티 검출 값을 수신하고 상기 듀티 교정회로와 상기 파인 딜레이 라인 및 코아스 딜레이 라인으로 상기 듀티 교정 제어 데이터 및 상기 딜레이 제어 데이터를 인가하는 딜레이 라인 콘트롤러를 구비한다.

본 발명의 실시 예에서, 상기 듀티 교정회로의 상기 스큐드 게이트 체인은 로직 쓰레쉬홀드가 라이징 혹은 폴링 천이 쪽으로 치우친 복수의 스큐드 게이트들을 포함할 수 있으며, 상기 스큐드 게이트들은 각기 낸드 게이트로 구성될 있다.

본 발명의 실시 예에서, 상기 지연 동기 루프는, 동작 초기에 인가되는 상기 입력 클럭의 제1 상태 펄스 폭을 측정한 카운팅 값을 출력하는 초기 딜레이 추정기를 더 포함할 수 있다.

본 발명의 실시 예에서, 상기 위상 검출기는, 상기 듀티 교정용 클럭의 제1 천이에서 상기 출력 클럭을 샘플링하여 상기 1 검출 값을 생성하고, 상기 입력 클럭의 제2 천이에서 상기 출력 클럭을 샘플링하여 상기 제2 검출 값을 생성할 수 있다.

본 발명의 실시 예에서, 상기 듀티 사이클 검출기는, 상기 듀티 교정용 클럭의 제1 천이에서 상기 출력 클럭의 제2천이가 얼라인된 후, 상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 상기 듀티 검출 값을 생성할 수 있다. 여기서, 상기 제1 상태 펄스 폭은 상기 입력 클럭이 하이 레벨로 유지되는 구간일 수 있다.

본 발명의 실시 예에서, 상기 제1 천이는 폴링 에지이고, 상기 제2 천이는 라이징 에지일 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 다른 양상에 따라, 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법은:

듀티 교정용 클럭의 제1 천이에서 출력 클럭의 제2 천이를 얼라인하는 단계와;

상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 듀티 사이클의 오차를 검출하는 단계와;

상기 검출된 듀티 사이클의 오차에 따라 스큐드 게이트 체인을 이용하여 듀티 교정을 실행하는 단계를 가진다.

본 발명의 실시 예에서, 상기 제1 천이는 폴링 에지이고 상기 제2 천이는 라이징 에지일 수 있다.

본 발명의 실시 예에서, 상기 듀티 교정용 클럭의 폴링 에지에서 상기 출력 클럭의 라이징 에지를 얼라인 하는 단계는 입력 클럭의 하이 펄스의 폭을 측정하고 그 측정된 값에 따라 딜레이 라인의 딜레이를 제어한 후에 실행될 수 있다.

본 발명의 실시 예에서, 상기 검출된 듀티 사이클의 오차가 하이 펄스 구간이 짧아 발생된 경우에는 상기 스큐드 게이트 체인에서 라이징 에지에 대한 천이가 폴링 에지에 대한 천이 보다 빠르게 일어나도록 제어할 수 있다. 반대로, 상기 검출된 듀티 사이클의 오차가 하이 펄스 구간이 길어 발생된 경우에는 상기 스큐드 게이트 체인에서 폴링 에지에 대한 천이가 라이징 에지에 대한 천이 보다 빠르게 일어나도록 제어할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따라, 지연 동기 루프를 구비하는 데이터 처리 장치에 있어서의 상기 지연 동기 루프는,

듀티 교정 제어 데이터를 수신하며, 스큐드 게이트 체인을 포함하는 듀티 교정회로와;

듀티 사이클 오차에 따라 상기 듀티 교정 제어 데이터를 상기 듀티 교정회로에 인가하는 딜레이 라인 콘트롤러를 구비한다.

본 발명의 실시 예에서, 상기 듀티 교정회로는,

로직 쓰레쉬홀드가 라이징 혹은 폴링 천이쪽으로 치우친 복수의 스큐드 게이트들을 포함하는 상기 스큐드 게이트 체인과;

입력 선택 제어신호에 응답하여 입력 클럭을 곧 바로 상기 스큐드 게이트 체인에 인가하거나 프리 스큐드 게이트를 거치게 한 다음 상기 스큐드 게이트 체인에 인가하는 입력 멀티 플렉서와;

출력 선택 제어신호에 응답하여 상기 스큐드 게이트 체인 내의 로우 또는 하이 스큐드 게이트의 출력을 선택하는 출력 멀티 플렉서를 포함한다.

본 발명의 실시 예에서, 상기 지연 동기 루프는:

딜레이 제어 데이터에 응답하여 선택 입력 신호를 지연하는 파인 딜레이 라인 및 코아스 딜레이 라인과;

상기 선택 입력 신호로서 선택된 듀티 교정용 클럭과 출력 클럭을 위상 비교하여 제1 검출 값을 생성하고, 입력 클럭과 상기 출력 클럭을 위상 비교하여 제2 검출 값을 생성하는 위상 검출기와;

상기 듀티 교정용 클럭과 상기 출력 클럭이 얼라인된 후, 상기 출력 클럭과 상기 듀티 교정용 클럭을 위상 비교하여 듀티 검출 값을 생성하는 듀티 사이클 검출기를 더 구비할 수 있다.

본 발명의 실시 예에서, 상기 딜레이 라인 콘트롤러는 상기 제1,2 검출 값 및 상기 듀티 검출 값을 수신하고 상기 듀티 교정회로와 상기 파인 딜레이 라인 및 코아스 딜레이 라인으로 상기 듀티 교정 제어 데이터 및 딜레이 제어 데이터를 각기 인가할 수 있다.

상기 데이터 처리 장치는 SDRAM이거나, 메모리 컨트롤러일 수 있다.

본 발명의 실시 예에서, 상기 듀티 교정회로에 수신되는 상기 듀티 교정 제어 데이터는, 상기 듀티 교정용 클럭의 제1 천이에서 출력 클럭의 제2 천이가 얼라인된 상태에서, 상기 출력 클럭의 제1 천이와 상기 듀티 교정용 클럭 간에 검출되는 듀티 사이클 오차에 대응하여 생성될 수 있다.

따라서, 스큐드 게이트 체인을 이용하여 듀티 교정회로를 구현하는 본 발명의 실시 예의 DLL에 따르면, 회로 구현이 용이하고 듀티 교정 랜지가 넓다. 또한, 프로세스 변화가 있더라도 딜레이 미스매치에 무관하게 듀티 교정 동작을 행할 수 있으므로 보다 향상된 정확도의 듀티 비가 보장된다.

더구나, 대량생산을 위한 딥 서브 마이크론 기술에 보다 적합하고 디자인이 쉬운 전 디지털 유닛(all-digital unit)을 사용하므로, 회로를 저비용으로 구현할 수 있다. 또한, 딜레이 미스매치와는 무관하게 독립적으로 50%의 듀티 사이클 비를 정확하게 가지는 듀티 교정동작을 수행할 수 있으므로 DDR 타입 고속 메모리 인터페이스에서 최대 데이터 유효 윈도우가 확보된다. DLL의 록킹(locking)동작이 빠른 시간 내에 얻어지므로, 하모닉 록킹 문제(harmonic locking problem)로부터 자유로우며, 고속의 반도체 메모리 장치를 갖는 데이터 처리 시스템에 채용하기 적합하다.

도 1은 본 발명의 실시 예에 따른 지연 동기 루프의 회로 블록도
도 2는 도 1중 듀티 교정회로의 일 구현 예를 보여주는 도면
도 3 및 도 4는 도 2의 듀티 교정회로의 듀티 교정 동작 예들을 설명하기 위해 제시된 동작 타이밍도들
도 5는 도 1의 회로의 듀티 교정을 포함한 지연 동기 동작 관련 제어흐름도
도 6은 도 1의 회로 동작에 관련된 신호들의 동작 타이밍도
도 7 및 도 8은 도 1의 지연 동기 루프를 데이터 처리 장치들에 적용한 예들을 보여주는 도면들

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결 된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DLL의 일반적인 회로 구성이나 그에 따른 DLL 동작은 본 발명의 요지를 모호하지 않도록 하기 위해 생략됨을 유의하라.

먼저, 도 1은 본 발명의 실시 예에 따른 지연 동기 루프의 회로 블록도이다.도면을 참조하면, 지연 동기 루프(DLL)는, 듀티 교정회로(DCC:200), 제1,2 위상 검출기(FPD:314, SPD:312), 듀티 사이클 검출기(DCD:310), 파인 딜레이 라인(FDL:500) 및 코아스 딜레이 라인(600), 및 딜레이 라인 콘트롤러(DLC:400)를 포함한다.

또한, DLL은 동작 초기에 인가되는 입력 클럭(CLKin)의 제1 상태 펄스(예: 하이 펄스) 폭(width)을 측정한 카운팅 값을 출력하기 위해, 링 오실레이터 스타트 회로(ROSC:700)와 카운터(800), 및 낸드 게이트(40)를 초기 딜레이 추정기(initial delay estimator)의 일부로서 구비한다. DLL의 동작 초기에 상기 입력 클럭(CLKin)은 상기 링 오실레이터 스타트 회로(ROSC:700)에 인가되고, 상기 낸드 게이트(40)의 출력이 입력 선택용 멀티 플렉서(30)를 통해 상기 파인 딜레이 라인(FDL:500)에 제공된다. 상기 파인 딜레이 라인(FDL:500)의 출력은 낸드 게이트들(N2,N3)을 차례로 지나면서 상기 카운터(800)로 인가된다. 따라서, 상기 낸드 게이트(40), 상기 멀티 플렉서(30), 상기 파인 딜레이 라인(FDL:500), 상기 낸드 게이트들(N2,N3)은 초기 링 오실레이터를 구성한다. 결국, 상기 초기 딜레이 추정기는 상기 초기 링 오실레이터, 상기 카운터(800), 및 상기 링 오실레이터 스타트 회로(ROSC:700)를 포함한다.

도 1에서는 3개의 바이너리 대(to) 써모미터 컨버터(BTC: 100,110,120)가 딜레이 제어의 효율화를 위해 사용된다. 예를 들어, 제1 BTC(100)는 라인(L10)을 통해 4비트의 듀티 교정 제어 데이터를 수신하여 16비트로 변환하여 라인(L2)를 통해 상기 듀티 교정회로(DCC:200)로 인가할 수 있다.

상기 듀티 교정회로(DCC:200)는 딜레이 미스매치에 무관하게 듀티 교정 동작을 수행하기 위해, 도 2에서 보여지는 바와 같은 스큐드 게이트 체인을 포함하여 구성된다.

상기 파인 딜레이 라인(500) 및 코아스 딜레이 라인(600)은 라인(L13)을 통해 인가되는 딜레이 제어 데이터에 응답하여 라인(L9)을 통해 인가되는 선택 입력 신호를 지연한다. 여기서, 상기 선택 입력 신호는 라인들(L7,L1,L5)중의 하나가 된다. 상기 코아스 딜레이 라인(600)은 상기 파인 딜레이 라인(500)의 단위 딜레이 셀에 비해 딜레이 량이 많은 단위 딜레이 셀들(D10,D11,D12,D15)을 포함한다. 상기 단위 딜레이 셀들(D10,D11,D12,D15)은 종속접속되어 하나의 딜레이 체인을 구성한다. 각각의 단위 딜레이 셀(예로서 D10)은, 인버터(I1)와 3개의 낸드 게이트들(N1,N2,N3)로 이루어져 있다. 상기 단위 딜레이 셀(예로서 D10)은 제어 라인(T1)의 제어 코드가 활성화될 경우에 인에이블되어 딜레이 동작에 참여한다.

상기 제2 위상 검출기(SPD:312)는 듀티 교정용 클럭(라인 L9를 통해 인가되는 클럭으로서 CLK_DCC)과 출력 클럭(CLK_out)을 위상 비교하여 제1 검출 값을 라인(L21)을 통해 생성한다. 여기서, 상기 제1 검출 값은 상기 듀티 교정용 클럭(CLK_DCC)의 제1 천이(예컨대 폴링 에지)에서 상기 출력 클럭(CLK_out)을 샘플링함에 의해 생성될 수 있다.

상기 제1 위상 검출기(FPD:314)는 상기 입력 클럭(CLKin)과 상기 출력 클럭(CLK_out)을 위상 비교하여 제2 검출 값을 라인(L22)을 통해 생성한다. 여기서, 상기 제2 검출 값은 상기 입력 클럭(CLKin)의 제2 천이(예컨대 라이징 에지)에서 상기 출력 클럭을 샘플링함에 의해 생성될 수 있다.

상기 듀티 사이클 검출기(310)는 상기 듀티 교정용 클럭(CLK_DCC)과 상기 출력 클럭(CLK_out)이 얼라인된 후, 상기 출력 클럭(CLK_out)과 상기 듀티 교정용 클럭(CLK_DCC)을 위상 비교하여 듀티 검출 값을 라인(L20)을 통해 생성한다. 보다 구체적으로, 상기 듀티 검출 값은 상기 듀티 교정용 클럭(CLK_DCC)의 제1 천이(예컨대 폴링 에지)에서 상기 출력 클럭(CLK_out)의 제2천이(예컨대 라이징 에지)가 얼라인(align)된 후, 상기 출력 클럭(CLK_out)의 제1 천이(예컨대 폴링 에지)에서 상기 듀티 교정용 클럭(CLK_DCC)을 샘플링함 의해 생성될 수 있다.

상기 딜레이 라인 콘트롤러(400)는 상기 제1,2 검출 값 및 상기 듀티 검출 값을 수신하고 상기 듀티 교정회로(200)와 상기 파인 딜레이 라인(500) 및 코아스 딜레이 라인(600)으로 상기 듀티 교정 제어 데이터 및 상기 딜레이 제어 데이터를 인가한다. 상기 딜레이 라인 콘트롤러(400)의 제어에 따라, 출력노드(NO1)를 통해 출력되는 상기 출력 클럭(CLK_out)은 50:50의 듀티 사이클(듀티비 50%)을 정확히 가지며, 상기 입력 클럭(CLKin)에 정확히 동기된 클럭이 된다.

도 2를 참조하면, 도 1중 듀티 교정회로(200)의 일 구현 예가 보여진다. 듀티 교정회로(200)는, 로직 쓰레쉬홀드가 라이징 혹은 폴링 천이쪽으로 치우친 복수의 스큐드 게이트들(D1,D2,..,D5)을 포함하는 상기 스큐드 게이트 체인을 포함한다. 또한, 상기 듀티 교정회로(200)는 입력 선택 제어신호(S1)에 응답하여 입력 클럭을 곧 바로 상기 스큐드 게이트 체인에 인가하거나 프리 스큐드 게이트(DP)를 거치게 한 다음 상기 스큐드 게이트 체인에 인가하는 입력 멀티 플렉서(203)와, 출력 선택 제어신호(S1)에 응답하여 상기 스큐드 게이트 체인 내의 로우 또는 하이 스큐드 게이트(225,224)의 출력을 선택하는 출력 멀티 플렉서(230)를 포함한다.

예를 들어, 상기 스큐드 게이트(D1)는 인버터(204), 3개의 낸드 게이트들(206,205,224)로 구성되고, 상기 낸드 게이트(206,205)는 폴링 에지의 천이는 느리고 라이징 에지의 천이는 빠른 동작 특성을 갖는다. 즉, 로직 쓰레쉬홀드가 Low 특성으로 나타나기 때문에, 그에 대응되는 L이 낸드 게이트에 참조문자로서 부여되었다. 한편, 상기 낸드 게이트(224)는 폴링 에지의 천이는 빠르고 라이징 에지의 천이는 느린 동작 특성을 갖는다. 즉, 로직 쓰레쉬홀드가 High 특성으로 나타나기 때문에, 그에 대응되는 H이 낸드 게이트에 참조문자로서 부여되었다.

비록 본 발명의 실시 예에서, 상기 스큐드 게이트 체인이 낸드 게이트로 구성된 스큐드 게이트로 구현 되었지만, 이에 한정됨이 없이 타의 등가적인 게이트로 대치될 수 있음은 물론이다.

도 3 및 도 4는 도 2의 듀티 교정회로의 듀티 교정 동작 예들을 설명하기 위해 제시된 동작 타이밍도들이다.

먼저, 도 3 및 도 4를 참조하여, 도 2의 동작을 설명한다. 도 3의 스큐드 게이트(D1)의 로직 쓰레쉬홀드(logic threshold)는 상대적으로 작다. 따라서, 라이징 천이(rising transition)는 빨리 일어나지만, 폴링 천이(falling transition)는 느리게 일어난다. 한편, 스큐드 게이트(D2)의 로직 쓰레쉬홀드는 상대적으로 크다. 따라서, 라이징 천이는 늦게 일어나지만, 폴링 천이는 빨리 일어난다. 이와 같이, 한쪽으로 치우쳐진 동작 특성을 갖는 스큐드 게이트(skewed gate)를 도 2와 같이 체인(chain)형태로 구성하면, 딜레이 미스매치에 무관하게 듀티 교정을 행할 수 있다.

도 3에서 보여지는 바와 같이, 예를 들어 교정용 클럭(CLKref)의 듀티 사이클(duty cycle)이 (50-a):(50+a)으로 주어질 경우에는 하이(high)펄스의 구간이 짧게 나타난다. 이 경우에는 하이 펄스를 넓혀야 50:50의 듀티 사이클이 얻어진다. 그러므로, 라이징 에지 천이는 빠르게, 폴링 에지 천이는 느리게 제어하여, 하이 펄스의 구간을 넓혀야 함을 알 수 있다.

그러므로, 처음에는 교정용 클럭(CLKref)이 로우 스큐드 게이트(low skewed gate)를 통과하도록 해야한다. 상기 로우 스큐드 게이트(D1)를 통과하게 되면 상기 교정용 클럭(CLKref)의 위상은 반대가 되어 도 3의 파형 D1과 같이 나타난다. 따라서, 그 다음에는 반대로 하이 스큐드 게이트(high skewed gate:D2)를 통과시켜야한다. 상기 하이 스큐드 게이트(D2)를 통과한 출력은 도 3의 파형 D2와 같이 나타난다. 그 다음에 상기 파형 D2가 다시 로우 스큐드 게이트(D3)를 통과하면, 도 3의 파형 D3와 같이 나타난다.

결국, 출력 클럭(CLKout2)의 하이 펄스의 폭(W4)은 로우 펄스의 폭과 동일하며, 하이 스큐드 게이트(D2)에서 출력된 클럭의 하이 펄스의 폭(W2)보다 확장된다.

이와 같이 하이 펄스 확장 동작을 통해 최종적으로 멀티플렉서(230)를 통해 출력되는 출력 클럭(CLKout2)은 50:50의 듀티 사이클(듀티비 50%)을 정확히 가지는 클럭이 된다. 여기서, 몇 개의 스큐드 게이트(D2)를 거치도록 할 것인 지에 대한 결정은 상기 (50-a):(50+a)에서 듀티 사이클 오차를 나타내는 상기 a의 값에 의존한다. 결국, 상기 a의 값에 따라 상기 듀티 교정 제어 데이터가 생성되어 필요한 만큼의 듀티 교정이 행해지는 것이다.

한편, 도 3과는 반대로 도 4에서와 같이 듀티 사이클이 (50+a):(50-a)일 경우에는 먼저 하이 스큐드 게이트를 상기 교정용 클럭(CLKref)이 통과하도록 제어해야한다. 이를 위해, 입력 멀티 플렉서(203)는 하이 특성을 갖는 프리 스큐드 게이트(DP)의 출력을 입력으로서 선택한다. 따라서, 스큐드 게이트(D1)의 입력은 상기 프리 스큐드 게이트(DP)의 출력이 된다. 결국, 이 경우에는 상기 교정용 클럭(CLKref)이 상기 스큐드 게이트 DP,D1,D2를 순서대로 통과하게 된다. 도 4에서의 타이밍도에는 상기 스큐드 게이트 DP,D1,D2를 통과한 출력과, 상기 멀티플렉서(230)를 통과한 출력 클럭(CLKout2)이 나타나 있다. 상기 출력 클럭(CLKout2)의 하이 펄스의 폭(W4)은 로우 펄스의 폭과 동일하며, 로우 스큐드 게이트(D1)에서 출력된 클럭의 하이 펄스의 폭(W2)보다 좁아진다.

이와 같이 로우 펄스 축소 동작을 통해 최종적으로 멀티플렉서(230)를 통해 출력되는 출력 클럭(CLKout2)은 50:50의 듀티 사이클(듀티비 50%)을 정확히 가지는 을 가진다.

도 5는 도 1의 회로의 듀티 교정을 포함한 지연 동기 동작 관련 제어흐름도이다. 도 5를 참조하면, 단계 S500 내지 단계 S534까지 라벨링된 제어흐름이 플로우챠트로서 도시되어 있다. 도 5에서는 초기 딜레이 추정 동작, 듀티 사이클 교정 동작, 및 출력 클럭의 위상이 입력 클럭의 위상에 동기되도록 하는 DLL 동작에 관한 제어 흐름이 모두 나타나 있다. 이에 대한 상세는 후술되는 도 6을 참조하여 보다 구체적으로 설명될 것이다.

도 6은 도 1의 회로 동작에 관련된 신호들의 동작 타이밍도이다. 도면에서, 파형 CLKin은 도 1의 라인(L1)을 통해 인가되는 입력 클럭을 가리키고, 파형 CLK_DCC는 듀티 교정동작 시에 도 1의 라인(L9)을 통해 나타나는 듀티 교정용 클럭을 의미하고, 파형 CLK_out는 도 1의 출력 노드(NO1)를 통해 출력되는 출력 클럭을 가리킨다.파형 PD1은 도 1의 라인(L22)을 통해 출력되는 FPD(314)의 출력 데이터 파형을 나타내고, 파형 PD2는 도 1의 라인(L21)을 통해 출력되는 SPD(312)의 출력 데이터 파형을 나타낸다. 파형 DCD는 도 1의 라인(L20)을 통해 출력되는 DCD(310)의 출력 데이터 파형을 나타낸다. 파형 Sel_input은 도 1의 라인(L14)을 통해 출력되는 DLC(400)의 멀티플렉서 입력 선택용 출력 데이터 파형을 나타낸다. 파형 Sel_DCC는 도 1의 라인(L3)을 통해 출력되는 DLC(400)의 멀티 플렉서 제어용 출력 데이터 파형을 나타낸다. 또한, 파형 initial dDelay Value Estimator 은 타임 구간 T1에서 유효하며 도 1에서 설명된 초기 딜레이 추정기의 카운팅 펄스를 예로서 나타낸다.

이하에서는 도 5 및 도 6과 도 1을 주로 참조하여, 도 1의 듀티 교정 동작 및 DLL 동작을 포함한 전체적인 동작이, 본 발명의 실시 예를 설명하려는 의도외에는 다른 의도 없이, 예로써 설명될 것이다.

도 1의 DLC(400)는 단계 S500에서 입력이 선택되고 단계 S501에서 링 에지가 검출되면, 단계 S502 및 단계 S503을 수행하여 카운터와 ROSC를 인에이블 상태로 제어한다. 단계 S504에서 폴링 에지가 검출되면 단계 S505 및 단계 S506을 수행하여 상기 카운터와 ROSC를 디세이블 상태로 제어한다. 상기 단계 S500 내지 단계 S507의 수행에 따라, 도 6의 구간 T1에서의 동작이 일어난다.

즉, 상기 구간 T1동안에는 입력 클럭(CLKin)에 대한 하이 펄스(high pulse)의 길이가 측정된다. 도 6에서 보여지는 바와 같이, 상기 구간 T1동안 하이 상태를 유지하고 있는 상기 입력 클럭(CLKin)의 하이 펄스의 길이는 링 오실레이터(ring oscillator)의 진동 회수를 도 1의 카운터(800)가 카운팅함에 의해 구현된다. 이를 위해, 초기(initial) 링 오실레이터가 회로적으로 동작될 수 있도록 하기 위해 상기 DLC(400)는 라인(L14)를 통해 선택 제어신호(S2)를 도 6의 파형 Sel_input 에 도시된 바와 같이 sel_input=00으로서 인가한다. 이에 따라, 3:1 멀티플렉서(30)는 라인(L7)을 통해 인가되는 낸드 게이트(40)의 출력을 수신하여 멀티플렉싱 출력단과 연결된 라인(L9)에 제공한다. 상기 초기 링 오실레이터의 동작은 ROSC(700)의 인에이블에 의해 상기 입력 클럭(CLKin)의 라이징 에지(rising edge)에 맞추어 시작되고, 상기 카운터(800)는 상기 초기 링 오실레이터에서 출력되는 발진 출력 신호를 수신하여 발진 출력 신호의 폴링 에지(falling edge)의 수를 카운팅한다. 이와 같이, 입력 클럭(CLKin)에 대한 하이 펄스(high pulse)의 길이 만을 카운팅하는 이유는 구간 T4에서 듀티 사이클(duty cycle)이 50:50인지를 판단하기 위해 도 6의 구간 T3에서 보여지는 출력 클럭(CLK_out)의 라이징 에지를 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지에 맞추어 정렬하기 위해서이다. 도 6의 타이밍도에서는 구간 T1에서와 같이 상기 발진 출력 신호의 폴링 에지는 상기 입력 클럭(CLKin)의 하이 펄스(high pulse)의 길이 동안에 2회로 카운팅되므로, 구간 T2에서 초기 딜레이 추정기(estimator)는 2회로 카운팅된 카운팅 값에 따라 초기 코아스 딜레이(coarse delay)값을 2로서 설정한다.

상기 구간 T2에서 딜레이 추정 동작이 완료되었으므로 초기 링 오실레이터의 동작은 정지되며, 구간 T3 동안에는 상기 출력 클럭(CLK_out)의 라이징 에지와 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지를 정렬하는 동작이 수행된다.

도 5의 단계 S510에서 sel_input=01로서 주어지면, 라인(L1)을 통해 인가되는 상기 입력 클럭(CLKin)이 상기 멀티플렉서(30)의 출력 라인(L9)에 나타난다. 즉, 도 6의 구간 T3의 시작 시점(t10)에서 상기 DLC(400)는 라인(L14)를 통해 선택 제어신호(S2)를 도 6의 파형 Sel_input 에 도시된 바와 같이 sel_input=01로서 인가한다. 이에 따라, 3:1 멀티플렉서(30)는 라인(L1)을 통해 인가되는 상기 입력 클럭(CLKin)을 수신하여 멀티플렉싱 출력단과 연결된 라인(L9)에 제공한다. 여기서, 상기 라인(L9)에 나타나는 클럭 신호는 구간 T3부터는 듀티 교정용 클럭(CLK_DCC)이 된다.

SPD(312)는 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지와 상기 출력 클럭(CLK_out)의 라이징 에지가 서로 동기 또는 얼라인(alignment)되었는 지를 판단한다. 이는 도 5의 단계 S511에 대응된다. 동기 또는 얼라인이 되지 않은 경우에 단계 S515에서 상태 천이(ST)가 발생되는 지가 체크된다. 즉, 상태 천이가 있는 경우라면 준동기가 행해진 상태이므로 단계 S516의 파인 딜레이 조정이 실행된다. 만약, 단계 S515에서 상태 천이(ST)가 없으면 단계 S517에서 듀티 교정용 클럭(CLK_DCC)과 상기 출력 클럭(CLK_out)의 위상이 비교된다. 딜레이 량을 더 증가시키기 위해서는 단계 S518이 수행되고, 딜레이 량을 감소 시키기 위해서는 단계 S519가 수행된다.

상기 동기 또는 얼라인의 판단은 상기 SPD(312)가 듀티 교정용 클럭(CLK_DCC)의 폴링 에지의 앞 뒤 시점에서 상기 출력 클럭(CLK_out)을 샘플링(sampling)함에 의해 달성된다. 상기 얼라인 판단의 결과로서 상기 출력 클럭(CLK_out)의 라이징 에지가 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지보다 앞선 경우에 상기 SPD(312)의 검출 출력값은 도 6의 파형 PD2에 보여지는 바와 같이 "11"로서 나타난다. 이에 따라, 상기 DLC(400)는 라인(L13)를 통해 딜레이 제어신호를 인가하며, FDL(500)과 CDL(600)은 상기 딜레이 제어신호에 응답하여 내부의 파인 딜레이 셀 혹은 코아스 딜레이 셀을 더 인에이블시켜 딜레이 값이 더 증가되도록 한다(단계 S518). 상기 구간 T3에서는 상기 출력 클럭(CLK_out)의 라이징 에지가 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지보다 앞선 경우이므로 파형 PD2의 검출 출력 값은 "11"로서 출력되고, 상기 FDL(500) 혹은 CDL(600)은 딜레이 값을 더 증가시킨다.

한편, 위와 반대의 경우 즉, 상기 출력 클럭(CLK_out)의 라이징 에지가 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지보다 늦은 경우에 파형 PD2에서 보여지는 바와 같이 검출 출력 값은 "00"으로서 출력되고, 상기 FDL(500)혹은 CDL(600)은 딜레이 값을 더 감소시킨다(단계 S519).

상기 구간 T3에서의 딜레이 증가 동작에 의해 상기 출력 클럭(CLK_out)의 라이징 에지는 구간 T4에서 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지에 동기 또는 얼라인된다. 상기 단계 S511가 통과된다. 이에 따라, 상기 SPD(312)의 검출 출력값은 도 6의 파형 PD2에 보여지는 바와 같이 "01"로서 출력된다. 이에 따라 상기 출력 클럭(CLK_out)과 상기 듀티 교정용 클럭(CLK_DCC)간의 서브 록(Sub locked)상태가 일단 만들어진다. 상기 구간 T4 동안에 단계 S512에서 출력 클럭(CLK_out)의 듀티 사이클이 50:50인지를 판단하기 위하여 상기 DCD(310)는 상기 출력 클럭(CLK_out)의 폴링 에지의 앞뒤 시점에서 상기 듀티 교정용 클럭(CLK_DCC)을 샘플링한다. 만약, 단계 S520에서 듀티 사이클의 판단 결과로서, 50-a:50+a 이면 상기 DCD(310)의 검출 출력값은 "00", 50+a:50-a 이면 상기 DCD(310)의 검출 출력값은 "11", 50:50 이라면 상기 DCD(310)의 검출 출력값은 "01"이 된다.

도 6의 상기 구간 T4에서는 도 3과 같이 듀티 사이클이 50-a:50+a 이므로, 상기 DCD(310)의 검출 출력값은 "00"으로 나타남을 알 수 있다. 상기 DCD(310)의 검출 출력값이 "00"으로 되면, 상기 DLC(400)는 DCC 제어신호를 라인(L10)을 통해 출력하고, 모드 선택 신호(S1)를 라인(L3)를 통해 출력한다.

상기 구간 T4의 경우에 듀티 사이클이 50-a:50+a 이므로 하이 펄스의 폭을 도 3의 타이밍에서와 같이 증가시켜야 한다. 이제부터 DCC(200)의 동작이 시작된다. 상기 모드 선택 신호(S1)는 단계 S521에서 도 6의 파형 Sel_DCC 과 같이 "0"으로 출력되어, 2:1 멀티플렉서(203)는 라인(L1)을 통해 인가되는 입력 클럭(CLKin)을 딜레이(D1)의 낸드 게이트(206)의 입력으로 제공한다. 상기 입력 클럭(CLKin)이 상기 낸드 게이트(206)와, 종속 접속된 낸드 게이트(210)를 차례로 거치게 되면, 스큐드 게이트 체인(skewed gate chain)을 통과하는 순서가 low-high-low-high 순으로 된다. 2:1 멀티플렉서(230)는 낸드 게이트(224)의 출력을 선택하여 라인(L5)에 인가한다. 상기 라인(L5)에 나타나는 듀티 사이클 교정된 스큐드 게이트 체인의 출력 클럭(CLK_out2)은, 상기 DLC(400)가 상기 선택 제어신호(S2)를 도 6의 파형 Sel_input 에 도시된 바와 같이 sel_input=10으로서 인가할 때, 상기 3:1 멀티 플렉서(30)의 제3 입력으로서 사용된다. 상기 단계 S521,S522,S525는 50-a:50+a의 경우에 실행되고, 상기 단계 S523,S524,S525는 50+a:50-a의 경우에 실행된다.

여기서, 상기 스큐드 게이트 체인 내의 인에이블되는 낸드 게이트의 개수는 50-a:50+a 에서 a의 값에 의존하며, 이는 결국 상기 라인(L10)을 통해 출력되는 상기 DCC 제어신호에 따라 결정된다.

상기 구간 T4에서는 DCC내의 스큐드 게이트 체인의 딜레이에 기인하여 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지와 상기 출력 클럭(CLK_out)의 라이징 에지 간의 얼라인먼트가 다시 틀어지게 되므로, 구간 T5에서 다시 동기 또는 얼라인을 행하는 동작이 수행된다. 즉, 서브 록 상태가 깨어졌으므로, 다시 서브 록 상태를 만들어주어야 하는 것이다. 이를 위해 단계 S513에서 체크가 행해지고, 단계 S530 내지 단계 S534가 수행된다.

상기 구간 T5에서 얼라인먼트가 틀어지면 상기 SPD(312)의 검출 출력값은 도 6의 파형 PD2에 보여지는 바와 같이 다시 "11"로서 나타난다. 이에 따라, 상기 DLC(400)가 딜레이 제어신호를 인가함에 의해, 상기 FDL(500) 혹은 CDL(600)은 딜레이 값을 더 증가시킨다.

따라서, 상기 출력 클럭(CLK_out)의 위상은 더 지연되어, 구간 T6에서는 상기 출력 클럭(CLK_out)의 라이징 에지가 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지에 다시 얼라인된다. 상기 구간 T6에서 다시 얼라인이 완료되면, 구간 T7에서 상기 DCD(310)는 듀티 사이클의 비가 50%임을 확인하고 50%일 경우에 검출 출력값을 "01"로서 출력한다. 상기 DCD(310)의 출력이 "01"이 되면 도 6의 파형 DCD에서 보여지는 바와 같이 DCC 록(locked)상태가 상기 구간 T7 에서 만들어진다.

구간 T8 및 T9에서는 상기 출력 클럭(CLK_out)의 듀티 사이클이 50:50인 상태에서 상기 출력 클럭(CLK_out)의 라이징 에지와 상기 듀티 교정용 클럭(CLK_DCC)의 폴링 에지에 얼라인되어 있지만, 상기 출력 클럭(CLK_out)은 상기 입력 클럭(CLKin)에 비해 대략 반주기 정도의 위상차를 가짐을 알 수 있다. 따라서, 최종적으로 입력 클럭(CLKin)의 위상과 상기 출력 클럭(CLK_out)의 위상을 동기시키기 위해서는 상기 출력 클럭(CLK_out)을 반주기 정도를 더 지연시켜야 한다. 이미 DCC 록(locked) 상태로 되었기 때문에 이후에는 도 1의 FPD(314)를 통하여 상기 FDL(500) 혹은 CDL(600)의 딜레이 값을 조절하는 것만이 필요하다. 이 경우에, 도 1의 FPD(314)는 상기 입력 클럭(CLKin)의 위상과 상기 출력 클럭(CLK_out)의 위상을 비교하고 그 비교 결과에 따른 검출 출력 값을 도 6의 파형 PD1에서 보여지는 바와 같이 "11"로서 출력한다. 이에 따라, 상기 DLC(400)가 딜레이 제어신호를 제2,3 BTC(110,120)로 인가함에 의해, 상기 FDL(500) 혹은 CDL(600)의 딜레이 값이 더 증가된다. 결과로서, 상기 구간 T9이 끝나는 시점에서 입력 클럭(CLKin)의 위상과 50%의 듀티 비를 가지는 상기 출력 클럭(CLK_out)의 위상이 동기된다. 또한, 위상의 동기 시에 도 1의 FPD(314)는 검출 출력 값을 도 6의 파형 PD1에서 보여지는 바와 같이 "01"로서 출력한다.

구간 T10의 시작 시점(t17)에서 상기 파형 PD1에서 보여지는 바와 같이 FPD(314)의 검출 출력 값이 "01"로서 출력되면(단계 S513 통과), 상기 DLC(400)는 상기 입력 클럭(CLKin)의 라이징 에지와, 50%의 듀티 비를 가지는 상기 출력 클럭(CLK_out)의 라이징 에지가 서로 동기됨을 판단한다. 따라서, 구간 T10에서 보여지는 상기 출력 클럭(CLK_out)은 50:50의 듀티 사이클을 가지며, 상기 입력 클럭(CLKin)에 정확히 동기된 클럭이다.

본 발명의 지연 동기 루프는 풀 디지털 시스템(Full Digital System)으로 구현될 수 있으며, 공정 변화(process variation)에 의한 딜레이 미스매치(delay mismatch)에 무관하게 높은 DCC 정확도를 가진다. 또한, Duty cycle correction 범위가 넓다. 그리고, 록킹에 걸리는 타임이 빠르며, 하모닉 록킹 문제(harmonic locking problem)로부터 자유롭다.

도 7 및 도 8을 참조하면, 도 1의 지연 동기 루프를 데이터 처리 장치들에 적용한 예들이 나타나 있다.

먼저, 도 7를 참조하면, 메모리 시스템과 같은 데이터 처리 장치(1000)는 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다.

상기 메모리 컨트롤러(1100)는 클럭 신호(CLK), 어드레스 신호(ADDR), 데이터 스트로브 신호(DQS), 데이터 입출력 신호(DQ) 및 제어신호들(CTRL)을 상기 메모리 장치(1200)에 전송한다. 상기 메모리 장치(1200)는 데이터 스트로브 신호(DQS)와 데이터 입출력 신호(DQ)를 메모리 컨트롤러(1100)에 전송한다. 예를 들어, 메모리 장치(1200)는 디램(DRAM), 에스디램(SDRAM)과 같은 반도체 메모리 장치가 될 수 있다.

상기 데이터 스트로브 신호(DQS)는 데이터 입출력 신호(DQ)와 동기되어 출력되도록 메모리 컨트롤러(1100) 내의 제1 지연 동기 루프(1110)에서 발생될 수 있다. 상기 데이터 스트로브 신호(DQS)는 메모리 장치(1200)의 제2 지연 동기 루프(1210)로 인가되며, 상기 제2 지연 동기 루프(1210)는 상기 메모리 장치(1200)로 인가되는 데이터 입출력 신호(DQ)를 래치하기 위하여 상기 클럭 신호(CLK)에 동기되고 듀티 교정된 출력 클럭신호를 생성한다. 이 경우, 도 7의 제2 지연 동기 루프(1210)는 도 1과 같이 구성된 지연 동기 루프로써 구현될 수 있다. 또한, 도 7의 제1 지연 동기 루프(1110)도 도 1의 지연 동기 루프로써 구현될 수 있다.

도 8을 참조하면, 메모리 시스템과 같은 데이터 처리 장치(2000)는 메모리 컨트롤러(2100) 및 메모리 장치(2200)를 포함한다. 도 8의 경우에는 도 7과는 달리 메모리 컨트롤러(2100)의 내부에는 지연 동기 루프(2210)가 채용되지 않고, 지연 동기 루프(2210)는 메모리 장치(2200)의 내부에만 채용된다. 도 8과 같은 데이터 처리 장치(2000)에서도 상기 지연 동기 루프(2210)는 도 1과 같이 구성된 지연 동기 루프로써 구현될 수 있음은 물론이다.

상술한 바와 같이, 스큐드 게이트 체인을 이용하여 듀티 교정을 수행하는 본 발명의 실시 예에 따르면, 회로 구현이 용이하고 듀티 교정 랜지가 넓으며, 보다 향상된 정확도의 듀티 비가 보장된다. 또한, DLL의 록킹 동작이 빠른 시간 내에 얻어지므로, 하모닉 록킹 문제(harmonic locking problem)로부터 자유로우며, 고속의 반도체 메모리 장치를 갖는 데이터 처리 시스템에 적합하게 채용된다.

상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 듀티 교정회로 내의 스큐드 게이트 체인의 내부적 회로 구성 또는 이와 연결되는 회로 블록들의 배치순서 및 세부 구성을 다양하게 변형 또는 변경할 수 있음은 물론이다.

*도면의 주요 부분에 대한 부호의 설명*
100 : 바이너리 대 써모미터 컨버터 200 : 듀티 교정회로
310 : 듀티 사이클 검출기 400 : 딜레이 라인 콘트롤러

Claims (10)

1. 듀티 교정 제어 데이터를 수신하며, 스큐드 게이트 체인을 포함하는 듀티 교정회로와;
   딜레이 제어 데이터에 응답하여 선택 입력 신호를 지연하는 파인 딜레이 라인 및 코아스 딜레이 라인과;
   상기 선택 입력 신호로서 선택된 듀티 교정용 클럭과 출력 클럭을 위상 비교하여 제1 검출 값을 생성하고, 입력 클럭과 상기 출력 클럭을 위상 비교하여 제2 검출 값을 생성하는 위상 검출기와;
   상기 듀티 교정용 클럭과 상기 출력 클럭이 얼라인된 후, 상기 출력 클럭과 상기 듀티 교정용 클럭을 위상 비교하여 듀티 검출 값을 생성하는 듀티 사이클 검출기와;
   상기 제1,2 검출 값 및 상기 듀티 검출 값을 수신하고 상기 듀티 교정회로와 상기 파인 딜레이 라인 및 코아스 딜레이 라인으로 상기 듀티 교정 제어 데이터 및 상기 딜레이 제어 데이터를 인가하는 딜레이 라인 콘트롤러를 구비함을 특징으로 하는 지연 동기 루프.
2. 제1항에 있어서, 상기 듀티 교정회로의 상기 스큐드 게이트 체인은 로직 쓰레쉬홀드가 라이징 혹은 폴링 천이 쪽으로 치우친 복수의 스큐드 게이트들을 포함함을 특징으로 하는 지연 동기 루프.
3. 제2항에 있어서, 상기 스큐드 게이트들은 각기 낸드 게이트로 구성됨을 특징으로 하는 지연 동기 루프.
4. 제1항에 있어서, 상기 지연 동기 루프는, 동작 초기에 인가되는 상기 입력 클럭의 제1 상태 펄스 폭을 측정한 카운팅 값을 출력하는 초기 딜레이 추정기를 더 포함함을 특징으로 하는 지연 동기 루프.
5. 제1항에 있어서, 상기 위상 검출기는,
   상기 듀티 교정용 클럭의 제1 천이에서 상기 출력 클럭을 샘플링하여 상기 제1 검출 값을 생성하고, 상기 입력 클럭의 제2 천이에서 상기 출력 클럭을 샘플링하여 상기 제2 검출 값을 생성하는 것을 특징으로 하는 지연 동기 루프.
6. 제1항에 있어서, 상기 듀티 사이클 검출기는,
   상기 듀티 교정용 클럭의 제1 천이에서 상기 출력 클럭의 제2천이가 얼라인된 후, 상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 상기 듀티 검출 값을 생성하는 것을 특징으로 하는 지연 동기 루프.
7. 제4항에 있어서, 상기 제1 상태 펄스 폭은 상기 입력 클럭이 하이 레벨로 유지되는 구간임을 특징으로 하는 지연 동기 루프.
8. 제6항에 있어서, 상기 제1 천이는 폴링 에지이고, 상기 제2 천이는 라이징 에지임을 특징으로 하는 지연 동기 루프.
9. 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법에 있어서:
   듀티 교정용 클럭의 제1 천이에서 출력 클럭의 제2 천이를 얼라인하는 단계와;
   상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 듀티 사이클의 오차를 검출하는 단계와;
   상기 검출된 듀티 사이클의 오차에 따라 스큐드 게이트 체인을 이용하여 듀티 교정을 실행하는 단계를 가짐을 특징으로 하는 듀티 교정 방법.
10. 제9항에 있어서, 상기 제1 천이는 폴링 에지이고 상기 제2 천이는 라이징 에지임을 특징으로 하는 듀티 교정 방법.

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