KR100859834B1

KR100859834B1 - 지연 고정 루프와 그의 구동 방법

Info

Publication number: KR100859834B1
Application number: KR1020070064134A
Authority: KR
Inventors: 이기원
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-28
Filing date: 2007-06-28
Publication date: 2008-09-23

Abstract

본 발명은 외부클럭과 피드백클럭의 위상 차이를 검출하기 위한 위상검출수단과, 상기 위상검출수단의 출력신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압생성수단과, 상기 제어전압에 응답하여 상기 외부클럭에 대하여 서로 다른 지연시간이 반영된 다수의 출력신호를 생성하기 위한 전압제어지연라인과, 스큐 정보 신호에 응답하여 상기 다수의 출력신호 중 어느 하나를 내부클럭으로써 출력하기 위한 내부클럭 다중화수단, 및 상기 내부클럭에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백클럭으로써 출력하기 위한 지연복제모델수단을 구비하는 지연 고정 루프를 제공한다.

지연고정루프, PVT, 초기지연시간, 전압제어 지연라인

Description

지연 고정 루프와 그의 구동 방법{DELAY LOCKED LOOP AND OPERATION METHOD THEREOF}

도 1은 일반적인 지연고정루프를 설명하기 위한 블록도.

도 2는 도 1의 전압제어 지연라인을 설명하기 위한 회로도.

도 3은 도 2의 제1 지연 셀을 설명하기 위한 회로도.

도 4는 도 1의 위상검출부의 동작 특성을 설명하기 위한 그래프.

도 5a와 도 5b는 초기 지연 시간을 설명하기 위한 타이밍도.

도 6은 본 발명에 따른 지연고정루프를 설명하기 위한 블록도.

도 7은 도 6의 지연고정루프의 일부구성을 설명하기 위한 도면.

도 8은 스큐정보신호 생성부를 설명하기 위한 블록도.

도 9에는 도 8의 펄스신호 생성부를 설명하기 위한 회로도.

도 10에는 도 3의 클럭 샘플링부를 설명하기 위한 회로도.

도 11은 스큐 정보 신호 생성부의 일부 동작을 설명하기 위한 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

610 : 위상검출부 630 : 제어전압 생성부

650 : 전압제어 지연라인 652 : 제1 지연부

654 : 제2 지연부 670 : 내부클럭 다중화부

690 : 지연 복제 모델부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 지연고정루프(Delay Locked Loop : DLL)에 관한 것이다.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자의 경우 외부클럭(CLK_EXT)을 입력받아 내부클럭(CLK_INN)을 생성하여 여러가지 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용하고 있다. 때문에, 외부클럭(CLK_EXT)과 내부클럭(CLK_INN)의 타이밍을 맞추기 위해서는 클럭 동기 회로가 필요하다. 클럭 동기 회로에는 위상고정루프(Phase Locked Loop : PLL)와 지연고정루프(DLL)가 있다.

여기서, 외부클럭(CLK_EXT)의 주파수와 내부클럭(CLK_INN)의 주파수가 서로 다른 경우에는 주파수 체배 기능이 있는 위상 고정 루프를 주로 사용하고, 외부클럭(CLK_EXT)과 내부클럭(CLK_INN)의 주파수가 동일한 경우에는 지연 고정 루프를 주로 사용한다. 기본적으로 위상 고정 루프와 지연 고정 루프의 구성은 서로 유사하나, 위상고정루프의 경우 내부클럭(CLK_INN)을 생성하는데 있어서 전압 제어 발 진기(Voltage Controlled Oscillator : VCO)를 사용하고 지연고정루프의 경우 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL)을 사용한다는 점에서 구별될 수 있다.

한편, 반도체 메모리 소자 내에는 무수히 많은 저항과 커패시터(capacitor) 및 트랜지스터(transistor) 등이 구비되어 있으며, 반도체 메모리 소자는 이러한 저항과 커패시터 및 트랜지스터의 다양한 조합을 통해 여러가지 동작을 수행하고 있다.

저항, 커패시터 및 트랜지스터는 공정(process), 전압(voltage), 온도(temperature)에 따라 PVT 특성이 달라질 수 있으며, 특히, 커패시터와 트랜지스터는 PVT 특성에 따라 동작 속도가 달라질 수 있다. 때문에, 이러한 소자들로 구성된 반도체 메모리 소자 역시 PVT 특성에 따른 PVT 스큐가 발생될 수 있다.

도 1은 일반적인 지연고정루프를 설명하기 위한 블록도이다.

도 1을 참조하면, 지연고정루프는 위상검출부(110)와, 제어전압 생성부(130)와, 전압제어 지연라인(150), 및 지연 복제 모델부(170)를 구비할 수 있다.

위상검출부(110)는 외부클럭(CLK_EXT)과 피드백클럭(CLK_FDB)의 위상 차이를 검출하여 업 검출신호(DET_UP) 또는 다운 검출신호(DET_DN)를 출력한다. 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)는 외부클럭(CLK_EXT)과 피드백클럭(CLK_FDB)의 위상 차이에 대응하는 펄스 폭을 가지는 펄스신호이다.

제어전압 생성부(130)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 대응하는 전압레벨을 가지는 전압제어신호(V_CTR)를 출력한다. 전압제어신호(V_CTR) 의 전압레벨은 업 검출신호(DET_UP)에 응답하여 높아지고, 다운 검출신호(DET_DN)에 응답하여 낮아지게 된다.

전압제어 지연라인(150)은 전압제어신호(V_CTR)에 대응하는 지연시간을 외부클럭(CLK_EXT)에 반영하여 내부클럭(CLK_INN)으로써 생성한다. 전압제어신호(V_CTR)의 전압레벨이 높은 경우 외부클럭(CLK_EXT)에 반영되는 지연시간이 짧아지고, 전압제어신호(V_CTR)의 전압레벨이 낮은 경우 외부클럭(CLK_EXT)에 반영되는 지연시간이 길어지게 된다.

지연복제모델부(170)는 내부클럭(CLK_INN)에 실제 클럭/데이터 경로의 지연시간을 반영하여 피드백클럭(CLK_FDB)을 출력한다.

간단한 동작을 설명하면, 지연고정루프는 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이를 검출하고, 그에 대응하는 전압제어신호(V_CTR)를 생성하고, 그 전압제어신호(V_CTR)에 대응하는 지연시간을 외부클럭(CLK_EXT)에 반영하여 내부클럭(CLK_INN)으로써 출력한다. 지연고정루프는 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)이 동일한 위상이 될 수 있도록 이와 같은 동작을 반복적으로 수행하여 원하는 내부클럭(CLK_INN)을 생성하게 된다.

도 2는 도 1의 전압제어 지연라인(150)을 설명하기 위한 회로도이다.

도 2에는 전압제어신호(V_CTR)에 대응하는 지연시간을 외부클럭(CLK_EXT)에 반영하기 위한 다수의 지연 셀(210, 230, 250, 270)이 도시되어 있다.

이하, 설명의 편의를 위해 외부클럭(CLK_EXT)과 동일한 위상을 가지는 정 외부클럭은 외부클럭(CLK_EXT) 동일한 도면 부호인 'CLK_EXT'를 사용하기로 한다. 여 기서, 부 외부클럭(/CLK_EXT)은 정 외부클럭(CLK_EXT)과 위상이 반대인 클럭신호이다. 참고적으로, 지연고정루프는 정 외부클럭(CLK_EXT)과 부 외부클럭(/CLK_EXT)을 동시에 입력받아 사용함으로써, 위상검출부(110)에서 0에서 2π가 아닌 0에서 π의 위상 차이를 비교하는 것이 가능하게 된다.

제1 내지 제4 지연 셀(210, 230, 250, 270) 각각은 전압제어신호(V_CTR)의 전압레벨에 대응하는 지연시간을 입력되는 신호에 반영하게 된다. 전압제어신호(V_CTR)의 전압레벨이 높아지면 그 지연 시간이 작아지고, 전압제어신호(V_CTR)의 전압레벨이 낮아지면 그 지연 시간이 커진다. 결과적으로, 정 외부클럭(CLK_EXT)은 제1 내지 제4 지연 셀(210, 230, 250, 270)에서 반영되는 지연시간 이후 라이징 내부클럭(RCLK_INN)으로 출력되고, 부 외부클럭(/CLK_EXT)도 제1 내지 제4 지연셀(210, 230, 250, 270)에서 반영되는 지연시간 이후 폴링 내부클럭(FCLK_INN)으로 출력된다.

다시 설명하면, 지연고정루프의 전압제어 지연라인(150)은 정 외부클럭(CLK_EXT)과 부 외부클럭(/CLK_EXT)을 입력받아 대응하는 라이징 내부클럭(RCLK_INN)과 폴링 내부클럭(FCLK_INN)을 출력한다. 그래서, 위상검출부(110)는 폴링 내부클럭(FCLK_INN)에 지연복제모델부(170)의 지연시간을 반영한 피드백클럭(CLK_FED)과 정 외부클럭(CLK_EXT)을 비교하기 때문에, 0에서 2π가 아닌 0에서 π의 위상 차이를 비교하는 것이 가능하다.

도 3은 도 2의 제1 지연 셀(210)을 설명하기 위한 회로도이다. 제1 내지 제4 지연 셀(210, 230, 250, 270)은 서로 유사한 구조를 가지고 있으므로, 제1 지연 셀(210)을 대표로 설명하기로 한다.

도 3을 참조하면, 제1 지연셀(210)은 제1 출력단(/OUT)과 제1 노드(N1) 사이에 소스-드레인 연결되고 정 외부클럭(CLK_EXT)을 게이트 입력받는 제1 NMOS 트랜지스터(NM1)와, 제2 출력단(OUT)과 제1 노드(N1) 사이에 소스-드레인 연결되고 부 외부클럭(/CLK_EXT)을 게이트 입력받는 제2 NMOS 트랜지스터(NM2)와, 외부전압단(VDD)과 제1 출력단(/OUT) 사이에 연결된 제1 대칭 노드(310)와, 외부전압단(VDD)과 제2 출력단(OUT) 사이에 연결된 제2 대칭 노드(330), 및 제1 노드(N1)와 접지전압단(VSS) 사이에 소오스-드레인 연결되고 바이어스전압(V_BIAS)을 게이트 입력받는 제3 NMOS 트랜지스터(NM3)를 구비한다.

제1 및 제2 대칭 노드(310, 330)는 각각 두 개의 PMOS 트랜지스터를 구비하고 있으며, 두 개의 PMOS 트랜지스터 중 어느 하나는 전압제어신호(V_CTR)에 게이트가 연결되어 제1 및 제2 출력단(/OUT, OUT)으로 흐르는 전류를 제어한다. 제1 지연 셀(210)은 제1 및 제2 출력단(/OUT, OUT)에 흐르는 전류에 따라 지연시간이 결정된다.

그래서, 정 외부클럭(CLK_EXT)과 부 외부클럭(/CLK_EXT)은 제1 내지 제4 지연 셀(210, 230, 250, 270)에서 반영되는 지연시간 이후에 라이징 내부클럭(RCLK_INN)과 폴링 내부클럭(FCLK_INN)으로 출력되게 된다.

한편, 전압제어 지연라인(150)의 설계시 유의해야 할 점은 초기 지연 시간을 확보해야 한다는 점이다. 여기서, 초기 지연 시간은 지연고정루프의 동작 초기에 전압제어 지연라인(150)이 가지고 있어야 하는 지연시간을 말하며, 전압제어 지연 라인(150)이 초기 지연 시간을 가져야 하는 이유에 대한 설명은 도 4를 통해 하도록 한다.

도 4는 도 1의 위상검출부(110)의 동작 특성을 설명하기 위한 그래프이다.

도 4의 가로 축은 정 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이를 나타낸 것이고, 세로 축은 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)의 펄스 폭을 나타낸 것이다. 예컨대, 정 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이가 많이 날수록 업 검출신호(DET_UP)의 펄스 폭이 길어져서 전압제어 지연라인(150)의 지연시간을 줄여준다. 그래서, 정 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이를 줄여준다.

점선으로 표시된 영역은 데드존(deadzone)으로 위상검출부(110)가 동작하지 못하는 영역이다. 데드존은 정 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이가 -π, 0, π 근처에서 발생한다. 만약, 지연고정루프의 초기 동작시 정 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이가 데드존에 빠져있다면 위상검출부(110)가 동작하지 않게 된다. 때문에, 설계자는 전압제어 지연라인(150)의 초기 지연 시간을 알맞게 설정하여 정 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이가 데드존에 빠지지 않도록 설계하여야 한다.

도 5a와 도 5b는 초기 지연 시간을 설명하기 위한 타이밍도이다.

도 5a는 전압제어 지연라인(150)이 원하는 초기 지연 시간(INT_N)을 정상적으로 확보한 경우이다.

이 경우 초기 지연 시간(INT_N)이 충분히 확보되었기 때문에, 피드백클 럭(CLK_FED)의 라이징 에지와 정 외부클럭(CLK_EXT)의 라이징 에지의 위상 차이가 데드존에 빠지지 않게 된다. 이후, 지연고정루프는 정상적인 동작을 통해 피드백클럭(CLK_FED)의 라이징 에지와 정 외부클럭(CLK_EXT)의 라이징 에지가 같아지도록 한다.

도 5b는 전압제어 지연라인(150)이 초기 지연 시간(INT_A)을 비정상적으로 확보한 경우이다.

이 경우 초기 지연 시간(INT_A)이 충분히 확보되지 않아 피드백클럭(CLK_FED)의 라이징 에지와 정 외부클럭(CLK_EXT)의 라이징 에지의 위상 차이가 π정도 차이가 나게 된다. 이러한 위상 차이는 데드존에 빠질 수 있으며, 위상검출부(110)가 오동작을 하거나 아예 동작을 하지 않게 된다. 이것을 지연고정루프의 초기 고정 오류(initial lock fail)라고 한다.

한편, 전압제어 지연라인(150)의 제1 내지 제4 지연 셀(210, 230, 250, 270)은 도 3과 같은 다수의 트랜지스터로 구성되어 있다. 때문에, 공정, 전압, 온도에 따라 PVT 스큐가 발생할 수 있다. 이는 전압제어 지연라인(150)의 초기 지연 시간이 설계자가 의도한 시간보다 길어지거나 짧아질 수 있음을 의미한다.

이하, 설명의 편의를 위해 PVT 특성을 TYPICAL, FAST, SLOW로 구분하기로 한다.

TYPICAL은 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 표준(typical)인 경우를 의미하고, FAST는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 PVT 특성에 의해 표준보다 빠른(fast) 경우를 의미하며, SLOW는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 PVT 특성에 의해 표준보다 느린(slow) 경우를 의미한다.

만약, 전압제어 지연라인(150)이 PVT 특성이 TYPICAL인 경우에서 설계자가 의도한 초기 지연 시간을 제공한다면, PVT 특성이 FAST인 경우 초기 지연 시간은 의도한 시간보다 짧아지게 되고, PVT 특성이 SLOW인 경우 초기 지연 시간은 의도한 시간보다 길어지게 된다.

다시 말하면, PVT 특성이 FAST인 경우 도 5b와 같이 초기 지연 시간을 충분히 확보하지 못하게 되어 피드백클럭(CLK_FED)과 정 외부클럭(CLK_EXT)의 위상 차이가 데드존에 빠지게 되고, 결국, 지연고정루프의 초기 고정 오류가 발생될 수 있다. 반대로 PVT 특성이 SLOW인 경우 초기 지연 시간이 너무 길어져서 역시 데드존에 빠지게 되고, 지연 고정루프의 초기 고정 오류가 발생될 수 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 공정, 전압, 온도의 영향에 무관하게 초기 지연 시간을 확보할 수 있는 지연고정루프를 제공하는데 그 목적이 있다.

또한, PVT 특성에 대응하는 초기 지연 시간을 설정하여 안정적으로 동작할 수 있는 지연고정루프의 구동 방법을 제공하는데 다른 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 외부클럭과 피드백클럭의 위상 차이를 검출하기 위한 위상검출수단; 상기 위상검출수단의 출력신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압생성수단; 상기 제어전압에 응답하여 상기 외부클럭에 대하여 서로 다른 지연시간이 반영된 다수의 출력신호를 생성하기 위한 전압제어지연라인; 스큐 정보 신호에 응답하여 상기 다수의 출력신호 중 어느 하나를 내부클럭으로써 출력하기 위한 내부클럭 다중화수단; 및 상기 내부클럭에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백클럭으로써 출력하기 위한 지연복제모델수단을 구비하는 지연 고정 루프가 제공된다.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 외부클럭과 피드백클럭의 위상 차이를 검출하기 위한 단계; 검출 결과에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 단계; 상기 제어전압에 응답하여 상기 외부클럭에 대하여 서로 다른 지연시간이 반영된 다수의 출력신호를 생성하기 위한 단계; 스큐 정보 신호에 응답하여 상기 다수의 출력신호 중 어느 하나를 내부클럭으로써 출력하기 위한 내부클럭 다중화 단계; 및 상기 내부클럭에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백클럭으로써 출력하기 위한 단계를 포함하는 지연 고정 루프의 구동 방법이 제공된다.

본 발명은 PVT 특성을 검출하여 그 특성에 따라 초기 지연 시간을 다르게 설정함으로써, 초기 지연 시간이 의도된 지연 시간과 다른 경우에 야기될 수 있는 지연고정루프의 초기 고정 오류를 방지할 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 6은 본 발명에 따른 지연고정루프를 설명하기 위한 블록도이다.

도 6을 참조하면, 지연고정루프는 위상검출부(610)와, 제어전압 생성부(630)와, 전압제어 지연라인(650)과, 내부클럭 다중화부(670), 및 지연 복제 모델부(690)를 구비할 수 있다.

위상검출부(610)는 외부클럭(CLK_EXT)과 피드백클럭(CLK_FDB)의 위상 차이를 검출하여 업 검출신호(DET_UP) 또는 다운 검출신호(DET_DN)를 출력한다. 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)는 외부클럭(CLK_EXT)과 피드백클럭(CLK_FDB)의 위상 차이에 대응하는 펄스 폭을 가지는 펄스신호이다.

제어전압 생성부(630)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 대응하는 전압레벨을 가지는 전압제어신호(V_CTR)를 출력한다. 전압제어신호(V_CTR)의 전압레벨은 업 검출신호(DET_UP)에 응답하여 높아지고, 다운 검출신호(DET_DN)에 응답하여 낮아지게 된다.

전압제어 지연라인(650)은 전압제어신호(V_CTR)에 응답하여 외부클럭(CLK_EXT)에 대하여 서로 다른 지연시간이 반영된 제1 및 제2 출력신호(OUT1, OUT2)를 생성한다. 전압제어 지연라인(650)은 전압제어신호(V_CTR)의 전압레벨에 대응하는 지연시간을 외부클럭(CLK_EXT)에 반영하여 제1 출력신호(OUT1)를 생성하기 위한 제1 지연부(652)와, 전압제어신호(V_CTR)의 전압레벨에 대응하는 지연시간 을 제1 출력신호(OUT1)에 반영하여 제2 출력신호(OUT2)를 생성하기 위한 제2 지연부(654)를 구비할 수 있다.

여기서, 제1 및 제2 지연부(652, 654)는 각각 전압제어신호(V_CTR)의 전압레벨이 높은 경우 입력되는 신호에 반영하는 지연시간이 짧아지고, 전압제어신호(V_CTR)의 전압레벨이 낮은 경우 입력되는 신호에 반영하는 지연시간이 길어진다.

내부클럭 다중화부(670)는 스큐 정보 신호(INF_SQ)에 응답하여 제1 및 제2 출력신호(OUT1, OUT2) 중 어느 하나를 내부클럭(CLK_INN)으로써 출력할 수 있다. 여기서, 스큐 정보 신호(INF_SQ)는 PVT 특성 정보를 가지고 있는 신호이다. 그래서, 내부클럭 다중화부(670)는 스큐 정보 신호(INF_SQ)에 따라 외부클럭(CLK_EXT)을 지연시킨 제1 출력신호(OUT1)을 출력하거나, 제1 출력신호(OUT1)를 지연시킨 제2 출력신호(OUT2)를 출력할 수 있다.

지연복제모델부(690)는 내부클럭(CLK_INN)에 실제 클럭/데이터 경로의 지연시간을 반영하여 피드백클럭(CLK_FDB)을 출력한다.

설명의 편의를 위해 PVT 특성을 TYPICAL, FAST, SLOW로 구분하기로 한다.

이에 대해 다시 설명하면, TYPICAL은 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 표준(typical)인 경우를 의미하고, FAST는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 PVT 특성에 의해 표준보다 빠른(fast) 경우를 의미하며, SLOW는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 PVT 특성에 의해 표준보다 느린(slow) 경우를 의미한다.

종래 기술의 문제점은 전압제어 지연라인의 초기 지연 시간이 PVT 특성에 따라 설계자의 의도와 달라져서 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이가 데드존에 빠지는 것이다. 본 발명은 이와 같은 문제점을 해결하기 위하여 전압제어 지연라인(650)을 제1 지연부(652)와 제2 지연부(654)로 나누고 스큐 정보 신호(INF_SQ)에 따라 제1 출력신호(OUT1) 또는 제2 출력신호(OUT2)를 내부클럭(CLK_INN)으로 출력함으로써 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이가 데드존에 빠지는 문제점을 해결할 수 있다.

첫 번째로 PVT 특성이 FAST인 경우 적은 초기 지연 시간 확보로 인해 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이가 너무 적어 데드존에 빠지는 문제점을 살펴보기로 한다.

만약, 제1 지연부(652)가 PVT 특성이 TYPICAL인 경우에서 설계자가 의도한 초기 지연 시간을 제공한다고 가정한다. 이 경우 PVT 특성이 FAST인 경우 FAST정보를 가지고 있는 스큐 정보 신호(INF_SQ)에 의해 제1 지연부(652)와 제2 지연부(654)를 거친 제2 출력신호(OUT2)를 내부클럭(CLK_INN)으로 사용하게 된다. 때문에, 위상검출부(610)는 외부클럭(CLK_EXT)과 제2 지연부(654)에 의해 좀 더 지연시간이 반영된 피드백클럭(CLK_FED)을 비교하게 된다. 즉, 외부클럭(CLK_EXT)과 좀 더 지연된 피드백클럭(CLK_FED)의 위상 차이는 설계자가 의도한 초기 지연시간을 만족할 수 있으며, 이는 곧 데드존에 빠지지 않음을 의미한다.

두 번째로 PVT 특성이 SLOW인 경우 너무 많은 초기 지연 시간 확보로 인해 외부클럭(CLK_EXT)과 피드백클럭(CLK_FED)의 위상 차이가 너무 많아 데드존에 빠지 는 문제점을 살펴보기로 한다.

만약, 제1 지연부(652)와 제2 지연부(654)의 총 지연시간이 TYPICAL인 경우 SLOW정보를 가지고 있는 스큐 정보 신호(INF_SQ)에 의해 제1 지연부(652)의 제1 출력신호(OUT1)를 내부클럭(CLK_INN)으로 사용하게 된다. 때문에, 위상검출부(610)는 외부클럭(CLK_EXT)과 제2 지연부(654)에 의한 지연시간을 반영하지 않은 피드백클럭(CLK_FED)을 비교하게 된다. 즉, 외부클럭(CLK_EXT)과 덜 지연된 피드백클럭(CLK_FED)의 위상 차이는 설계자가 의도한 초기 지연시간을 만족할 수 있으며, 이 또한 데드존에 빠지지 않음을 의미한다.

도 7은 도 6의 지연고정루프의 일부구성을 설명하기 위한 도면이다.

도 7에는 전압제어 지연라인(650)의 제1 지연부(652)와, 제2 지연부(654), 및 내부클럭 다중화부(670)가 도시되어 있다. 마찬가지로, 설명의 편의를 위해 외부클럭(CLK_EXT)과 동일한 위상을 가지는 정 외부클럭은 외부클럭(CLK_EXT) 동일한 도면 부호인 'CLK_EXT'를 사용하기로 한다. 여기서, 부 외부클럭(/CLK_EXT)은 정 외부클럭(CLK_EXT)과 위상이 반대인 클럭신호이다. 또한, 정/부 외부클럭(CLK_EXT, /CLK_EXT)에 대응하여 제1 출력신호(OUT1)도 'OUT1, /OUT1'을 사용하기로 하고 제2 출력신호(OUT2)도 'OUT2, /OUT2'를 사용하기로 하며, 내부클럭(CLK_INN)도 라이징 내부클럭(RCLK_INN)과 폴링 내부클럭(FCLK_INN)으로 사용하기로 한다.

도 7을 참조하면, 제1 지연부(652)는 제1 내지 제3 지연 셀(652A, 652B, 652C)을 구비할 수 있다. 제1 내지 제3 지연 셀(652A, 652B, 652C) 각각은 전압제어신호(V_CTR)의 전압레벨에 대응하는 지연시간을 입력되는 신호에 반영하게 된다. 전압제어신호(V_CTR)의 전압레벨이 높아지면 그 지연 시간이 작아지고, 전압제어신호(V_CTR)의 전압레벨이 낮아지면 그 지연 시간이 커진다. 그래서, 정/부 외부클럭(CLK_EXT, /CLK_EXT)은 제1 내지 제3 지연 셀(652A, 652B, 652C)에서 반영되는 지연시간 이후 제1 출력신호(OUT1, /OUT1)로 출력된다.

제2 지연부(654)는 제4 지연 셀(654A)을 구비할 수 있다. 제4 지연 셀(654A)은 전압제어신호(V_CTR)의 전압레벨에 대응하는 지연시간을 제1 출력신호(OUT1, /OUT1)에 반영하게 된다. 전압제어신호(V_CTR)의 전압레벨이 높아지면 제1 출력신호(OUT1, /OUT1)를 더 지연시키고, 전압제어신호(V_CTR)의 전압레벨이 낮아지면 제1 출력신호(OUT1, /OUT1)를 덜 지연시킨다. 그래서, 제1 출력신호(OUT1, /OUT1)는 제4 지연셀(654A)에서 반영되는 지연시간 이후 제2 출력신호(OUT2, /OUT2)로 출력된다. 여기서, 제2 지연부(654)는 하나의 지연 셀을 구비하였지만, 본 발명에 따르면 제2 지연부(654)는 설계자가 의도한 초기 지연 시간이 너무 적은 경우에 이를 보상해 주기 위한 것으로, 그 이상의 지연 셀을 구비하는 것도 가능하다.

제1 내지 제4 지연 셀(652A, 652B, 652C , 654A)의 기술적 구현은 종래기술과 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.

내부클럭 다중화부(670)는 스큐 정보 신호(INF_SQ)에 응답하여 제1 출력신호(OUT1, /OUT1) 또는 제2 출력신호(OUT2, /OUT2)를 내부클럭(RCLK_INN, FCLK_INN)으로써 전달하기 위한 것으로, 제1 전달부(672)와 제2 전달부(674)를 구비할 수 있다.

제1 전달부(672)는 스큐 정보 신호(INF_SQ)에 응답하여 제1 출력신호(OUT1, /OUT1)를 내부클럭(RCLK_INN, FCLK_INN)으로써 전달하고, 제2 전달부(674)는 스큐 정보 신호(INF_SQ)에 응답하여 제2 출력신호(OUT2, /OUT2)를 내부클럭(RCLK_INN, FCLK_INN)으로써 전달한다.

여기서, 제1 및 제2 전달부(672, 674)는 스큐 정보 신호(INF_SQ)에 응답하여 각각 입력되는 신호를 해당하는 내부클럭(RCLK_INN, FCLK_INN)으로 전달하는 동작을 하거나 전달하지 않는 동작을 하기 위한 것으로 일반적인 트렌스퍼 게이트나 여러 논리 게이트의 조합으로 구성될 수 있다.

한편, 본 발명에 따르면 스큐 정보 신호(INF_SQ)를 생성하기 위한 스큐정보신호 생성부(도면에 미도시)를 더 구비할 수 있으며, 이에 대한 설명은 도 8을 통해 하도록 한다.

도 8은 스큐정보신호 생성부를 설명하기 위한 블록도이다.

도 8을 참조하면, 스큐정보신호 생성부는 지연부(810)와, 펄스신호 생성부(830)와, 클럭 샘플링부(850)와, 클럭 카운팅부(870), 및 스규 정보 신호 출력부(890)를 구비할 수 있다.

지연부(810)는 제1 입력신호(IN1)를 지연시켜 제2 입력신호(IN2)를 출력하기 위한 것으로, 적어도 하나 이상의 지연소자(도면에 미도시)를 구비할 수 있다. 지연소자로는 예컨데, 인버터 또는 커패시터를 사용하거나, 인버터와 커패시터를 조합하여 사용할 수 있다. 지연부(810)에 구비되는 지연소자는 PVT 특성에 따라 지연시간이 변화한다. PVT 특성이 FAST인 경우 지연부(810)에서 제공하는 지연시간은 TYPICAL인 경우보다 줄어들게 되고, PVT 특성이 SLOW인 경우 지연부(810)에서 제공하는 지연시간은 TYPICAL인 경우보다 늘어나게 된다. 즉, 제2 입력신호(IN2)는 PVT 특성에 따라 제1 입력신호(IN1)에 대해서 지연시간이 변하게 된다.

펄스신호 생성부(830)는 제1 입력신호(IN1)와 제2 입력신호(IN2)에 의해 정의된 구간 동안 활성화(enable)되는 펄스신호(PLS)를 생성하기 위한 것으로 도 9에는 도 8의 펄스신호 생성부(830)가 도시되어 있다.

도 9를 참조하면, 펄스신호 생성부(830)는 제1 입력신호(IN1)와 제2 입력신호(IN2)를 입력받아 펄스신호(PLS)를 출력하는 배타적 논리 합 게이트(XOR)를 구비할 수 있다. 그래서, 펄스신호(PLS)는 제1 입력신호(IN1)와 제2 입력신호(IN2)에 의해 정의된 구간의 펄스 폭을 가지게 된다. 즉, 펄스신호(PLS)는 제1 입력신호(IN1)에 응답하여 셋(set)되고, 제2 입력신호(IN2)에 응답하여 리셋(reset)된다.

다시 도 8을 참조하면, 클럭 샘플링부(850)는 펄스신호(PLS)에 응답하여 기준클럭(CLK_REF)을 샘플링(sampling)하여 샘플링클럭(CLK_SAM)을 생성하기 위한 것으로 도 10에는 도 3의 클럭 샘플링부(850)가 도시되어 있다.

도 10을 참조하면, 클럭 샘플링부(850)는 펄스신호(PLS)와 기준클럭(CLK_REF)을 입력받아 샘플링클럭(CLK_SAM)을 출력하는 논리 곱 게이트(AND)를 구비할 수 있다. 그래서, 클럭 샘플링부(850)에서 출력되는 샘플링클럭(CLK_SAM)은 펄스신호(PLS)의 정의된 구간만 토글링하는 신호이다.

여기서, 기준클럭(CLK_REF)을 생성하는 기준클럭 생성회로(도면에 미도시)를 더 구비할 수 있다. 기준클럭 생성회로는 안정된 주파수를 가지는 클럭신호를 생성 하기 위함으로, 크리스탈 오실레이터등으로 구현될 수 있다.

여기까지의 동작을 간략하게 다시 말하면, 스큐 정보 신호 생성부는 제1 입력신호(IN1)와 이를 지연시킨 제2 입력신호(IN2)에 의해 정의된 구간 동안 활성화되는 펄스신호(PLS)를 생성하고, 펄스신호(PLS)의 활성화구간 동안 기준클럭(CLK_REF)을 샘플링한다.

도 11은 스큐 정보 신호 생성부의 일부 동작을 설명하기 위한 타이밍도이다.

도 11에는 제1 입력신호(IN1)와 제2 입력신호(IN2)와, 펄스신호(PLS)와, 기준클럭(CLK_REF), 및 샘플링클럭(CLK_SAM)이 도시되어있다.

다시 도 8과 도 11을 참조하면, 지연부(810)는 제1 입력신호(IN1)를 'B'만큼 지연시켜 제2 입력신호(IN2)를 출력한다. 펄스신호(PLS)는 제1 입력신호(IN1)와 제2 입력신호(IN2)에 의해 정의된 구간 동안 활성화된다. 즉, 펄스신호(PLS)는 제1 입력신호(IN1)가 논리'로우'에서 논리'하이'로 천이하는 시점에 응답하여 논리'하이'로 셋되고, 제2 입력신호(IN2)가 논리'로우'에서 논리'하이'로 천이하는 시점에 응답하여 논리'로우'로 리셋된다. 클럭 샘플링부(850)는 펄스신호(PLS)의 활성화 구간에서 기준클럭(CLK_REF)을 샘플링한 샘플링클럭(CLK_SAM)을 생성한다.

여기서, 샘플링클럭(CLK_SAM)의 클럭 개수는 PVT 특성에 따라 달라지게 된다. 설명의 편의를 위해 'B' 구간이 TYPICAL인 경우라고 가정한다.

'B'구간은 펄스신호(PLS)의 펄스 폭을 결정하고, 그 펄스 폭안에 포함되는 기준클럭(CLK_REF)이 샘플링클럭(CLK_SAM)의 클럭 개수가 된다. PVT 특성이 SLOW인 경우, TYPICAL인 경우보다 동작 속도가 느리기 때문에 지연시간이 길어져서 'B'구 간은 늘어나게 된다. 이에 따라 펄스신호(PLS)의 펄스 폭도 늘어나게 되어 샘플링클럭(CLK_SAM)의 클럭 개수는 늘어나게 된다. PVT 특성이 FAST인 경우, TYPICAL인 경우보다 동작 속도가 빠르기 때문에 지연시간이 짧아져 'B'구간은 줄어들게 된다. 이에 따라 펄스신호(PLS)의 펄스 폭도 줄어들게 되어 샘플링클럭(CLK_SAM)의 클럭 개수는 줄어들게 된다. 본 발명에 따르면 샘플링클럭(CLK_SAM)의 클럭 개수를 통해 PVT 특성을 검출할 수 있다.

다시 도 8을 참조하면, 클럭 카운팅부(870)는 샘플링클럭(CLK_SAM)을 카운팅하기 위한 것으로, 일반적인 비트 카운터(bit counter)를 구비할 수 있다. 여기서, 비트 카운터에 대한 회로 구성 및 동작은 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 다만, 이 비트 카운터는 샘플링클럭(CLK_SAM)의 클럭 개수에 대응하는 N(N은 자연수)-비트의 카운트신호(CONT)를 출력하기만 하면 된다. 즉, 샘플링클럭(CLK_SAM)의 클럭 개수가 8개 라고 가정하면, 8개를 카운팅할 수 있는 비트 카운터를 사용하는 것이 바람직하다.

스큐 정보 신호 출력부(890)는 카운트신호(CONT)에 응답하여 이에 대응하는 스큐 정보 신호(INF_SQ)를 생성한다. 스큐 정보 신호(INF_SQ)가 표현할 수 있는 최대 개수는 카운트신호(CONT)가 표현할 수 있는 최대 경우의 수만큼 될 수 있다. 예컨대, 3-비트의 카운트신호(CONT)는 최대 8가지의 스큐 정보 신호로 검출될 수 있다.

만약, PVT 특성이 TYPICAL인 경우 샘플링클럭(CLK_SAM)의 클럭 개수가 6개라고 가정하기로 한다.

PVT 특성이 FAST인 경우 샘플링클럭(CLK_SAM)의 클럭 개수는 6개 보다 작아지게 되고 그에 대응하는 카운트신호(CONT)에 응답하여, PVT 특성이 FAST라는 정보를 가지고 있는 스큐 정보 신호(INF_SQ)를 얻을 수 있다.

그리고, PVT 특성이 SLOW인 경우 샘플링클럭(CLK_SAM)의 클럭 개수는 6개 보다 많아지게 되고 그에 대응하는 카운트신호(CONT)에 응답하여, PVT 특성이 SLOW라는 정보를 가지고 있는 스큐 정보 신호(INF_SQ)를 얻을 수 있다.

전술한 바와 같이, 지연고정루프는 스큐 정보 신호(INF_SQ)를 이용하여 전압제어 지연라인(650)의 초기 지연 시간을 PVT 특성에 따라 조절가능하기 때문에 초기 지연 시간을 안정적으로 확보하여 지연고정루프의 초기 고정 오류를 방지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 제2 출력신호(OUT2)가 제1 지연부(652)와 제2 지연부(654)의 지연시간을 반영한 경우를 일례로 들어 설명하였으나, 제1 및 제2 지연부(652, 654)가 각각 외부클럭(CLK_EXT)을 입력받아 서로 다른 지연시간이 반영된 제1 및 제2 출력신호(OUT1, OUT2)를 출력할 수 있는 경우에도 적용될 수 있다.

상술한 본 발명은 공정, 전압, 온도의 영향에 무관하게 초기 지연 시간을 확보함으로써, 초기 고정 오류를 방지할 수 있는 효과를 얻을 수 있다.

또한, 초기 지연 시간의 확보로 인해 지연고정루프의 안정적인 락킹 동작을 보장해주어 신뢰성 있는 내부클럭을 생성할 수 있는 효과를 얻을 수 있다.

Claims

외부클럭과 피드백클럭의 위상 차이를 검출하기 위한 위상검출수단;

상기 위상검출수단의 출력신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압생성수단;

상기 제어전압에 응답하여 상기 외부클럭에 대하여 서로 다른 지연시간이 반영된 다수의 출력신호를 생성하기 위한 전압제어지연라인;

스큐 정보 신호에 응답하여 상기 다수의 출력신호 중 어느 하나를 내부클럭으로써 출력하기 위한 내부클럭 다중화수단; 및

상기 내부클럭에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백클럭으로써 출력하기 위한 지연복제모델수단

을 구비하는 지연 고정 루프.
제1항에 있어서,

상기 다수의 출력신호는 상기 외부클럭을 지연시킨 제1 출력신호와, 상기 제1 출력신호를 지연시킨 제2 출력신호를 구비하는 것을 특징으로 하는 지연 고정 루프.
제2항에 있어서,

상기 전압제어지연라인은,

상기 제어전압의 전압레벨에 대응하는 지연시간을 상기 외부클럭에 반영하여 상기 제1 출력신호를 생성하기 위한 제1 지연부와,

상기 제어전압의 전압레벨에 대응하는 지연시간을 상기 제1 출력신호에 반영하여 상기 제2 출력신호를 생성하기 위한 제2 지연부를 구비하는 것을 특징으로 하는 지연 고정 루프.
제3항에 있어서,

상기 제1 지연부는 적어도 하나 이상의 지연 셀을 구비하는 것을 특징으로 하는 지연 고정 루프.
제3항에 있어서,

상기 제2 지연부는 적어도 하나 이상의 지연 셀을 구비하는 것을 특징으로 하는 지연 고정 루프.
제4항 또는 제5항에 있어서,

상기 외부클럭은 정 외부클럭과 부 외부클럭을 구비하는 것을 특징으로 하는 지연 고정루프.
제6항에 있어서,

상기 지연 셀은,

외부전원전압단과 제1 출력노드 사이에 연결된 제1 대칭노드;

상기 외부전원전압단과 제2 출력노드 사이에 연결된 제2 대칭노드;

상기 제1 출력노드와 제1 노드 사이에 연결되고 상기 정 외부클럭을 입력받는 제1 입력부;

상기 제2 출력노드와 상기 제1 노드 사이에 연결되고 상기 부 외부클럭을 입력받는 제2 입력부; 및

상기 제1 노드와 접지전압단 사이에 연결되고 바이어스 전압에 대응하는 전류를 싱킹하기 위한 싱킹부를 구비하는 것을 특징으로 하는 지연 고정 루프.
제3항에 있어서,

상기 내부클럭 다중화수단은,

상기 스큐 정보 신호에 응답하여 상기 제1 출력신호를 상기 내부클럭으로써 전달하기 위한 제1 전달부와,

상기 스큐 정보 신호에 응답하여 상기 제2 출력신호를 상기 내부클럭으로써 전달하기 위한 제2 전달부를 구비하는 것을 특징으로 하는 지연 고정 루프.
제1항에 있어서,

상기 스큐 정보 신호를 생성하기 위한 스큐 정보 신호 생성수단을 더 구비하는 것을 특징으로 하는 지연 고정 루프.
제9항에 있어서,

상기 스큐 정보 신호 생성수단은,

제1 입력신호를 지연시켜 제2 입력신호를 출력하기 위한 지연부;

상기 제1 및 제2 입력신호에 의해 정의된 구간 동안 활성화되는 펄스신호를 생성하기 위한 펄스신호 생성부;

상기 펄스신호에 응답하여 기준클럭을 샘플링하기 위한 클럭 샘플링부;

상기 클럭 샘플링부에서 생성된 샘플링클럭을 카운팅하기 위한 클럭 카운팅부; 및

상기 클럭 카운팅부의 출력신호에 응답하여 상기 스큐 정보 신호를 출력하기 위한 스큐 정보 신호 출력부를 구비하는 것을 특징으로 하는 지연 고정 루프.
제10항에 있어서,

상기 펄스신호는 상기 제1 입력신호에 응답하여 셋(set)되고, 상기 제2 입력신호에 응답하여 리셋(reset)되는 것을 특징으로 하는 지연 고정 루프.
제10항에 있어서,

상기 펄스신호 생성부는 상기 제1 및 제2 입력신호를 입력받아 상기 펄스신호를 출력하는 배타적 논리 합 게이트를 구비하는 것을 특징으로 하는 지연 고정 루프.
제10항에 있어서,

상기 샘플링클럭은 상기 정의된 구간 동안 토글링하는 것을 특징으로 하는 지연 고정 루프.
제10항에 있어서,

상기 클럭 샘플링부는 상기 펄스신호와 상기 기준클럭을 입력받아 상기 샘플링클럭을 출력하는 논리 곱 게이트를 구비하는 것을 특징으로 하는 지연 고정 루 프.
제10항에 있어서,

상기 클럭 카운팅부는 상기 샘플링클럭의 클럭 개수에 대응하는 N(N은 자연수)-비트의 코드신호를 출력하는 것을 특징으로 하는 지연 고정 루프.
제15항에 있어서,

상기 스큐 정보 신호 출력부는 상기 N-비트 코드신호에 대응하는 개수의 상기 스큐 정보 신호를 출력하는 것을 특징으로 하는 지연 고정 루프.
제10항에 있어서,

상기 스큐 정보 신호는 공정, 전압, 온도에 따른 PVT 특성에 대응되는 것을 특징으로 하는 지연 고정 루프.
제10항에 있어서,

상기 지연부는,

적어도 하나 이상의 지연소자를 구비하는 것을 특징으로 하는 지연 고정 루프.
제10항에 있어서,

상기 기준클럭을 생성하기 위한 기준클럭 생성부를 더 구비하는 것을 특징으로 하는 지연 고정 루프.
제19항에 있어서,

상기 기준클럭생성부는 크리스탈 오실레이터를 구비하는 것을 특징으로 하는 지연 고정 루프.
외부클럭과 피드백클럭의 위상 차이를 검출하기 위한 단계;

검출 결과에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 단계;

상기 제어전압에 응답하여 상기 외부클럭에 대하여 서로 다른 지연시간이 반영된 다수의 출력신호를 생성하기 위한 단계;

스큐 정보 신호에 응답하여 상기 다수의 출력신호 중 어느 하나를 내부클럭으로써 출력하기 위한 내부클럭 다중화 단계; 및

상기 내부클럭에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백클럭으로써 출력하기 위한 단계

를 포함하는 지연 고정 루프의 구동 방법.
제21항에 있어서,

상기 다수의 출력신호는 상기 외부클럭을 지연시킨 제1 출력신호와, 상기 제1 출력신호를 지연시킨 제2 출력신호를 구비하는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제22항에 있어서,

상기 내부클럭 다중화 단계는,

상기 스큐 정보 신호에 응답하여 상기 제1 출력신호를 상기 내부클럭으로써 전달하기 위한 단계와,

상기 스큐 정보 신호에 응답하여 상기 제2 출력신호를 상기 내부클럭으로써 전달하기 위한 단계를 포함하는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제21항에 있어서,

상기 스큐 정보 신호를 생성하기 위한 스큐 정보 신호 생성 단계를 더 포함하는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제24항에 있어서,

상기 스큐 정보 신호 생성 단계는,

제1 입력신호를 지연시켜 제2 입력신호를 출력하는 단계;

상기 제1 및 제2 입력신호에 의해 정의된 구간 동안 활성화되는 펄스신호를 생성하는 단계;

상기 펄스신호에 응답하여 기준클럭을 샘플링하는 샘플링 단계;

샘플링된 상기 기준클럭을 카운팅하는 카운팅 단계; 및

카운팅 값에 대응하여 스큐 정보 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제25항에 있어서,

상기 펄스신호는 상기 제1 입력신호에 응답하여 셋(set)되고, 상기 제2 입력신호에 응답하여 리셋(reset)되는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제25항에 있어서,

상기 샘플링 단계에서 생성된 샘플링클럭은 상기 정의된 구간 동안 토글링하는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제27항에 있어서,

상기 카운팅 단계에서,

상기 샘플링클럭의 클럭 개수에 대응하는 N(N은 자연수)-비트의 코드신호를 출력하는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제28항에 있어서,

상기 스큐 정보 신호를 생성하는 단계에서,

상기 N-비트의 코드신호에 대응하는 개수의 상기 스큐 정보 신호를 생성하는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제25항에 있어서,

상기 스큐 정보 신호는 공정, 전압, 또는 온도에 따른 PVT 특성에 대응되는 것을 특징으로 하는 지연 고정 루프의 구동 방법.
제25항에 있어서,

상기 기준클럭을 생성하는 단계를 더 포함하는 것을 특징으로 하는 지연 고정 루프의 구동 방법.