JP4276092B2

JP4276092B2 - 集積回路装置

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Publication number: JP4276092B2
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Inventors: 李宗洙
Original assignee: Samsung Electronics Co Ltd
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Priority date: 2003-01-10
Filing date: 2004-01-13
Publication date: 2009-06-10
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Description

本発明は、集積回路装置、遅延同期ループ集積回路、クロック遅延回路、遅延同期ループ集積回路を動作させる方法に関する。

集積回路装置では、内部動作のタイミングを同期させるために内部クロック発生器が利用されることが多い。多様な応用分野において、内部クロック発生器は、集積回路装置の外部から受信するクロック信号（すなわち、外部クロック信号）に内部クロック信号を同期させる遅延同期ループ（ＤＬＬ：ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐｓ）（または、位相同期ループ）を利用する。

図１に、従来のＤＬＬ集積回路１０が示されている。このＤＬＬ集積回路１０は、同期式ＤＲＡＭ（ＳＤＲＡＭ）装置のようなメモリ装置だけでなく、同期動作を要求する種々の集積回路装置において利用されうる。図１のＤＬＬ集積回路１０は、位相検出器１４、ＤＬＬ制御ブロック１６、ＤＬＬアナログブロック１８、及び補償遅延器１２を備える。位相検出器１４は、外部クロック信号などの主クロック信号ＣＬＫと、フィードバッククロック信号ＦＣＬＫとに応答する。位相検出器１４は、主クロック信号ＣＬＫとフィードバッククロック信号ＦＣＬＫとの間のポジティブまたはネガティブ位相差の検出に応答してアップ／ダウン制御信号ＵＰ／ＤＮを発生する。アップ／ダウン制御信号ＵＰ／ＤＮは、マルチビットデジタル信号であることもあり、またはアナログ信号であることもある。ＤＬＬ制御ブロック１６は、アップ／ダウン制御信号ＵＰ／ＤＮと駆動クロック信号ＤＣＬＫとに応答する。駆動クロック信号ＤＣＬＫは、主クロック信号ＣＬＫと同じ周期を有するクロック信号であり、ＤＬＬ集積回路１０と関連したオンチップ回路（図示せず）を利用して主クロック信号ＣＬＫから生成されうる。

ＤＬＬ制御ブロック１６は、駆動クロック信号ＤＣＬＫとアップ／ダウン制御信号ＵＰ／ＤＮとに応答してマルチビットデジタル制御信号ＣＯＮを発生する。制御信号ＣＯＮは、駆動クロック信号ＤＣＬＫに同期され、ポジティブ（ネガティブ）アップ／ダウン制御信号ＵＰ／ＤＮに応答して増加し、ネガティブ（ポジティブ）アップ／ダウン制御信号ＵＰ／ＤＮに応答して減少する２進値を有する。制御信号ＣＯＮは、駆動クロック信号ＤＣＬＫに同期されるため、駆動クロック信号ＤＣＬＫの周波数が変更されれば制御信号ＣＯＮが新しい値に更新される。

ＤＬＬアナログブロック１８は、可変の長さを有する従来の遅延ラインを含む。可変の長さは、制御信号ＣＯＮの値によってセットされる。遅延ラインは、固定の長さを有することもあり、この場合には、制御信号ＣＯＮは遅延ライン内のそれぞれの遅延器の遅延時間を調整する。この遅延ラインは、遅延ラインの入力で受信される主クロック信号ＣＬＫに応答して内部クロック信号ＩＣＬＫを発生するように構成される。固定長の遅延ラインを含みうる補償遅延器１２は、ＤＬＬ集積回路１０のフィードバック経路に提供される。補償遅延器１２は、内部クロック信号ＩＣＬＫに応答してフィードバッククロック信号ＦＣＬＫを発生する。したがって、内部クロック信号ＩＣＬＫの位相変化は、フィードバッククロック信号ＦＣＬＫの位相に同様の変化として反映される。補償遅延器１２は、ＤＬＬ集積回路に含まれないこともある。

フィードバッククロック信号ＦＣＬＫまたは主クロック信号ＣＬＫが雑音または他の瞬間的な外乱の結果として過度な位相ジッタに直面すれば、このような過度な位相ジッタは、アップ／ダウン制御信号ＵＰ／ＤＮ値の深刻な変化または制御信号ＣＯＮ値の深刻な変化として現れうる。これら制御信号値の大きい変化は、内部クロック信号ＩＣＬＫの位相に深刻に影響を及ぼすことがあり、また同期式構成要素の動作と関連したタイミングマージンを減少させることによって集積回路装置内でタイミングエラーを誘発しうる。

クロック信号に過度な位相ジッタを誘発しうる種々の要素がある。例えば、図２は、集積回路メモリ装置内でアクティブ命令（ＡＣＴＩＶＥ）、読み出し命令（ＲＥＡＤ）及び／又は書き込み命令（ＷＲＩＴＥ）が突発的な電源電圧変動（すなわち、電源電圧雑音）を誘発することを示している。このような電源電圧変動は、図１に示された補償遅延器１２及び／又はＤＬＬアナログブロック１８によって提供される有効な遅延を変化させうる。この遅延の変化は、主クロック信号ＣＬＫ（すなわち、外部クロック信号）とフィードバッククロック信号ＦＣＬＫとの間に大きな一時的な位相差を招きうる。

図３は、過度な位相ジッタが発生しうる他の例を表す。特に、図３は、同期クロック信号ＣＬＫを発生するメモリコントローラ２２及びクロック信号ＣＬＫを受信して内部動作を受信クロック信号ＣＬＫに同期させるメモリ装置２４を含むシステムボード２０を示している。高周波数で動作する時、メモリコントローラ２２が発生するクロック信号ＣＬＫは、メモリコントローラ２２の出力ピンからメモリ装置２４の入力ピンまで通過する際の突発ジッタに敏感である。したがって、この突発ジッタに応答して、図１に示された位相検出器１４は、アップ／ダウン制御信号ＵＰ／ＤＮ値に対して過度に大きい変化を生じさせうる。

ＤＬＬ及びＰＬＬ集積回路における位相ジッタエラーを扱うために様々な試みがあった。例えば、Ｓｔｏｃｋｍａｎらに付与された米国特許（特許文献１）は、ＰＬＬ集積回路の動作を改善する位相ジッタ除去器を開示している。Ｌｉｍに付与された米国特許（特許文献２）は、高速動作を支援するために一対のフィードバッククロック信号を発生するＤＬＬ集積回路を開示している。

高性能ＤＬＬ及びＰＬＬ集積回路装置を開発するための前記試みにも拘わらず、位相ジッタに影響されにくい改善されたＤＬＬ及びＰＬＬ集積回路に対する要求が依然としてある。
米国特許６,１３３,７８３号公報米国特許６,４３４,０８３号公報

本発明が解決しようとする課題は、クロック信号または他の周期的な制御信号と関連した過度な位相ジッタが前記クロック信号または前記周期的な制御信号によって制御される回路の動作に不利な影響を及ぼすことを防止することである。

前記課題を達成するために本発明は、少なくとも一つの遅延要素及び第１クロック信号ＣＬＫに応答して前記少なくとも一つの遅延要素の遅延を周期的に調整する制御回路を備える集積回路装置を提供する。前記第１クロック信号は、例えば、前記集積回路装置によって受信される外部クロック信号のようなクロック信号でありうる。前記制御回路は、前記第１クロック信号での過度なジッタ（所定量を越えたジッタ）の検出に応答して前記遅延要素の遅延の少なくとも一周期の調整を遮断する。言い換えれば、前記制御回路は、前記第１クロック信号で過度なジッタが検出される場合には、前記遅延要素の遅延の少なくとも一周期の調整を遮断する。

前記少なくとも一つの遅延要素と前記制御回路とは、例えばＤＬＬを構成しうる。前記ＤＬＬは、例えば、前記第１クロック信号ＣＬＫと内部クロック信号ＩＣＬＫから生成されるフィードバッククロック信号ＦＣＬＫとの間で過度な位相差の検出に応答して前記内部クロック信号ＩＣＬＫの位相に対して少なくとも一周期の調整を遮断する。

前記周期調整は、例えば、駆動クロック信号ＤＣＬＫのリーディングエッジに応答してトリガされる前記内部クロック信号ＩＣＬＫの位相に対して少なくとも一周期の調整を停止させることによって遮断されうる。前記駆動クロック信号ＤＣＬＫは、前記第１クロック信号ＣＬＫと同じ周期を有し、前記第１クロック信号ＣＬＫから生成されうる。前記制御回路は、前記過度な位相差のない場合には前記遅延要素の遅延が前記駆動クロック信号の周波数と同じ周波数で調整されるように構成されうる。

本発明の他の構成例によれば、前記少なくとも一つの遅延素子及び前記制御回路は所定パーセントのクロック（例えば、２０％のクロック）を遅延させるクロック遅延回路を構成しうる。前記クロック遅延回路は、例えば、マスター遅延ラインとスレーブ遅延ラインとを使用して構成されうる。前記スレーブ遅延ラインは、例えば、主クロック信号の所定パーセントに想到する量だけ時間が遅延される周期信号を受信する。または、前記スレーブ遅延ラインは、前記主クロック信号を受信し、前記最初クロック信号に対して所定パーセントのクロック遅延を提供するように構成されうる。

本発明のさらに他の構成例では、ＤＬＬは、入力クロック信号と内部クロック信号から生成されるフィードバッククロック信号との間における過度な位相差の検出に応答して前記内部クロック信号の位相に対して少なくとも一周期の調整を遮断する。また、持続的に維持される過度位相のために応答して、前記ＤＬＬは前記入力クロック信号と前記フィードバッククロック信号との間の位相差が許容可能なレベルに戻る時まで前記内部クロック信号の位相に対する周期調整を再び始める。

本発明のさらに他の構成例では、ＤＬＬは、入力クロック信号に応答して出力クロック信号を発生するように構成される。前記ＤＬＬは、前記入力クロック信号の位相と前記出力クロック信号から生成されるフィードバッククロック信号の位相とを比較する位相検出器を備える。また、前記ＤＬＬは、第１時間可変制御信号（例えば、マルチビット制御信号）及び前記入力クロック信号に応答して前記出力クロック信号を発生する可変遅延要素（例えば、可変遅延ライン）を備える。また前記ＤＬＬは、制御回路を備える。前記制御回路は、前記入力クロック信号と前記フィードバッククロック信号とに応答して、前記入力クロック信号と前記フィードバッククロック信号との間における過度な位相差の検出に応答して前記可変遅延要素によって提供される遅延の少なくとも一周期の更新を遮断するアクティブ停止信号を発生する手段として動作する。

本発明によれば、例えば、位相ジッタ免疫性を向上させる遮断回路を備えることによって位相ジッタに対して鈍感にすることができる。したがって、本発明によれば、クロック信号または他の周期的な制御信号と関連した過度な位相ジッタが前記クロック信号または前記周期的な制御信号によって制御される回路の動作に不利な影響を及ぼすことを防止することができる。

以下、添付図面を参照して本発明を詳細に説明する。

図４において、３組のロッキング状態及び信号エッジの図面が示されている。これら図面は、主クロック信号ＣＬＫの一連の連続的な３サイクル間におけるＤＬＬ集積回路の動作を示している。主クロック信号ＣＬＫは、例えば、ＤＬＬ集積回路が受信する外部クロック信号である。図４の左側に正常ロッキング状態の条件が示されている。この正常ロッキング状態で、フィードバッククロック信号ＦＣＬＫと主クロック信号ＣＬＫとの間の位相差が△ｄとして示される。△ｄは、許容可能な位相差範囲△内である。フィードバッククロック信号ＦＣＬＫと主クロック信号ＣＬＫとの間の位相差が許容可能な位相差範囲△内にあるか否かの決定は、主クロック信号ＣＬＫ、遅延された主クロック信号ＣＬＫＤ、フィードバッククロック信号ＦＣＬＫ、及び遅延されたフィードバッククロック信号ＦＣＬＫＤのリーディングエッジを評価することによってなされうる。図４の左側にある信号エッジ図面によって示されたように、主クロック信号ＣＬＫと遅延された主クロック信号ＣＬＫＤとは、１／２△だけ位相がずれており、フィードバッククロック信号ＦＣＬＫと遅延されたフィードバッククロック信号ＦＣＬＫＤとについても、１／２△だけ位相がずれている。

図４の中央に、所望しない“アンロック”状態が示されている。過度な位相ジッタ（所定量を越えたジッタ）から引き起こされるこのような所望しない状態では、フィードバッククロック信号ＦＣＬＫと主クロック信号ＣＬＫとの間の位相差が許容可能な位相差範囲△から外れる。しかし、図４の右側に示されたように、このような過度な位相ジッタが短い期間の一時的な現象であれば、ＤＬＬ集積回路は、次のクロックサイクルで正常ロッキング状態を回復する。このような正常ロッキング状態の即時の回復は、フィードバッククロック信号ＦＣＬＫの位相を調節することによってＤＬＬ集積回路の動作特性を変更させることなくなされうる。言い換えれば、図４の中央にロッキング状態及び信号エッジ図面に示された過度なクロックジッタは、ジッタが十分に短い期間の一時的な現象であれば、ＤＬＬ集積回路によって無視されうる。

図４に示された短期間のクロックジッタを無視できるＤＬＬ集積回路の構成例が図５Ａ、図５Ｂに示されている。特に、図５Ａは、主クロック信号ＣＬＫに応答して内部クロック信号ＩＣＬＫを発生するＤＬＬ集積回路５０を示している。この主クロック信号ＣＬＫは、例えば、ＤＬＬ集積回路５０を含む集積回路チップが受信する外部クロック信号である。ＤＬＬ集積回路５０は、位相検出器５１、内部クロック発生回路５３、及び突発ジッタ検出及び遮断回路５５を備える。図５Ａに示す構成例では、内部クロック信号ＩＣＬＫに固定遅延を与えるために補償遅延器５７が設けられている。図５Ｂに示す構成例では、補償遅延器５７が設けられていない。

位相検出器５１は、主クロック信号ＣＬＫ及びフィードバッククロック信号ＦＣＬＫに応答する。位相検出器５１は、主クロック信号ＣＬＫとフィードバッククロック信号ＦＣＬＫとの間のポジティブまたはネガティブ位相差の検出に応答してアップ／ダウン制御信号ＵＰ／ＤＮを発生する。アップ／ダウン制御信号ＵＰ／ＤＮは、マルチビットデジタル信号またはアナログ信号でありうる。内部クロック発生回路５３は、ＤＬＬアナログブロック５３３及びＤＬＬ制御ブロック５３１を含む。位相検出器５１、突発ジッタ検出及び遮断回路５５、並びに、ＤＬＬ制御ブロック５３１は、ＤＬＬ集積回路５０の各構成要素の動作を行わせるＤＬＬ制御回路５４を形成する。

ＤＬＬ制御ブロック５３１は、内部システムクロック信号ＩＳＣＬＫ及びアップ／ダウン制御信号ＵＰ／ＤＮに応答してマルチビットデジタル制御信号ＣＯＮを発生する。制御信号ＣＯＮ値の変化は、内部システムクロック信号ＩＳＣＬＫに同期される。制御信号ＣＯＮ値は、ポジティブ（ネガティブ）アップ／ダウン制御信号ＵＰ／ＤＮに応答して増加し、ネガティブ（ポジティブ）アップ／ダウン制御信号ＵＰ／ＤＮに応答して減少する。内部システムクロック信号ＩＳＣＬＫは、ＡＮＤ演算を行うゲート５３２を利用して、周期的な駆動クロック信号ＤＣＬＫをアクティブローの停止信号ＨＡＬＴＢと論理的に組み合わせることによって発生する。

したがって、停止信号ＨＡＬＴＢが論理１レベルに非活性化される時は、内部システムクロック信号ＩＳＣＬＫは駆動クロック信号ＤＣＬＫと同一である。しかし、停止信号ＨＡＬＴＢが論理０レベルに活性化される時は、駆動クロック信号ＤＣＬＫは遮断され、内部システムクロック信号ＩＳＣＬＫは論理０レベルにロックされる。ＤＬＬアナログブロック５３３は、制御信号ＣＯＮ値によってセットされる可変長を有するか、または固定長を有する従来の遅延ラインを含む。遅延ラインが固定長を有する場合には、制御信号ＣＯＮは、遅延ライン内のそれぞれの遅延要素によって提供され遅延値をセットさせる。このＤＬＬアナログブロック５３３は、主クロック信号ＣＬＫに応答して内部クロック信号ＩＣＬＫを発生する。

突発ジッタ検出及び遮断回路５５は、フィードバッククロック信号ＦＣＬＫと主クロック信号ＣＬＫとの間で過度な位相差が検出される度に停止信号ＨＡＬＴＢをローレベルに活性化させる。この過度な位相差は、フィードバッククロック信号ＦＣＬＫに短期間の位相過度現象を生じさせるオンチップ電源電圧雑音によって齎されたり、主クロック信号ＣＬＫの位相変化によって齎されたりしうる。突発ジッタ検出及び遮断回路５５は、位相ウィンドー検出回路５５１及び突発ジッタ判断回路５５３を含む。位相ウィンドー検出回路５５１は、図７によってさらに説明され、突発ジッタ判断回路５５３は、図８によってさらに説明される。

図７を参照すれば、位相ウィンドー検出回路５５１は、Ｄフリップフロップ７３〜７６、２つの遅延要素７１,７２、２つのＸＯＲゲート７７,７８、及びＮＯＲゲート７９を含む。遅延要素７１,７２は、１／２△に想到する遅延を提供するように構成される。△は、フィードバッククロック信号ＦＣＬＫと主クロック信号ＣＬＫとの間の許容可能な位相差である。すなわち、△は、ＦＣＬＫのリーディングエッジがＣＬＫの対応するリーディングエッジを遅れることができる最大時間を表す。フリップフロップ７３は、フィードバッククロック信号ＦＣＬＫを受信し、フリップフロップ７４は遅延要素７１が発生する遅延されたフィードバッククロック信号ＦＣＬＫＤを受信する。フリップフロップ７３,７４は、主クロック信号ＣＬＫに応答するクロック入力を有する。フリップフロップ７５は、主クロック信号ＣＬＫを受信し、フリップフロップ７６は遅延要素７２が発生する遅延された最初クロック信号ＣＬＫＤを受信する。フリップフロップ７５,７６は、フィードバッククロック信号ＦＣＬＫＤに応答するクロック入力を有する。

フリップフロップ７３〜７６の出力Ａ,Ｂ,Ｃ,Ｄは、ＸＯＲゲート７７,７８の入力に提供される。ＸＯＲゲート７７の出力は、入力Ａ,Ｂが相異なる値を有する時に論理１レベルにセットされ、ＸＯＲゲート７８の出力は入力Ｃ,Ｄが相異なる値を有する時論理１レベルにセットされる。ＮＯＲゲート７９は、ＸＯＲゲート７７,７８の２つの出力が全て論理０レベルになる時、アクティブハイのウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮを発生する。したがって、ウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮの値は、次の数式で表現されうる。

したがって、位相ウィンドー検出回路５５１の構成に基づいて、ウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮは、フィードバッククロック信号ＦＣＬＫと主クロック信号ＣＬＫとが過度な量だけ互いに位相がずれる度にハイレバルにセットされる。この過度な位相差は、図４の中央に示されたロッキング状態及び信号エッジダイヤグラムによって表現されうる。
図５Ａ、図５Ｂ及び図８において、突発ジッタ判断回路５５３は、ウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮに応答して停止信号ＨＡＬＴＢを発生する。突発ジッタ判断回路５５３は、一対のフリップフロップ８１,８２及び一対のＮＡＮＤゲート８６,８７を含む。また、分離回路がフリップフロップ８１,８２間に提供される。この分離回路は、インバータ８５、伝送ゲート８３、及びＰＭＯＳプルアップトランジスタ８４を含む。これらは、各々制御信号ＣＮＴに応答する。ある構成例では、ＤＬＬ集積回路５０がＳＤＲＡＭ装置に内蔵される場合には、制御信号ＣＮＴが従来のＭＲＳ信号（命令）から生成されることもあり、またはヒューズ情報信号から生成されることもある。制御信号ＣＮＴが論理１レベルにセットされる時、伝送ゲート８３はターンオンされ、ＰＭＯＳプルアップトランジスタ８４はディセーブルされる。したがって、第２フリップフロップ８２のデータ入力は、第１フリップフロップ８１のデータ出力に電気的に連結される。しかし、制御信号ＣＮＴが論理０レベルにセットされる時、伝送ゲート８３はターンオフされ、ＰＭＯＳプルアップトランジスタ８４は活性化される。このような条件下で、第２フリップフロップ８２のデータ入力は、ハイレバルに固定され、第１フリップフロップ８１の出力の変化によって影響を受けない。２つのフリップフロップ８１,８２は、駆動クロック信号ＤＣＬＫに応答するクロック入力端を有する。また、フリップフロップ８１,８２は、アクティブハイリセット信号ＲＥＳＥＴを受信する。

図８の突発ジッタ判断回路５５３は、比較的短期間の間だけアクティブされるウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮについてはＦＣＬＫの位相とＣＬＫの位相との間の短期間の一時的な過度現象であると見なされて無視されるように構成される。一方、比較的長期間にわたってアクティブにされるウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮは、ＤＬＬアナログブロック５３３によって提供される遅延における変化を要求するものとして見なされる。前記遅延における変化は、ＤＬＬ集積回路５０によって新しい遅延ロッキングを得られるように内部クロック信号ＩＣＬＫとフィードバッククロック信号ＦＣＬＫの位相を調節する。

表１及び表２を参照すれば、制御信号ＣＮＴの値は、過度位相ジッタが無視される間には周期区間をセットする。表１は、制御信号ＣＮＴが論理１レベルにセットされた時における図８の信号の状態を表す。“ＲＥｎ”（ｎは、正の整数）は、駆動クロック信号ＤＣＬＫの上昇エッジを表す。“＋”は、駆動クロック信号ＤＣＬＫのリーディングエッジ（すなわち、上昇エッジ）直後の時点を表し、“−”は、駆動クロック信号ＤＣＬＫのリーディングエッジ直前の時点を表す。

表１は、アクティブなウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮが存在する時におけるＤＬＬアナログブロック５３３の状態を表す。制御信号ＣＮＴが論理１レベルにセットされた時におけるＤＬＬアナログブロック５３３の状態変化は、駆動クロック信号ＤＣＬＫの連続的な２つのサイクル間にわたって遮断される（表１では、”ＵＰＤＡＴＥＢＬＯＣＫＥＤ”と標記されている）。しかし、ウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮが比較的長期間にわたってアクティブにされた場合には、図８の突発ジッタ判断回路５５３は、フィードバッククロック信号ＦＣＬＫと主クロック信号ＣＬＫとの間の過度な位相差を無視することができる短期間の一時的な過度現象とは見なさない。このような場合には、ＤＬＬアナログブロック５３３によって提供される遅延が、２つの遮断サイクルの後に、ウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮが論理１レベルにアクティブにされても更新される。

一方、表２に示されたように、制御信号ＣＮＴが論理０レベルにセットされた場合には、ＤＬＬアナログブロック５３３の状態に対する更新は駆動クロック信号ＤＣＬＫの一サイクルの間だけ遮断される。このような方式で、制御信号ＣＮＴを論理０レベルにセットすることによって、ＤＬＬ集積回路５０がフィードバッククロック信号ＦＣＬＫと主クロック信号ＣＬＫとの間の位相差を訂正し易くなる。過度ジッタがさらに頻繁に現れる雑音環境では、制御信号ＣＮＴを論理１レベルにセットすることによってＤＬＬ集積回路５０が内部クロック信号とフィードバッククロック信号の位相に対して不要に訂正することが防止される。

表２に示された結果が図６のタイミング図によって説明される。図６は、クロック信号ＣＬＫとフィードバッククロック信号ＦＣＬＫとの間に過度なジッタが発生したことを表している。過度なジッタに応答して、停止信号ＨＡＬＴＢがアクティブレベルであるローレベルに遷移し、内部システムクロック信号ＩＳＣＬＫの周期的な特性がインターラプトされる（ＩＳＣＬＫ＝ＨＡＬＴＢ×ＤＣＬＫ）。ＩＳＣＬＫのインターラプトに応答して、制御信号ＣＯＮ値の変化に応答して発生する位相更新が一時的に遮断される。なお、図１のＤＬＬ集積回路１０では位相更新が遮断されない。
図５ＡのＤＬＬ集積回路５０は、周期的な信号に所定パーセントのクロック遅延を発生させようとする構成に適用されうる。図５Ｂは、内部クロック発生回路５３'とスレーブ遅延ライン５９とを含むＤＬＬ集積回路５０’を表す。内部クロック発生回路５３'は、マスター遅延ライン５３３’とＤＬＬ制御ブロック５３１'とを含む。遅延させようとする所定パーセントが２０％である場合には、マスター遅延ライン５３３’内の遅延要素の数に対するスレーブ遅延ライン５９内の遅延要素の数の比率が０.２である。スレーブ遅延ライン５９は、周期的な入力信号ＩＮに対して０.２Ｔだけ遅延した出力信号ＯＵＴを発生する。ここで、Ｔは、主クロック信号ＣＬＫの周期を表す。入力信号ＩＮは、例えば、主クロック信号ＣＬＫとすることができる。

ＤＬＬ制御ブロック５３１'は、ウィンドー信号ＯＵＴ−ＯＦ−ＷＩＮがハイレバルにアクティブされる時、マスター及びスレーブ制御信号ＣＯＮ１,ＣＯＮ２に対して少なくとも一周期の更新を停止させるように動作する。ここで、マスター遅延ライン５３３’及びスレーブ遅延ライン５９は、固定長を有し、制御信号ＣＯＮ１,ＣＯＮ２は固定長遅延ライン内の遅延要素の遅延をセットさせる。ＤＬＬ集積回路５０'の動作は、図５ＡのＤＬＬ集積回路５０と類似である。位相検出器５１、突発ジッタ検出及び遮断回路５５及びＤＬＬ制御ブロック５３１’は、ＤＬＬ集積回路５０'の構成要素の動作を行わせるＤＬＬ制御ブロック５４’を形成する。

本発明のさらに他の適用例では、過度位相ジッタを検出し、過度位相ジッタが検出されたときに所定時間だけ内部の電圧制御発進器（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ：ＶＣＯ）を停止させる制御回路を含む位相同期ループ（ＰＬＬ）を備えうる。ＰＬＬに関する追加情報は、Ｊ.Ｒａｂａｅｙによって執筆された“ＤｉｇｉｔａｌＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ：ＡＤｅｓｉｇｎＰｅｒｓｐｅｃｔｉｖｅ”という名称の文献（Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ,Ｉｎｃ.,（１９９６）,ｐｐ.５４０−５４３）のセクション９.５.２に記載されている。

以上、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的から使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形式の採用が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。

本発明は、クロック発生回路を備える集積回路装置に利用されうる。

従来技術によるＤＬＬ集積回路装置のブロック図である。メモリ命令（すなわち、アクティブ、読み出し及び書き込み）が突発的な電源電圧雑音を誘発することを表すタイミング図である。クロック信号と関連した突発ジッタを発生するメモリシステムのタイミング図及びブロック図である。ＤＬＬ集積回路の正常的なロッキング状態が主クロック信号ＣＬＫとフィードバッククロック信号ＦＣＬＫとの間に過度な位相ジッタの出現によって一時的にインターラプトを受けることを示す、一連のクロックサイクルと関連したロッキング状態及び信号エッジを示す図である。本発明の一適用例に係るＤＬＬ集積回路を示す図である。本発明の他の適用例に係るＤＬＬ集積回路を示す図である。過度な位相ジッタに対する図１のＤＬＬ集積回路の動作と図５ＡのＤＬＬ集積回路の動作との比較を示すタイミング図である。本発明の一構成例としての位相ウィンドー検出回路の回路図である。本発明の一構成例としての突発ジッタ判断回路の回路図である。

符号の説明

５０ＤＬＬ集積回路
５１位相検出器
５３内部クロック発生回路
５４ＤＬＬ制御回路
５５突発ジッタ及び遮断回路
５７補償遅延器
５３１ＤＬＬ制御ブロック
５３２ＮＡＮＤ動作を行うゲート
５３３ＤＬＬアナログブロック
５５１位相ウィンドー検出回路
５５３突発ジッタ判断回路
ＦＣＬＫフィードバッククロック信号
ＩＣＬＫ内部クロック信号
ＯＵＴ-ＯＦ-ＷＩＮウィンドー信号
ＨＡＬＴＢ停止信号
ＣＯＮ制御信号
ＩＳＣＬＫ内部システムクロック信号
ＤＣＬＫ駆動クロック信号
ＣＬＫ最初クロック信号
ＵＰ/ＤＮアップ/ダウン制御信号

Claims

遅延同期ループを有する集積回路装置であって、
前記遅延同期ループは、
第１クロック信号を遅延させる遅延要素と、
前記遅延要素による遅延を通して生成されるフィードバッククロック信号と前記第１クロック信号との位相差に応じて前記遅延要素の遅延を周期的に調整するとともに、前記第１クロック信号の過度なジッタの検出に応答して前記遅延要素の遅延の当該調整を少なくとも一周期の間だけ遮断する制御回路とを備え、
前記制御回路は、
前記フィードバッククロック信号と前記第１クロック信号とに応答してアップ／ダウン制御信号を発生する位相検出器と、
前記フィードバッククロック信号と前記第１クロック信号との間の過度な位相差の検出に応答してアクティブウィンドー信号を発生する位相ウィンドー検出回路と、
前記アクティブウィンドー信号に応答してアクティブ停止信号を発生する突発ジッタ判断回路と、
を備えることを特徴とする集積回路装置。
前記突発ジッタ判断回路は、
前記位相ウィンドー検出回路の出力に電気的に連結される入力を有する第１フリップフロップと、
第２フリップフロップと、
前記第１フリップフロップの出力と前記第２フリップフロップの入力との間に電気的に連結される分離回路と、
を備えることを特徴とする請求項１に記載の集積回路装置。
前記分離回路は、ＭＲＳ命令信号及びヒューズ情報信号の何れか一つの制御信号に応答することを特徴とする請求項２に記載の集積回路装置。
前記分離回路は、前記遅延要素の遅延が調整されない間に前記制御信号の値が遮断周期の長さをセットするように構成されることを特徴とする請求項３に記載の集積回路装置。
主クロック信号に応答して出力クロック信号を発生する遅延同期ループを備え、前記遅延同期ループは、
前記主クロック信号の位相と前記出力クロック信号から生成されたフィードバッククロック信号の位相とを比較する位相検出器と、
第１時間可変制御信号及び前記主クロック信号に応答して前記出力クロック信号を発生する可変遅延要素と、
前記主クロック信号と前記フィードバッククロック信号とに応答して動作するように構成され、前記主クロック信号と前記フィードバッククロック信号との間における過度な位相差の検出に応答して前記可変遅延要素によって提供される遅延の更新を少なくとも一周期だけ遮断するアクティブ停止信号を発生する手段と、
を備えることを特徴とする集積回路装置。
入力で第１クロック信号を受信するマスター遅延ラインと、
スレーブ遅延ラインと、
前記マスター遅延ライン及び前記スレーブ遅延ラインに電気的に連結され、前記第１クロック信号における過度でないジッタの検出に応答して前記マスター及びスレーブ遅延ラインに対して周期的な遅延調整を行い、前記第１クロック信号における過度なジッタの検出に応答して前記マスター及びスレーブ遅延ラインに対する周期的な遅延調整を一時的に停止させる制御回路と、を備え、
前記制御回路は、
前記マスター遅延ラインによって得られるフィードバッククロック信号と前記第１クロック信号とに応答してアップ／ダウン制御信号を発生する位相検出器と、
前記フィードバッククロック信号と前記第１クロック信号との間での過度な位相差の検出に応答してアクティブウィンドー信号を発生する位相ウィンドー検出回路と、
前記アクティブウィンドー信号に応答してアクティブ停止信号を発生する突発ジッタ判断回路と、
を備えることを特徴とするクロック遅延回路。
前記突発ジッタ判断回路は、
前記位相ウィンドー検出回路の出力に電気的に連結される入力を有する第１フリップフロップと、
第２フリップフロップと、
前記第１フリップフロップの出力と前記第２フリップフロップの入力との間に電気的に連結される分離回路と、
を備えることを特徴とする請求項６に記載のクロック遅延回路。
前記分離回路は、ＭＲＳ命令信号及びヒューズ情報信号の何れか一つの制御信号に応答することを特徴とするクロック請求項７に記載のクロック遅延回路。
遅延同期ループ集積回路を動作させる方法において、
主クロック信号における過度な位相ジッタの検出に応答して、前記主クロック信号を受信する遅延ラインによって提供される遅延の周期的な更新を遮断する段階を備え、
前記主クロック信号に過度な位相ジッタが存在する場合に、前記遅延ラインによって提供される前記遅延の周期的な更新を再び始める段階をさらに備えることを特徴とする方法。
前記遮断する段階では、前記過度な位相ジッタが検出された場合にアクティブの停止信号を発生させ、該停止信号の発生に応答して前記更新を遮断し、前記周期的な更新を再び始める段階は、前記過度な位相ジッタが検出されないことによって前記停止信号が非活性化された時に行われることを特徴とする請求項９に記載の方法。
遅延同期ループ集積回路を動作させる方法において、
主クロック信号における過度な位相ジッタの検出に応答して、前記主クロック信号を受信する遅延ラインによって提供される遅延の周期的な更新を遮断する段階を備え、
前記遅延の周期的な更新は、前記主クロック信号の周期と同じ周期を有する駆動クロック信号と同期され、
前記主クロック信号に過度な位相ジッタが存在する場合に、前記遅延ラインによって提供される前記遅延の周期的な更新を再び始める段階をさらに備えることを特徴とする方法。
前記遮断する段階では、前記過度な位相ジッタが検出された場合にアクティブの停止信号を発生させ、該停止信号の発生に応答して前記更新を遮断し、前記周期的な更新を再び始める段階は、前記過度な位相ジッタが検出されないことによって前記停止信号が非活性化された時に行われることを特徴とする請求項１１に記載の方法。
遅延同期ループ集積回路を動作させる方法において、
主クロック信号における過度な位相ジッタの検出に応答して、前記主クロック信号を受信する遅延ラインによって提供される遅延の周期的な更新を遮断する段階を備え、
前記主クロック信号と前記遅延ラインによって得られるフィードバッククロック信号との間での過度な位相差の検出に応答してアクティブウィンドー信号を発生する段階と、
前記アクティブウィンドー信号に応答して、前記主クロック信号から生成される駆動クロック信号と同期されるアクティブ停止信号とを発生する段階と、
をさらに備えることを特徴とする方法。
前記主クロック信号に過度な位相ジッタが存在する場合に、前記遅延ラインによって提供される前記遅延の周期的な更新を再び始める段階をさらに備えることを特徴とする請求項１３に記載の方法。
前記遮断する段階では、前記過度な位相ジッタが検出された場合にアクティブの停止信号を発生させ、該停止信号の発生に応答して前記更新を遮断し、前記周期的な更新を再び始める段階は、前記アクティブウィンドー信号がアクティブ状態を維持する間に非活性停止信号の発生に応答して行われることを特徴とする請求項１４に記載の方法。