CN1519934A - 阻塞电路的增强相位抖动抗扰度的延迟锁定环路及其方法 - Google Patents

Abstract

一种DLL集成电路，包含至少一个延迟元件和控制电路，该至少一个延迟元件与内部时钟信号的产生相关联，该控制电路被构造成响应于第一时钟信号(CLK)对所述至少一个延迟元件的延迟进行周期性的调整。该控制电路还被构造成响应于检测CLK的过度抖动而阻塞对该至少一个延迟元件的延迟所进行的至少一个周期性的调整。该DLL可以被构造成响应于检测第一时钟信号(CLK)和根据内部时钟信号(ICLK)而产生的反馈时钟信号(FCLK)之间的过度相位差，而阻塞对内部时钟信号(ICLK)的相位所进行的至少一个周期性的调整。

Description

阻塞电路的增强相位抖动抗扰度的延迟锁定环路及其方法

技术领域

本发明涉及一种集成电路器件，更具体地说，涉及一种具有时钟发生电路的集成电路器件。

背景技术

集成电路器件经常使用内部时钟发生器，以便对器件之内的内部操作的定时进行同步。在很多应用中，内部时钟发生器利用延迟锁定环路(或者锁相环)，该延迟锁定环路进行操作以使内部时钟信号同步到从器件外部接收的时钟信号(即外部时钟信号)。图1示出传统的延迟锁定环路(DLL)集成电路10。在很多需要同步操作的器件之内都可以利用这种DLL集成电路10，其包含存储器件，例如，同步动态随机存取存储(SDRAM)器件。

图1所示的DLL集成电路10包含鉴相器14、DLL控制块16、DLL模拟块18和延迟补偿单元12。如图所示，鉴相器14响应于主时钟信号CLK和反馈时钟信号FCLK，主时钟信号(CLK)可以是外部时钟信号。鉴相器14被构造成可以响应于检测主时钟信号CLK和反馈时钟信号FCLK之间的正或负相位差而产生上/下控制信号(UP/DN)。上/下控制信号UP/DN可以是所示的多比特数字信号或模拟信号。DLL控制块16被描述为响应于上/下控制信号UP/DN和驱动时钟信号(DCLK)，驱动时钟信号DCLK可以具有与主时钟信号CLK相同的周期，并且甚至可以使用与DLL集成电路10相关联的片上电路(未示出)从主时钟信号产生出来。DLL控制块16被说明为响应于驱动时钟信号DCLK和上/下控制信号UP/DN，来产生多比特数字控制信号(CON)。正如本领域的技术人员可以理解的，控制信号CON可以被与驱动时钟信号DCLK同步，并且可以具有二进制值，该值响应于正(负)上/下控制信号UP/DN而增加并且响应于负(正)上/下控制信号UP/DN而减少。因为控制信号CON被与驱动时钟信号DCLK同步，驱动时钟信号DCLK的频率一般设置在以新值更新控制信号CON的频率上。

DLL模拟块18可以包括具有可变长度的传统的延迟线，该长度可以通过控制信号CON的值来设置。或者，延迟线可以具有固定长度以及控制信号CON可以进行操作以调整串中每一个延迟元件的延迟。延迟线被构造成响应于主时钟信号CLK而产生内部时钟信号(ICLK)，该主时钟信号CLK是在延迟线的输入端处接收到的。可以包含固定长度延迟线的延迟补偿单元12被放置在DLL集成电路10的反馈路径中。如图所示，延迟补偿单元12响应于内部时钟信号ICLK而产生反馈时钟信号FCLK。因此，内部时钟信号ICLK的相位中的变化可以反映为反馈时钟信号FCLK的相位中的同等的变化。延迟补偿单元12被设置在一些传统DLL集成电路中。

不幸的是，如果由于噪声或其它瞬时干扰而使反馈时钟信号FCLK或主时钟信号CLK经历过度的相位抖动，这种过度的相位抖动可以使其自身表现为上/下控制信号UP/DN的值中的显著变化(significant change)和控制信号CON的值中的显著变化(significant change)。这些控制信号的值中的如此大的变化会显著影响内部时钟信号ICLK的相位，并且会通过减少与同步器件元件的操作相关联的定时预算，而导致集成电路器件内部的定时误差。

引起时钟信号中的过度相位抖动的已知因素有很多。例如，图2示出集成电路存储器件内部的特定激活、读和/或写指令如何引起突变的电源波动(电源噪声)。这种电源波动可以改变由图1所示的延迟补偿单元12和/或DLL模拟块18所提供的有效延迟。这些延迟改变会导致在主时钟信号CLK(例如外部时钟信号)与反馈时钟信号FCLK之间的较大“瞬时”相位差。图3是说明过度相位抖动如何产生的另一个示例。具体地说，图3示出系统板20，该系统板20包含存储器控制器22和存储器件24(例如SDRAM)，其中存储器控制器22产生同步时钟信号CLK，存储器件24接收时钟信号CLK并且使内部操作与所接收的时钟信号CLK同步。如图所示，当以高频进行操作时，存储器控制器22可以产生时钟信号CLK，该时钟信号CLK在从存储器控制器22的输出引脚传送到存储器件24的输入引脚时易受突变抖动的影响。因此，即使突变抖动仅表示对于正常操作条件的持续时间较短的瞬间，响应于该突变抖动，如图1所示的鉴相器14仍然可以产生上/下控制信号UP/DN的值中的过于大的变化，在正常操作条件下主时钟信号CLK和反馈时钟信号FCLK的相位被彼此锁定。

目前，已经在试图解决DLL和PLL集成电路中的相位抖动误差。例如，Stockman等人的美国专利号No.6,133,783描述了相位抖动消除器，该相位抖动消除器改善了PLL集成电路的操作。Lim的美国专利号No.6,434,083描述了DLL集成电路，该DLL集成电路产生一对互补的反馈时钟信号以支持高速操作。专利′783和′083的公开内容以引用方式包含在本文的内容中，作为参考，专利′783和′083被转让给当前的受让人。

尽管已经进行了开发高性能DLL和PLL集成电路器件的上述努力，仍然存在对具有较少受相位抖动影响的改进的延迟锁定环路DLL(和PLL)集成电路的需求。

发明内容

本发明的实施例用于防止与时钟信号或其它周期性的控制信号相关联的过度相位抖动对由时钟信号或其它周期性的控制信号所控制的电路部件的操作产生不利影响。根据本发明的一个实施例，提供一种集成电路器件，该集成电路器件包含至少一个延迟元件和控制电路，该控制电路被构造成响应于第一时钟信号(CLK)对所述至少一个延迟元件的延迟进行周期性的调整。这个第一时钟信号可以是主时钟信号，例如由集成电路器件所接收的外部时钟信号。控制电路还被构造成响应于检测第一时钟信号(CLK)的过度抖动而阻塞对至少一个延迟元件的延迟所进行的至少一个周期性的调整。在本实施例中，至少一个延迟元件和控制电路可以共同定义延迟锁定环路(DLL)。该DLL可以被构造成响应于检测第一时钟信号(CLK)和根据内部时钟信号(ICLK)而产生的反馈时钟信号(FCLK)之间的过度相位差，而阻塞对内部时钟信号(ICLK)的相位所进行的至少一个周期性的调整。具体地说，该周期性的调整可以通过暂停对内部时钟信号(ICLK)的相位所进行的至少一个周期性的调整而被阻塞，所述内部时钟信号(ICLK)响应于驱动时钟信号(DCLK)的前沿而被触发。这个驱动时钟信号(DCLK)可以具有与第一时钟信号(CLK)相同的周期，甚至可以根据第一时钟信号(CLK)而产生。也可以构造控制电路，以便能够在缺少过度相位差的情况下，以与驱动时钟信号(DCLK)的频率相同的频率，来调整至少一个延迟元件的延迟。

根据本发明的另一个实施例，至少一个延迟元件和控制电路可以共同定义时钟率(percent-of-clock)延迟电路(例如20％时钟)，该电路可以利用主延迟线和从属延迟线来构造。在本实施例中，从属延迟线可以被构造成接收周期性的信号，该信号被利用与主时钟信号的某百分比相等的数量来及时进行延迟。或者，从属延迟线可以被构造成接收主时钟信号，并且给主时钟信号提供时钟率延迟(percent-of-clock delay)。

在根据本发明的另一个实施例中，延迟锁定环路(DLL)被构造成响应于检测输入时钟信号和根据内部时钟信号而产生的反馈时钟信号之间的过度相位差，而阻塞对内部时钟信号的相位所进行的至少一个周期性的调整。再者，响应于所维持的过度相位差，DLL被构造成恢复对内部时钟信号的相位进行周期性的调整，直到在输入时钟信号和反馈时钟信号之间的相位差返回到可接受的电平。

在根据本发明的另一个实施例中，延迟锁定环路(DLL)被构造成响应于输入时钟信号而产生输出时钟信号。DLL包含鉴相器，鉴相器被构造成用来将输入时钟信号的相位与根据输出时钟信号而产生的反馈时钟信号的相位进行比较。DLL还包含可变延迟元件(例如，可变延迟线)，该元件被构造成响应于至少一个第一时变控制信号(例如多比特控制信号)和输入时钟信号而产生输出时钟信号。这里，DLL还包含控制电路，该电路响应于输入时钟信号和反馈时钟信号而产生激活暂停信号(active halt signal)，该激活暂停信号响应于检测在输入和反馈时钟信号之间的过度相位差而阻塞对由可变延迟元件所提供的延迟进行的至少一个周期性的更新。

附图说明

图1是根据现有技术的延迟锁定环路(DLL)集成电路器件的方框图。

图2是说明传统的存储指令(例如，激活、读和写)如何触发突变电源噪声的多个时序图。

图3是可能产生与时钟信号相关联的突变抖动的存储器系统的时序图和方框图。

图4示出与时钟周期的序列相关联的锁定状态图和信号边沿图，其中DLL集成电路的正常锁定状态被在主时钟信号(CLK)和反馈时钟信号(FCLK)之间的过度相位抖动的出现而临时中断。

图5A是根据本发明的一个实施例的DLL集成电路。

图5B是根据本发明的另一个实施例的DLL集成电路。

图6是示出对响应于过度相位抖动的、图1所示的DLL集成电路的操作与图5A所示的DLL集成电路的操作进行比较的时序图。

图7是根据本发明的一个实施例的相位窗口检测电路的电原理图。

图8是根据本发明的一个实施例的突变抖动确定电路的电原理图。

具体实施方式

现在将参照附图详细说明本发明，附图中示出本发明的优选实施例。但是，本发明可以利用很多不同的形式来体现，并且不应该被认为限制在本文所阐述的实施例上；提供了这些实施例以便使本发明的公开彻底、完整，这些实施例可以将充分地将本发明的范围传达给本领域的技术人员。相同的标号始终表示相同的要素，并且用相同的参考符号表示信号线及其上的信号。信号可以被同步和/或经历较小布尔运算(minor boolean operation)(例如反转)而不被看作不同的信号。信号名称的后缀B(或前缀符号“/”)也可以表示例如补充数据或信息信号或者激活低电平控制信号。

参照图4，将说明三对锁定状态和信号边沿图。这些图说明在主时钟信号(CLK)的三个连续周期序列期间延迟锁定环路(DLL)集成电路的操作，主时钟信号(CLK)可以是由DLL集成电路所接收的外部时钟信号。在图4的左侧，示出正常锁定状态条件。在这种正常锁定状态下，在反馈时钟信号(FCLK)与主时钟信号CLK之间的相位差被表示为“Δd”，相位差“Δd”正好在可接受的相位差“Δ”之内。正如以下将参照图7进行的更详细的说明，可以通过评价主时钟信号CLK、延迟主时钟信号CLKD、反馈时钟信号FCLK和延迟反馈时钟信号FCLKD的前边沿，来确定主时钟信号CLK与反馈时钟信号FCLK之间的相位差是否在可接受的范围“Δ”之内。还如由图4左侧的信号边沿图所示，主时钟信号CLK和延迟主时钟信号CLKD相位相差等于“Δ”的数量，反馈时钟信号FCLK和延迟反馈时钟信号FCLKD相位也相差等于“Δ”的数量。

在图4的中，示出不希望的“未锁定”状态。在可能由过度相位抖动所导致的这种不希望的状态下，在反馈时钟信号FCLK与主时钟信号CLK之间的相位差超出了可接受的范围“Δ”。但是，如图4的右侧所示，如果这种过度相位抖动表示持续时间较短的瞬间，那么DLL集成电路在下一个时钟周期中恢复正常锁定状态。正如以下将详细说明的，可以在没有通过调整反馈时钟信号FCLK的相位来改变DLL集成电路的操作特性的情况下，有利地实现正常锁定状态的这种立即恢复。换句话说，如果抖动构成持续时间足够短的瞬间，则通过图4的中央位置的锁定状态及信号边沿图所示出的过度时钟抖动可以被DLL集成电路所忽略。

现在将更详细地参照图5A-5B，来说明能够忽略图4所示的短持续时间类型的过度时钟抖动的DLL集成电路。具体地说，图5A示出被构造成响应于主时钟信号(CLK)而产生内部时钟信号(ICLK)的DLL集成电路50。该主时钟信号CLK可以是由包含DLL集成电路50的集成电路芯片所接收的外部时钟信号。DLL集成电路50包含鉴相器51、内部时钟产生电路5 3和突变抖动检测和阻塞电路55。在一些实施例中，也可以提供延迟补偿单元57以便将固定延迟添加到内部时钟信号ICLK中。换句话说，延迟补偿单元57可以不是必要的。

鉴相器51响应于主时钟信号(CLK)和反馈时钟信号(FCLK)。鉴相器51被构造成响应于检测主时钟信号CLK和反馈时钟信号FCLK之间的正的或负的相位差而产生上/下控制信号(UP/DN)。上/下控制信号UP/DN可以是所示的多比特数字信号或模拟信号。所示的内部时钟产生电路53包含DLL模拟块533和DLL控制块531。鉴相器51、突变抖动检测和阻塞电路55以及DLL控制块531共同形成DLL控制电路54，该DLL控制电路54被构造成执行DLL集成电路50的这些单元的操作。

DLL控制块531被示为响应于内部系统时钟信号(ISCLK)和上/下控制信号UP/DN而产生多比特数字控制信号(CON)。控制信号CON的值中的变化与内部系统时钟信号ISCLK同步。控制信号CON的值可以响应于正(负)上/下控制信号UP/DN而增加，或者响应于负(正)上/下控制信号UP/DN而减少。使用执行布尔“与”(AND)运算的门532，通过逻辑地组合周期性的驱动时钟信号DCLK与激活低电平暂停信号HALTB来产生内部系统时钟信号ISCLK。于是，当暂停信号HALTB在逻辑1电平处为未激活的时，那么内部系统时钟信号ISCLK将等于(match)驱动时钟信号DCLK。但是，当暂停信号HALTB在逻辑0电平处为激活的时，驱动时钟信号DCLK将被阻塞，而内部系统时钟信号ISCLK将被保持(锁定)在逻辑0电平上。DLL模拟块533可以包括传统的延迟线，该延迟线具有利用控制信号CON的值来设置的可变长度或固定长度。在延迟线具有可变长度的情况下，控制信号CON可以设置延迟链中每个激活延迟元件所提供的延迟的值。这个DLL模拟块533被构造成响应于主时钟信号CLK而产生内部时钟信号ICLK。

突变抖动检测和阻塞电路55被构造成无论何时检测到在反馈时钟信号FCLK与主时钟信号CLK之间的过度相位差时，产生在激活低电平处的暂停信号HALTB。这个过度相位差可能是由片上电源噪声或主时钟信号CLK的相位中的变化所导致的，其中片上电源噪声会使反馈时钟信号FCLK产生持续时间较短的相位瞬间。突变抖动检测和阻塞电路55包含相位窗口检测电路551和突变抖动确定电路553。以下参照图7详细说明相位窗口检测电路551和参照图8详细说明突变抖动确定电路553。

现在参照图7，所示的相位窗口检测电路551包含四个D类型的触发器73-76、两个延迟元件71-72、两个“异或”(XOR)门77-78和“或非”(NOR)门79。延迟元件71和72被构造成可提供等于Δ的延迟，其中Δ表示在反馈时钟信号FCLK与主时钟信号CLK之间相位差中的可接受的范围(即，Δ表示FCLK前边沿可以滞后CLK的对应的前边沿的最大时间量，反之亦然)。触发器73被构造成接收反馈时钟信号FCLK和触发器74被构造成接收由延迟元件71所产生的延迟反馈时钟信号FCLKD。触发器73和74具有响应于主时钟信号CLK的时钟输入。触发器75被构造成接收主时钟信号CLK和触发器76被构造成接收由延迟元件72所产生的延迟主时钟信号CLKD。触发器75和76具有响应于反馈时钟信号FCLK的时钟输入。

触发器73-76的输出A、B、C和D被提供给“异或”门77和78的输入端。当输入A和B在值上不同时，将“异或”门77的输出设置为逻辑1电平；而当C和D在值上不同时，将“异或”门78的输出设置为逻辑1电平。当“异或”门77和78两者的输出都保持在逻辑0电平时，“或非”门79产生激活高电平窗口外信号(OUT-OF-WIN)。于是，可以利用下列布尔表达式来定义窗口外信号OUT-OF-WIN的值：

OUT-OF-WIN＝NOT((AB)+(CD))

(1)于是，基于相位窗口检测电路551的结构，当反馈时钟信号FCLK和主时钟信号CLK相位相差过大的数量时，窗口外信号OUT-OF-WIN将被设置成激活高电平。这种过量的相位差可以用在图4的中央所示的锁定状态和信号边沿图来表示。

在图5A和图8中，突变抖动确定电路553被说明为响应于窗口外信号OUT-OF-WIN而产生暂停信号HALTB。确定电路553包含一对触发器(FF)81和82和一对两个输入端的“与非”(NAND)门86和87。在触发器81和82之间也提供了隔离电路。该隔离电路被说明为包含反相器(inverter)85、传输门83和PMOS上拉(pull-up)晶体管84。这三个元件中每一个都响应于控制信号CNT。在一些实施例中，在DLL集成电路50被嵌入到SDRAM器件中的情况下，可以根据传统的MRS信号(指令)产生控制信号CNT，或者可以根据熔丝(fuse)信息信号产生控制信号CNT。当控制信号CNT被设置成逻辑1电平时，传输门83被打开，而PMOS上拉晶体管84被禁止(disabled)。因此，第二触发器82的数据输入端电子连接到与第一触发器81的数据输出端。但是，当控制信号CNT被设置成逻辑0电平时，那么传输门83被关闭，而PMOS上拉晶体管84被激活。在这种条件下，第二触发器82的数据输入端保持在高电平上，并且不受第一个触发器81的输出端中的变化的所影响。触发器81和82两者都具有响应于驱动时钟信号DLCK的时钟输入端子。触发器81和82也被构造成接收激活高电平复位信号(RESET)。

构造图8的突变抖动确定电路553，以便将持续时间较短的激活窗口外信号OUT-OF-WIN作为表示时钟信号FCLK和CLK的相位之间持续时间较短的瞬间而被忽略。相反，持续时间相对较长的激活窗口外信号OUT-OF-WIN被作为需要改变由DLL模拟块533所提供的延迟来处理。由DLL模拟块533所提供的延迟中的这种改变，将用于调整内部时钟信号ICLK和反馈时钟信号FCLK的相位，以便通过DLL集成电路50来实现更新的延迟锁定。

正如将参照表1和2所详细说明的，控制信号CNT的值将用于设置在此期间内过度相位抖动将被忽略(即被阻塞以防止影响由DLL模拟块533所提供的延迟)的周期的时长。具体地说，表1示出当控制信号CNT被设置成逻辑1电平时图8中的信号的状态。符号“REn”表示驱动时钟信号DCLK的上升边沿，其中n是正整数。符号“+”表示恰好在驱动时钟信号DCLK的前沿(例如上升沿)之后的时间点，而符号“-”表示恰好在驱动时钟信号DCLK的前沿之前的时间点。

表1还示出当存在激活窗口外信号OUT-OF-WIN时DLL模拟块533(延迟线)的状态。当控制信号CNT被设置成逻辑1电平时，DLL模拟块533的状态中的变化将在驱动时钟信号DCLK的两个连续周期被阻塞(示为UPDATEBLOCKED)。但是，如果在相对较长的持续时间内激活窗口外信号OUT-OF-WIN，那么图8的突变抖动确定电路553就不将反馈时钟信号FCLK和主时钟信号CLK之间的过度相位差作为可被忽略的持续时间较短的瞬间来处理。在这种情况下，即使如果窗口外信号OUT-OF-WIN在逻辑1电平(即OUT-OF-WIN＝HIGH)处是激活的，则在经过两个“阻塞”周期之后，由DLL模拟块533所提供的延迟也将被更新。

 表1

DCLK	RE1+	RE2+	RE3-	RE3+	RE4+	RE5+	RE6-	RE6+
									OUT-OF-WIN	低	低	低-高	高	高	高	高-低	低
RESET	低	低	低	低	低	低	低	低
									FF 81输出	低	低	低	低-高	高	高	高	高-低
FF 82输出	低	低	低	低	低-高	高	高	高
									“与非”门86输出	高	高	高	高	高-低	低	低	低-高
HALTB	高	高	高-低	低	低-高	高	高	高
									延迟线状态	允许更新	允许更新	允许更新	阻塞更新	阻塞更新	允许更新	允许更新	允许更新
CNT	高	高	高	高	高	高	高	高

相反，如表2所示，当控制信号CNT被设置成逻辑0电平时，DLL模拟块533的状态更新将仅在驱动时钟信号DCLK的一个周期内被阻塞。以此方式，将控制信号CNT设置成逻辑0电平就可使DLL集成电路50在校正反馈时钟信号FCLK和主时钟信号CLK之间的相位差时具有更多的鲁棒性。然而，在过度抖动频繁出现的噪声环境下，将控制信号CNT设置成逻辑1电平将禁止DLL集成电路50对内部和反馈时钟信号的相位进行不必要的校正。

表2

DCLK	RE1+	RE2+	RE3-	RE3+	RE4+	RE5+	RE6-	RE6+
									OUT-OF-WIN	低	低	低-高	高	高	高	高-低	低
RESET	低	低	低	低	低	低	低	低
									FF 81输出	低	低	低	低-高	高	高	高	高-低
FF 82输出	高	高	高	高	高	高	高	高
									“与非”门86输出	高	高	高	高-低	低	低	低	低-高
HALTB	高	高	高-低	低-高	高	高	高	高
									延迟线状态	允许更新	允许更新	允许更新	阻塞更新	允许更新	允许更新	允许更新	允许更新
CNT	低	低	低	低	低	低	低	低

图6的时序图也说明了一些表2所示的定时情况。具体地说，图6示出时钟信号CLK和反馈时钟信号FCLK之间出现过度抖动的情况。响应于该过度抖动，暂停信号HALTB被转换到激活低电平，以及内部系统时钟信号ISCLK的周期性的特性(nature)被中断(ISCLK＝HALTB×DCLK)。响应于ISCLK的中断，临时阻塞响应于控制信号CON中的变化而进行的相位更新。这与出现在图1的DLL集成电路10中的控制信号CON的定时形成对照，其中没有出现阻塞。

在产生周期性的信号的时钟率延迟(percent-of-clock delay)的实施例中，可以采用图5A的DLL集成电路50。例如，图5B示出DLL集成电路50′，该集成电路50′包含内部时钟产生电路53′和从属延迟线59。内部时钟产生电路53′包含主延迟线533′和DLL控制块531′。在时钟率延迟为20％的情况下，从属延迟线59中延迟元件的数量与主延迟线533′中延迟元件的数量的比率可以等于0.2。从属延迟线59产生按相对于周期性的输入信号IN延迟0.2T的输出信号OUT，其中“T”表示主时钟信号CLK。在一些实施例中，输入信号IN可以是主时钟信号CLK。

当窗口外信号OUT-OF-WIN在高电平处激活时，DLL控制块531′进行操作来暂停(即阻塞)至少一个对主和从控制信号CON1和CON2的周期性的更新。这里，主延迟线533′和从属延迟线59可以具有固定长度，而控制信号CON1和CON2可以进行操作来设置在固定长度延迟线中的延迟元件的延迟。DLL集成电路50′的其它操作与图5A的DLL集成电路50相同。而且，鉴相器51、突变抖动检测和阻塞电路55和DLL控制块531′共同形成DLL控制电路54′，该DLL控制电路54′被构造成执行DLL集成电路50′的这些元件的操作。

本发明的其它实施例仍然可以包含具有控制电路的相位锁定环路(PLL)，其中该控制电路检测过度相位抖动，并且当检测到过度相位抖动时，就进行操作来将其中的压控振荡器(VCO)暂停预定的时间周期。在名称为“DigitalIntegrated Circuit s：A Design Perspective”的教科书的9.5.2部分Prentice-Hall，Inc.，(1996)，pp.540-543可以找到涉及PLL的其它信息，该书的公开内容以引用方式包含在本文的内容中。

在附图和说明书中，已经公开了本发明的典型的优选实施例，尽管采用了特定术语，但是这些术语仅用于一般和说明的意义，并非出于限制目的，本发明的范围由所附权利要求来限定。

本申请要求以下优先权：在韩国知识产权局中的韩国专利申请号2003-1593，申请日：2003年1月10日，引用其公开内容作为参考。

Claims (30)

1.一种集成电路器件，包括：

至少一个延迟元件；和

控制电路，被构造成响应于第一时钟信号而对所述至少一个延迟元件的延迟进行周期性的调整，并且还被构造成响应于检测所述第一时钟信号的过度抖动而阻塞对所述至少一个延迟元件的延迟所进行的至少一个周期性的调整。

2.如权利要求1所述的器件，其中所述至少一个延迟元件和所述控制电路共同定义延迟锁定环路DLL，所述延迟锁定环路DLL可以被构造成响应于检测所述第一时钟信号和根据内部时钟信号而产生的反馈时钟信号之间的过度相位差，而阻塞对内部时钟信号的相位所进行的至少一个周期性的调整。

3.如权利要求2所述的器件，其中所述延迟锁定环路(DLL)响应于驱动时钟信号。

4.如权利要求3所述的器件，其中所述驱动时钟信号是根据所述第一时钟信号而产生的。

5.如权利要求4所述的器件，其中在缺少所述过度相位差的情况下，以与所述驱动时钟信号的频率相同的频率，来调整所述至少一个延迟元件的延迟。

6.如权利要求1所述的器件，其中所述至少一个延迟元件和所述控制电路共同定义时钟率延迟电路；以及

其中所述至少一个延迟元件具有接收所述第一时钟信号的输入端。

7.如权利要求1所述的器件，其中所述控制电路包括：

鉴相器，被构造成响应于反馈时钟信号和所述第一时钟信号而产生上/下控制信号；

相位窗口检测电路，被构造成响应于检测所述反馈时钟信号与所述第一时钟信号之间的过度相位差而产生激活窗口外信号；和

突变抖动确定电路，被构造成响应于所述激活窗口外信号而产生激活暂停信号。

8.如权利要求7所述的器件，其中所述突变抖动确定电路包括：

第一触发器，具有电连接到所述相位窗口检测电路的输出端的输入端；

第二触发器；和

隔离电路，电连接在所述第一触发器的输出端与所述第二触发器的输入端之间。

9.如权利要求8所述的器件，其中所述隔离电路响应于从由MRS指令信号和熔丝信息信号所组成的组中选择出来的控制信号。

10.如权利要求9所述的器件，其中所述隔离电路被构造成能够利用所述控制信号的值来设置阻塞周期的长度，在所述阻塞周期期间不对所述至少一个延迟元件的延迟进行调整。

11.一种集成电路器件，包括：

延迟锁定环路(DLL)，被构造成响应于检测主时钟信号和根据内部时钟信号而产生的反馈时钟信号之间的过度相位差，而阻塞对内部时钟信号的相位所进行的至少一个周期性的调整。

12.如权利要求11所述的器件，其中响应于检测过度相位差，所述DLL还被构造成只要所述主时钟信号和所述反馈时钟信号之间的过度相位差继续存在，就继续对所述内部时钟信号的相位进行周期调整。

13.一种集成电路器件，包括：

延迟锁定环路DLL，被构造成响应于主时钟信号而产生输出时钟信号，所述DLL包括：

鉴相器，被构造成用来将所述主时钟信号的相位与根据所述输出时钟信号而产生的反馈时钟信号的相位进行比较；

可变延迟元件，被构造成响应于至少一个第一时变控制信号和所述主时钟信号而产生所述输出时钟信号；和

部件，用于响应于所述主时钟信号和所述反馈时钟信号，而产生激活暂停信号，所述激活暂停信号响应于检测所述主时钟信号和所述反馈时钟信号之间的过度相位差而阻塞对由所述可变延迟元件所提供的延迟进行的至少一个周期性的更新。

14.一种延迟锁定环路集成电路器件，包括：

延迟线，被构造成响应于至少一个第一时变控制信号和第一时钟信号而产生第二时钟信号；和

部件，响应于所述第一时钟信号和根据所述第二时钟信号所产生的第三时钟信号，以便响应于检测所述第一时钟信号和所述第三时钟信号之间的过度相位差，而至少临时阻塞所述第一时变控制信号中的变化。

15.一种延迟锁定环路集成电路，包括：

主延迟线，被构造成将在其输入端处接收到的主时钟信号延迟由时变控制信号所指定的数量；和

控制电路，被构造成当所述主时钟信号中没有出现过度相位差时，产生所述时变控制信号，还被构造成响应于检测所述主时钟信号中的过度相位抖动，而至少临时阻塞所述时变控制信号中的值的变化。

16.一种时钟率延迟电路，包括：

主延迟线，被构造成在其输入端处接收第一时钟信号；

从属延迟线；和

控制电路，电子连接到所述主延迟线和所述从属延迟线，所述控制电路被构造成响应于检测所述第一时钟信号中的非过度抖动而对所述主延迟线和所述从属延迟线执行周期性的延迟调整，以及响应于检测所述第一时钟信号中的过度抖动而至少暂时中止对所述主延迟线和所述从属延迟线进行的周期性的延迟调整。

17.如权利要求16所述的延迟电路，其中响应于检测所述第一时钟信号中的持续过度抖动，当所述第一时钟信号中出现过度抖动时，所述控制电路恢复对所述主延迟线和所述从属延迟线进行的周期性的延迟调整。

18.如权利要求16所述的延迟电路，其中所述控制电路包括：

鉴相器，被构造成响应于反馈时钟信号和所述第一时钟信号而产生上/下控制信号；

相位窗口检测电路，被构造成响应于检测所述反馈时钟信号与所述第一时钟信号之间的过度相位差而产生激活窗口外信号；和

突变抖动确定电路，被构造成响应于所述激活窗口外信号而产生激活暂停信号。

19.如权利要求18所述的延迟电路，其中所述突变抖动确定电路包括：

第一触发器，具有电子连接到所述相位窗口检测电路的输出端的输入端；

第二触发器；和

隔离电路，电子连接在所述第一触发器的输出端与所述第二触发器的输入端之间。

20.如权利要求19所述的延迟电路，其中所述隔离电路响应于从由MRS指令信号和熔丝信息信号所组成的组中选择出来的控制信号。

21.如权利要求20所述的延迟电路，其中所述隔离电路被构造成能够利用所述控制信号的值来设置周期的长度，其中在所述周期期间，当检测到过度抖动时，暂停对所述主延迟线和所述从属延迟线进行的周期性的延迟调整。

22.一种操作延迟锁定环路(DLL)集成电路的方法，包括如下步骤：

响应于检测主时钟信号的过度相位抖动，阻塞对由延迟线所提供的延迟进行的周期性的更新，所述延迟线被构造成接收所述主时钟信号。

23.如权利要求22所述的方法，其中所述延迟的周期性的更新与驱动时钟信号同步，所述驱动时钟信号具有与所述主时钟信号的周期相同的周期。

24.如权利要求22所述的方法，其中所述阻塞步骤之后是如下步骤：在所述主时钟信号的过度相位抖动存在的情况下，恢复对由所述延迟线所提供的延迟进行的周期性的更新。

25.如权利要求24所述的方法，其中所述阻塞步骤是响应于产生激活暂停信号而执行的；以及其中所述恢复周期性的更新的步骤是响应于产生非激活暂停信号而执行的。

26.如权利要求23所述的方法，其中所述阻塞步骤之后是如下步骤：在所述主时钟信号的过度相位抖动存在的情况下，恢复对由所述延迟线所提供的延迟进行的周期性的更新。

27.如权利要求26所述的方法，其中所述阻塞步骤是响应于产生激活暂停信号而执行的；以及其中所述恢复周期性的更新的步骤是响应于产生非激活暂停信号而执行的。

28.如权利要求22所述的方法，其中所述阻塞步骤之前是如下步骤：

响应于检测在所述主时钟信号与反馈时钟信号之间的过度相位差而产生激活窗口外信号；以及

响应于所述激活窗口外信号，产生与驱动时钟信号同步的激活暂停信号，所述驱动时钟信号是根据所述主时钟信号而产生的。

29.如权利要求28所述的方法，其中所述阻塞步骤之后是如下步骤：在所述主时钟信号的过度相位抖动存在的情况下，恢复对由所述延迟线所提供的延迟进行的周期性的更新。

30.如权利要求29所述的方法，其中所述阻塞步骤是响应于产生激活暂停信号而执行的；以及其中当所述窗口外信号仍然保持激活状态时，所述恢复周期性的更新的步骤是响应于产生非激活暂停信号而执行的。

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